JPH06104285A - Formation of gate electrode - Google Patents

Formation of gate electrode

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JPH06104285A
JPH06104285A JP4278155A JP27815592A JPH06104285A JP H06104285 A JPH06104285 A JP H06104285A JP 4278155 A JP4278155 A JP 4278155A JP 27815592 A JP27815592 A JP 27815592A JP H06104285 A JPH06104285 A JP H06104285A
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gate
gate electrode
photoresist film
pattern
width
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秀彦 佐々木
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Abstract

PURPOSE:To form a short gate length and small gate resistance mushroom- shaped gate electrode with good reproducibility and good throughput at low cost. CONSTITUTION:A gate pattern 2a is opened in an opening width D by photolithography on a photo resist film 2 formed on a semiconductor substrate 1. After that, it is baked at a temperature higher than an ordinary post baking temperature to cause the photoresist film 2 on both sides of the gate pattern 2a to flow and then to make the opening width (d) of the gate pattern 2a smaller than D. Then, a mushroom-shaped gate electrode 5 is formed in this gate pattern 2a and nearby.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明はゲート電極の形成方法に
関する。具体的にいうと、本発明は、半導体装置(例え
ば、MESFET)における微細ゲート電極の形成方法
に関する。
FIELD OF THE INVENTION The present invention relates to a method for forming a gate electrode. Specifically, the present invention relates to a method for forming a fine gate electrode in a semiconductor device (for example, MESFET).

【0002】[0002]

【背景技術とその問題点】従来より、MESFET(me
tal-semiconductor FET)においてはゲート電極の微
細化が進められており、ゲート長が0.5μm以下のゲ
ート電極が求められている。
BACKGROUND ART AND ITS PROBLEMS Conventionally, MESFET (me
In tal-semiconductor FET), the miniaturization of the gate electrode is being promoted, and a gate electrode having a gate length of 0.5 μm or less is required.

【0003】しかし、一方で、ゲート電極のゲート長を
小さくすると、特に0.5μm以下になると、ゲート抵
抗が増加し過ぎるため、MESFETの雑音特性が劣化
するという問題がある。
On the other hand, on the other hand, when the gate length of the gate electrode is reduced, especially when the gate length is 0.5 μm or less, the gate resistance increases excessively, so that the noise characteristic of the MESFET deteriorates.

【0004】この問題を解決する方法としては、ゲート
電極の断面をマッシュルーム型にする方法が提案されて
いる。これは、ゲート電極の上部の幅を下部の幅(ゲー
ト長)よりも大きくすることにより、ゲート長を微細化
しつつゲート抵抗を小さくしようとするものである。こ
のマッシュルーム型ゲート電極の形成方法としては、紫
外線による露光法(フォトリソグラフィー法)と、電子
線等による露光法がある。
As a method for solving this problem, a method of making the cross section of the gate electrode a mushroom type has been proposed. This is intended to reduce the gate resistance while making the gate length finer by making the upper width of the gate electrode larger than the lower width (gate length). As a method for forming the mushroom type gate electrode, there are an exposure method using ultraviolet rays (photolithography method) and an exposure method using an electron beam or the like.

【0005】図3にフォトリソグラフィー法によるマッ
シュルーム型ゲート電極の形成方法を示す。この方法に
あっては、まず、半導体基板31上にエッチング特性や
露光特性等の異なる2層のフォトレジスト膜32,33
を積層し、ゲート長と等しい開口幅のフォトマスク34
を使用して上下層のフォトレジスト膜32,33に紫外
線露光を行い〔図3(a)〕、さらに、開口幅の広いフ
ォトマスク(図示せず)を用いて上層のフォトレジスト
膜33に紫外線露光を行なう。この後、現像処理するこ
とにより下層のフォトレジスト膜32における開口幅d
がゲート長に等しく、上層のフォトレジスト膜33にお
ける開口幅Wがdよりも大きな(W>d)開口部35を
形成する〔図3(b)〕。ついで、全体にゲート金属を
蒸着させ、フォトレジスト膜32,33を剥離除去する
と、リフトオフ法により、図3(c)に示すようなゲー
ト長d,電極幅Wのマッシュルーム型ゲート電極36が
得られる。
FIG. 3 shows a method of forming a mushroom type gate electrode by photolithography. In this method, first, two layers of photoresist films 32 and 33 having different etching characteristics and exposure characteristics are formed on a semiconductor substrate 31.
And a photomask 34 having an opening width equal to the gate length.
The upper and lower photoresist films 32 and 33 are exposed to ultraviolet light by using [FIG. 3 (a)], and the upper photoresist film 33 is exposed to ultraviolet light using a photomask (not shown) having a wide opening. Perform exposure. After that, by developing, the opening width d in the lower photoresist film 32 is increased.
Is equal to the gate length, and the opening width W in the upper photoresist film 33 is larger than d (W> d) (FIG. 3B). Then, a gate metal is vapor-deposited on the entire surface, and the photoresist films 32 and 33 are peeled and removed. By the lift-off method, a mushroom type gate electrode 36 having a gate length d and an electrode width W as shown in FIG. 3C is obtained. .

【0006】フォトリソグラフィー法によるマッシュル
ーム型ゲート電極の形成方法にあっては、フォトマスク
34で覆って紫外線で一括露光するので、スループット
は良好であるが、ゲート長が微小になると解像度が悪く
なり、ゲート長が0.5μm以下のものは再現性良く作
製できないという問題がある。
In the method of forming the mushroom type gate electrode by the photolithography method, since it is covered with the photomask 34 and is collectively exposed to ultraviolet rays, the throughput is good, but when the gate length becomes small, the resolution becomes poor, If the gate length is 0.5 μm or less, there is a problem that it cannot be manufactured with good reproducibility.

【0007】つぎに、図4は電子ビーム露光法によるマ
ッシュルーム型ゲート電極の形成方法を示す。この方法
にあっては、半導体基板31上に形成したフォトレジス
ト膜37に、半導体基板31の表面まで達するようにエ
ネルギー強度を調整した電子ビームをゲートパターンに
沿って走査してdの幅を描画した後〔図4(a)〕、半
導体基板31の表面まで達しないように強度調整された
電子ビームをゲートパターンに沿って走査することによ
り幅W(>d)の幅を描画する〔図4(b)〕。これを
現像すると、下部の幅がdで上部の幅がWの開口部35
がフォトレジスト膜37に開口され〔図4(c)〕、リ
フトオフ法によってマッシュルーム型ゲート電極36が
形成される〔図4(d)〕。
Next, FIG. 4 shows a method of forming a mushroom type gate electrode by an electron beam exposure method. In this method, the photoresist film 37 formed on the semiconductor substrate 31 is scanned along the gate pattern with an electron beam whose energy intensity is adjusted so as to reach the surface of the semiconductor substrate 31, and the width of d is drawn. After that, as shown in FIG. 4A, an electron beam whose intensity is adjusted so as not to reach the surface of the semiconductor substrate 31 is scanned along the gate pattern to draw a width W (> d) [FIG. (B)]. When this is developed, an opening 35 having a lower width d and an upper width W is formed.
Is opened in the photoresist film 37 [FIG. 4 (c)], and the mushroom type gate electrode 36 is formed by the lift-off method [FIG. 4 (d)].

【0008】また、図5は集束イオンビーム露光法によ
るマッシュルーム型ゲート電極の形成方法を示す。この
方法にあっては、半導体基板31上に形成したフォトレ
ジスト膜38に、半導体基板31の表面まで届く強度の
Beイオンビームで幅dの範囲を描画した後〔図5
(a)〕、同じ強度のSiイオンビームで幅W(>d)
の範囲を描画する〔図5(b)〕。このとき、Siイオ
ンの質量はBeイオンの質量よりも大きいので、Siイ
オンビームは半導体基板31の表面まで届かない。これ
を現像すると、フォトレジスト膜38に下部の幅がd、
上部の幅がWの開口部35ができる〔図5(c)〕。こ
の後、リフトオフ法によりゲート金属を蒸着させると、
マッシュルーム型ゲート電極36が形成される〔図5
(d)〕。
FIG. 5 shows a method of forming a mushroom type gate electrode by the focused ion beam exposure method. In this method, a range of width d is drawn on the photoresist film 38 formed on the semiconductor substrate 31 with a Be ion beam having an intensity reaching the surface of the semiconductor substrate 31 [FIG.
(A)], width W (> d) with a Si ion beam of the same intensity
The range is drawn [Fig. 5 (b)]. At this time, since the mass of Si ions is larger than that of Be ions, the Si ion beam does not reach the surface of the semiconductor substrate 31. When this is developed, the photoresist film 38 has a lower width d,
An opening 35 having an upper width W is formed [FIG. 5 (c)]. After that, when the gate metal is deposited by the lift-off method,
A mushroom type gate electrode 36 is formed [FIG.
(D)].

【0009】電子ビームや集束イオンビームを用いた露
光法によれば、ビームの波長が紫外線の波長よりも短い
ので、解像度が良好となるが、集束したビームを走査さ
せてゲートパターンを直接描画するためスループットが
悪く、露光装置が高価であるため、コスト高になるとい
う欠点がある。
According to the exposure method using an electron beam or a focused ion beam, since the wavelength of the beam is shorter than the wavelength of ultraviolet rays, the resolution is good, but the focused beam is scanned to directly draw the gate pattern. Therefore, the throughput is poor and the exposure apparatus is expensive, resulting in a high cost.

【0010】[0010]

【発明が解決しようとする課題】本発明は、叙上の従来
例の欠点に鑑みてなされたものであり、その目的とする
ところは、フォトリソグラフィー法によりゲート長が短
く、かつ、ゲート抵抗の小さなゲート電極を形成するた
めの方法を提供することにある。
SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned drawbacks of conventional examples, and an object of the present invention is to reduce the gate length by a photolithography method and to reduce the gate resistance. It is to provide a method for forming a small gate electrode.

【0011】[0011]

【課題を解決するための手段】本発明のゲート電極の形
成方法は、半導体基板上に形成したフォトレジスト膜に
フォトリソグラフィー法によってゲートパターンを開口
する工程と、加熱により当該フォトレジスト膜のゲート
パターン両側部をフローさせ、フローにより当該ゲート
パターンのゲート長を狭くする工程と、前記ゲートパタ
ーンから露出した半導体基板表面からフォトレジスト膜
の上面へ張り出すようにして、上部幅が下面のゲート長
よりも大きくなったゲート電極を形成する工程とを有す
ることを特徴としている。
A method of forming a gate electrode according to the present invention comprises a step of opening a gate pattern in a photoresist film formed on a semiconductor substrate by a photolithography method, and a gate pattern of the photoresist film by heating. Flowing both sides, narrowing the gate length of the gate pattern by the flow, and projecting from the surface of the semiconductor substrate exposed from the gate pattern to the upper surface of the photoresist film, the upper width is smaller than the gate length of the lower surface. And a step of forming an enlarged gate electrode.

【0012】[0012]

【作用】本発明のゲート電極の形成方法にあっては、フ
ォトリソグラフィー法によってフォトレジスト膜にゲー
トパターンを開口した後、加熱によりフォトレジスト膜
の両側部をフローさせるので、フォトリソグラフィー法
によるゲートパターンの開口幅よりも狭いゲートパター
ンを得ることができる。この結果、従来のフォトリソグ
ラフィー法によって達成可能な微小ゲート長よりも、さ
らに短いゲート長のゲート電極を形成することができ
る。
In the method of forming a gate electrode according to the present invention, after the gate pattern is opened in the photoresist film by the photolithography method, both sides of the photoresist film are caused to flow by heating. Therefore, the gate pattern by the photolithography method is used. It is possible to obtain a gate pattern narrower than the opening width of. As a result, it is possible to form a gate electrode having a gate length even shorter than the minute gate length achievable by the conventional photolithography method.

【0013】例えば、フォトリソグラフィー法によりフ
ォトレジスト膜に0.5μm幅のゲートパターンを開口
した後、フォトレジスト膜をフローさせると、0.5μ
mよりも狭いゲートパターン幅を得ることができ、フォ
トリソグラフィー法により、そのゲート長の限界である
と言われている0.5μmよりも短いゲート長を達成す
ることができる。特に、この方法によれば、クォータミ
クロンのゲート長を有するマッシュルーム型ゲート電極
を再現性良く形成することが可能になった。
For example, when a gate pattern having a width of 0.5 μm is opened in the photoresist film by the photolithography method and then the photoresist film is flowed, the pattern becomes 0.5 μm.
A gate pattern width narrower than m can be obtained, and a photolithography method can achieve a gate length shorter than 0.5 μm, which is said to be the limit of the gate length. In particular, according to this method, it has become possible to reproducibly form a mushroom type gate electrode having a gate length of quarter micron.

【0014】このようにしてフォトリソグラフィー法に
よって微小ゲート長のゲート電極を形成できるようにな
るので、電子ビーム露光法や集束イオンビーム露光法の
ように高価な露光装置を必要とせず、また、スループッ
トも良好となり、低コストで微小ゲート長のゲート電極
を形成することができる。
Since the gate electrode having a minute gate length can be formed by the photolithography method in this manner, an expensive exposure apparatus unlike the electron beam exposure method and the focused ion beam exposure method is not required, and the throughput is improved. Also, the gate electrode having a small gate length can be formed at low cost.

【0015】[0015]

【実施例】図1(a)〜(e)に本発明の一実施例によ
るゲート電極の形成方法を示す。これはMESFETに
おけるゲート電極の形成工程であって、図1に示す半導
体基板1は、通常の半導体製造プロセスに従って、Ga
As基板の上にソース及びドレイン領域やゲート領域等
(いずれも、図示せず)を形成されたものである。ま
ず、図1(a)に示すように、半導体基板1上にポジ型
フォトレジスト液(例えば、AZ1350)を塗布して
フォトレジスト膜2を形成し、フォトマスクで覆って紫
外線露光を行なった後に現像し、フォトレジスト膜2に
目的とするゲート長よりも大きな幅D(例えば、紫外線
露光法の限界である0.5μmを設計幅とする;D=0.
5μm)のゲートパターン2aを開口する。
1A to 1E show a method of forming a gate electrode according to an embodiment of the present invention. This is the step of forming the gate electrode in the MESFET, and the semiconductor substrate 1 shown in FIG.
Source and drain regions, gate regions, etc. (none of which are shown) are formed on the As substrate. First, as shown in FIG. 1A, a positive photoresist solution (for example, AZ1350) is applied on a semiconductor substrate 1 to form a photoresist film 2, which is then covered with a photomask and exposed to ultraviolet light. After development, the photoresist film 2 has a width D larger than the intended gate length (for example, the design width is 0.5 μm which is the limit of the ultraviolet exposure method; D = 0.
The gate pattern 2a of 5 μm) is opened.

【0016】次に、図1(b)に示すように、通常のポ
ストベーク温度よりも高い温度(例えば、140℃程
度)で加熱してポストベークし、フォトレジスト膜2を
フローさせる。フォトレジスト膜2をフローさせると、
フォトレジスト膜が2がゲートパターン2aへ向かって
流れるため、フロー分だけゲートパターン2aの開口幅
Dが狭くなり、ゲート電極のゲート長を決める開口幅d
(<D;例えばd=0.25μm)が得られる。
Next, as shown in FIG. 1B, the photoresist film 2 is caused to flow by heating at a temperature higher than the normal post-baking temperature (for example, about 140 ° C.) to perform post-baking. When the photoresist film 2 is flowed,
Since the photoresist film 2 flows toward the gate pattern 2a, the opening width D of the gate pattern 2a becomes narrower by the amount of the flow, and the opening width d that determines the gate length of the gate electrode.
(<D; for example, d = 0.25 μm) is obtained.

【0017】次に、再び表面全体にポジ型フォトレジス
ト液を塗布してフォトレジスト膜3を形成する。クロロ
ベンゼン等で処理してフォトレジスト膜3の表面を硬化
させた後、フォトマスクを介して紫外線露光を行い、現
像して電極パターン3aを開口し、電極パターン3aか
らフォトレジスト膜2のゲートパターン2a及びその周
辺を露出させる〔図1(c)〕。このとき、フォトレジ
スト膜3は、現像前に表面を硬化させてあるので、フォ
トレジスト膜3の表面付近は内部に比べて現像液に溶け
にくくなっている。従って、現像すると、電極パターン
3aはフォトレジスト膜3の表面付近よりも内部の方で
若干大きく開口し、表面付近にひさし部3bができる。
このひさし部3b間の距離Wは、ゲート電極の幅を決め
るものであって、フォトレジスト膜2の開口幅dよりも
大きくなっている。なお、下層のフォトレジスト膜2は
フロー時に高温処理されているので、現像液に溶けな
い。
Next, a positive photoresist solution is applied to the entire surface again to form a photoresist film 3. After the surface of the photoresist film 3 is cured by treatment with chlorobenzene or the like, it is exposed to ultraviolet light through a photomask, developed to open the electrode pattern 3a, and the electrode pattern 3a opens the gate pattern 2a of the photoresist film 2. And its periphery are exposed [FIG. 1 (c)]. At this time, since the surface of the photoresist film 3 is hardened before development, the vicinity of the surface of the photoresist film 3 is less soluble in the developing solution than the inside. Therefore, when developed, the electrode pattern 3a opens slightly larger in the inside than in the vicinity of the surface of the photoresist film 3, and an eaves portion 3b is formed near the surface.
The distance W between the eaves 3b determines the width of the gate electrode and is larger than the opening width d of the photoresist film 2. Since the lower photoresist film 2 is subjected to high temperature treatment during the flow, it does not dissolve in the developing solution.

【0018】この後、図1(d)に示すように、真空蒸
着法等によりフォトレジスト膜3の上からゲート金属
(例えばTi/Pt/Au、あるいはTi/Al)4を
蒸着させる。この時、ゲートパターン2a及び電極パタ
ーン3a内には、下部の幅がゲートパターン2aの開口
幅dに等しく、上部の幅が電極パターン3aの電極幅W
に等しいマッシュルーム型ゲート電極5が形成される。
最後に、剥離液でフォトレジスト膜2,3を剥離・除去
すると、リフトオフ法によって基板1の上にマッシュル
ーム型ゲート電極5が形成される〔図1(e)〕。
Thereafter, as shown in FIG. 1D, a gate metal (for example, Ti / Pt / Au or Ti / Al) 4 is vapor-deposited on the photoresist film 3 by a vacuum vapor deposition method or the like. At this time, in the gate pattern 2a and the electrode pattern 3a, the lower width is equal to the opening width d of the gate pattern 2a, and the upper width is the electrode width W of the electrode pattern 3a.
To form a mushroom-type gate electrode 5.
Finally, when the photoresist films 2 and 3 are stripped and removed by a stripping solution, the mushroom type gate electrode 5 is formed on the substrate 1 by the lift-off method [FIG. 1 (e)].

【0019】本発明の方法にあっては、まず、フォトリ
ソグラフィー法でも再現性良く作製できる開口幅D(例
えばD=0.5μm)のゲートパターン2aを形成し、
次に加熱によりゲートパターン1a近傍のフォトレジス
ト膜2をフローさせてゲート長を小さくするものである
から、予め、加熱温度とフォトレジスト膜2のフロー長
を調べておけば、所望の開口幅d(例えばd=0.25
μm)のゲートパターン2aを再現性良く形成すること
ができ、ひいては開口幅Dと等しいゲート長のマッシュ
ルーム型ゲート電極5を形成することができる。従っ
て、装置が安価で、スループットの良いフォトリソグラ
フィー法を利用してゲート長dが0.5μm以下のマッ
シュルーム型ゲート電極5を再現性良く形成することが
できる。
In the method of the present invention, first, a gate pattern 2a having an opening width D (for example, D = 0.5 μm) which can be formed with good reproducibility even by a photolithography method is formed,
Next, since the photoresist film 2 in the vicinity of the gate pattern 1a is heated to reduce the gate length, the heating temperature and the flow length of the photoresist film 2 are checked in advance to obtain a desired opening width d. (For example, d = 0.25
.mu.m) can be formed with good reproducibility, and the mushroom type gate electrode 5 having a gate length equal to the opening width D can be formed. Therefore, the mushroom type gate electrode 5 having a gate length d of 0.5 μm or less can be formed with good reproducibility by using a photolithography method which is inexpensive in device and has a high throughput.

【0020】図2(a)〜(f)は本発明の別な実施例
によるゲート電極の形成方法を示す。まず、図2(a)
に示すように、半導体基板1上にポジ型フォトレジスト
液(例えばAZ1350)を塗布してフォトレジスト膜
2を形成し、紫外線露光法によって開口幅Dのゲートパ
ターン2aをフォトレジスト膜2に開口する。
2A to 2F show a method of forming a gate electrode according to another embodiment of the present invention. First, FIG. 2 (a)
As shown in FIG. 3, a positive photoresist solution (for example, AZ1350) is applied on the semiconductor substrate 1 to form a photoresist film 2, and a gate pattern 2a having an opening width D is opened in the photoresist film 2 by an ultraviolet exposure method. .

【0021】次に、図2(b)に示すように、フォトレ
ジスト膜2を通常のポストベーク温度よりも高い温度
(例えば、140℃程度)で加熱し、フォトレジスト膜
2をフローさせてゲートパターン2aを開口幅dに狭く
する。
Next, as shown in FIG. 2B, the photoresist film 2 is heated at a temperature higher than the normal post-baking temperature (for example, about 140 ° C.), and the photoresist film 2 is caused to flow so that the gate is formed. The pattern 2a is narrowed to the opening width d.

【0022】この後、図2(c)に示すように、表面全
体を覆うようにしてフォトレジスト膜2の上にゲート金
属6(例えば、Ti/Pt/AuあるいはTi/Al)
を蒸着する。
After that, as shown in FIG. 2C, a gate metal 6 (for example, Ti / Pt / Au or Ti / Al) is formed on the photoresist film 2 so as to cover the entire surface.
Vapor deposition.

【0023】ついで、図2(d)に示すように、ゲート
金属6の上にフォトレジスト膜7を形成し、フォトリソ
グラフィー法によりフォトレジスト膜7を幅W(>d)
となるようにパターニングする。この後、例えばCCl
22ガスを用いた反応性イオンエッチングによりフォト
レジスト膜7で覆われていない部分のゲート金属6をエ
ッチング除去して所望形状のマッシュルーム型ゲート電
極8が形成する〔図2(e)〕。
Then, as shown in FIG. 2D, a photoresist film 7 is formed on the gate metal 6, and the photoresist film 7 is formed with a width W (> d) by photolithography.
Patterning so that After this, for example, CCl
The gate metal 6 in a portion not covered with the photoresist film 7 is removed by reactive ion etching using 2 F 2 gas to form a mushroom type gate electrode 8 having a desired shape [FIG. 2 (e)].

【0024】最後に、剥離液でフォトレジスト膜2,7
を剥離・除去し、下部の幅がゲートパターン2aのゲー
ト長dに略等しく、上部の幅がフォトレジスト膜7の幅
Wに等しいマッシュルーム型ゲート電極8を基板1の上
に形成する。
Finally, the photoresist films 2 and 7 are stripped with a stripping solution.
Then, a mushroom type gate electrode 8 having a lower width substantially equal to the gate length d of the gate pattern 2a and an upper width equal to the width W of the photoresist film 7 is formed on the substrate 1.

【0025】[0025]

【発明の効果】本発明によれば、フォトリソグラフィー
法により、従来のフォトリソグラフィー法によって達成
可能な微小ゲート長よりも、さらに短いゲート長のゲー
ト電極を形成することができるようになるので、従来の
フォトリソグラフィー法によっては達成することのでき
なかったクォータミクロンのゲート長を有するマッシュ
ルーム型ゲート電極を再現性良く形成することが可能に
なる。
According to the present invention, the photolithography method enables the formation of a gate electrode having a gate length much shorter than the minute gate length achievable by the conventional photolithography method. It becomes possible to form a mushroom type gate electrode having a gate length of quarter micron with high reproducibility, which could not be achieved by the photolithography method.

【0026】また、電子ビーム露光法や集束イオンビー
ム露光法のように高価な露光装置が必要なく、スループ
ットも良好となり、低コストで微小ゲート長のマッシュ
ルーム型ゲート電極を形成することができる。
Further, unlike the electron beam exposure method and the focused ion beam exposure method, an expensive exposure apparatus is not required, throughput is improved, and a mushroom gate electrode having a small gate length can be formed at low cost.

【0027】したがって、本発明によれば、ゲート長が
極めて短く、しかもゲート抵抗の小さなマッシュルーム
型ゲート電極を低コストで製作することができ、半導体
装置の高性能化を図ることができる。
Therefore, according to the present invention, a mushroom type gate electrode having an extremely short gate length and a small gate resistance can be manufactured at low cost, and high performance of a semiconductor device can be achieved.

【図面の簡単な説明】[Brief description of drawings]

【図1】(a)(b)(c)(d)(e)は本発明の一
実施例によるゲート電極の形成方法を示す断面図であ
る。
1A, 1B, 1C, 1D, and 1E are cross-sectional views showing a method of forming a gate electrode according to an embodiment of the present invention.

【図2】(a)(b)(c)(d)(e)(f)は本発
明の別な実施例によるゲート電極の形成方法を示す断面
図である。
2 (a), (b), (c), (d), (e), and (f) are cross-sectional views showing a method for forming a gate electrode according to another embodiment of the present invention.

【図3】(a)(b)(c)は従来例によるゲート電極
の形成方法を示す断面図である。
3A, 3B and 3C are cross-sectional views showing a method of forming a gate electrode according to a conventional example.

【図4】(a)(b)(c)(d)は従来例による別な
ゲート電極の形成方法を示す断面図である。
4 (a), (b), (c) and (d) are cross-sectional views showing another method of forming a gate electrode according to a conventional example.

【図5】(a)(b)(c)(d)は従来例によるさら
に別なゲート電極の形成方法を示す断面図である。
5A, 5B, 5C, and 5D are cross-sectional views showing another conventional method of forming a gate electrode.

【符号の説明】[Explanation of symbols]

1 半導体基板 2 フォトレジスト膜 2a ゲートパターン 5,8 マッシュルーム型ゲート電極 1 semiconductor substrate 2 photoresist film 2a gate pattern 5,8 mushroom type gate electrode

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板上に形成したフォトレジスト
膜にフォトリソグラフィー法によってゲートパターンを
開口する工程と、 加熱により当該フォトレジスト膜のゲートパターン両側
部をフローさせ、フローにより当該ゲートパターンのゲ
ート長を狭くする工程と、 前記ゲートパターンから露出した半導体基板表面からフ
ォトレジスト膜の上面へ張り出すようにして、上部幅が
下面のゲート長よりも大きくなったゲート電極を形成す
る工程とを有することを特徴とするゲート電極の形成方
法。
1. A step of opening a gate pattern in a photoresist film formed on a semiconductor substrate by a photolithography method, and heating both sides of the gate pattern of the photoresist film to flow, and the flow causes a gate length of the gate pattern. And a step of forming a gate electrode whose upper width is larger than the gate length of the lower surface so as to project from the surface of the semiconductor substrate exposed from the gate pattern to the upper surface of the photoresist film. A method for forming a gate electrode, comprising:
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