JP2831774B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

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JP2831774B2 JP2012464A JP1246490A JP2831774B2 JP 2831774 B2 JP2831774 B2 JP 2831774B2 JP 2012464 A JP2012464 A JP 2012464A JP 1246490 A JP1246490 A JP 1246490A JP 2831774 B2 JP2831774 B2 JP 2831774B2
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  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は半導体装置の製造方法に関し、特に電子ビー
ム露光に用いるアライメントマークの形成方法に関す
る。
The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming an alignment mark used for electron beam exposure.

(従来の技術) 近年、GaAsなどを用いたFET構造のものは、ゲート長
寸法が0.5μm以下と微細になっており、電子ビーム露
光によりゲートが形成されている。そのとき、基板上に
アライメントマークを形成し、ゲート形成のための位置
合せに用いていた。例えば、特開昭63−308318号公報が
知られている。
(Prior Art) In recent years, the gate length of a FET structure using GaAs or the like has been reduced to 0.5 μm or less, and a gate is formed by electron beam exposure. At that time, an alignment mark was formed on the substrate and used for alignment for gate formation. For example, JP-A-63-308318 is known.

すなわち、第2図に示すように、まず、半導体基板21
上に選択的に下敷酸化膜22を堆積する(第2図
(a))。
That is, as shown in FIG.
An underlying oxide film 22 is selectively deposited thereon (FIG. 2 (a)).

次に、前記下敷酸化膜22の領域上及び半導体基板21上
にフィールド酸化膜23を堆積する。
Next, a field oxide film 23 is deposited on the underlying oxide film 22 and on the semiconductor substrate 21.

さらに、フィールド酸化膜23上にレジスト24を形成
し、ソース,ドレイン,及びアライメントマーク形成位
置をパターニングした後、ウェットエッチングを用いて
フィールド酸化膜23をエッチング除去して、ソース,ド
レイン形成位置の半導体基板21表面と、アライメント形
成位置の下敷酸化膜22を露出する。次に、リフトオフ法
を用いて、オーミックメタル25をレジスト24の上から蒸
着し、半導体基板21の露出面にオーミック電極25−1
を、下敷酸化膜22の露出面にアライメント用金属パター
ン25−2を同時に形成する(第2図(c))。
Further, after forming a resist 24 on the field oxide film 23 and patterning the source, drain, and alignment mark forming positions, the field oxide film 23 is removed by etching using wet etching, and the semiconductor at the source and drain forming positions is removed. The surface of the substrate 21 and the underlying oxide film 22 under the alignment forming position are exposed. Next, an ohmic metal 25 is vapor-deposited on the resist 24 using a lift-off method, and an ohmic electrode 25-1 is formed on the exposed surface of the semiconductor substrate 21.
Is simultaneously formed on the exposed surface of the underlying oxide film 22 (FIG. 2 (c)).

次に、レジスト24を除去した後、熱処理を行う(第2
図(d))。
Next, after removing the resist 24, heat treatment is performed (second
Figure (d).

さらに、リフトオフ法でゲート電極形成のためにレジ
スト26を塗布し、アライメントマーク25−2を電子ビー
ム27でスキャンし位置合わせした後、露光及び現像する
ことによりゲートパターン28をエッチングする(第2図
(e))。
Further, a resist 26 is applied by a lift-off method for forming a gate electrode, and the alignment mark 25-2 is scanned and positioned with an electron beam 27, and then exposed and developed to etch the gate pattern 28 (FIG. 2). (E)).

この方法により、電子ビーム露光によるゲート電極の
位置合わせの精度をあげることはできた。しかし、アラ
イメントマーク形成のためにレジスト24をマスクとして
フィールド酸化膜23をウェットエッチングする際、フィ
ールド酸化膜23がアンダーカットされる。電子ビーム27
でスキャンするときにアンダーカット部分も同時に読み
取られるため読み取り精度が落ちるという欠点があっ
た。
By this method, it was possible to improve the accuracy of gate electrode alignment by electron beam exposure. However, when the field oxide film 23 is wet-etched using the resist 24 as a mask to form an alignment mark, the field oxide film 23 is undercut. Electron beam 27
There is a disadvantage that the scanning accuracy is reduced because the undercut portion is read at the same time when scanning with.

(発明が解決しようとする課題) このように、従来の方法ではアライメントマーク形成
するためにフィールド酸化膜をウェットエッチング法を
用いエッチングする際、アンダーカットが起こり、電子
ビームでスキャンするときにそのアンダーカットの発生
によって読み取り精度が落ちるという問題があった。
(Problems to be Solved by the Invention) As described above, in the conventional method, when the field oxide film is etched using the wet etching method to form the alignment mark, an undercut occurs, and when the field oxide film is scanned by an electron beam, the undercut occurs. There has been a problem that reading accuracy is reduced due to the occurrence of cuts.

本発明は、以上の点に鑑み、アンダーカットのない読
み取り精度のよいアライメントマークを形成することを
目的とする半導体装置の製造方法を提供することにあ
る。
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and provides a method of manufacturing a semiconductor device which aims to form an alignment mark with good reading accuracy without undercut.

[発明の構成] (課題を解決するための手段) 本発明による半導体装置の製造方法は、半導体基板上
に絶縁膜を形成する工程と、この絶縁膜上にレジスト層
を形成する工程と、このレジスト層をパターン露光する
工程と、前記レジスト層をアミン系気体雰囲気中でベー
キングする工程と、前記パターン露光したレジスト層の
未露光部を選択的に露光する工程と、前記レジスト層及
び前記絶縁膜をエッチング除去し前記半導体基板を露出
させる工程と、前記未露光のレジスト層を露光した後レ
ジスト層をエッチング除去し絶縁膜表面を露出させる工
程と、金属膜を蒸着しリフトオフ法により前記露出した
半導体基板上に電極と前記露出した絶縁膜上にアライメ
ントマークとを同時形成する工程とを備えたことを特徴
とする。
[Constitution of the Invention] (Means for Solving the Problems) In a method for manufacturing a semiconductor device according to the present invention, a step of forming an insulating film on a semiconductor substrate, a step of forming a resist layer on the insulating film, A step of pattern-exposing the resist layer, a step of baking the resist layer in an amine-based gas atmosphere, a step of selectively exposing an unexposed portion of the pattern-exposed resist layer, and a step of selectively exposing the resist layer and the insulating film. Exposing the semiconductor substrate by etching, exposing the unexposed resist layer and exposing the resist layer to expose the insulating film surface, exposing the insulating film surface, depositing a metal film, and removing the exposed semiconductor by a lift-off method. Simultaneously forming an electrode on the substrate and an alignment mark on the exposed insulating film.

(作用) この製造方法では、半導体基板上にアライメントマー
クを形成する際、レジストによりその位置決定を行っ
て、読み取り精度のよいアライメントマークを形成す
る。
(Operation) In this manufacturing method, when an alignment mark is formed on a semiconductor substrate, its position is determined by a resist, and an alignment mark with good reading accuracy is formed.

(実施例) 以下、本発明の実施例を第1図を参照して説明する。(Example) Hereinafter, an example of the present invention will be described with reference to FIG.

第1図は本発明に係わる半導体装置の製造方法を工程
順に示した断面図である。
FIG. 1 is a sectional view showing a method for manufacturing a semiconductor device according to the present invention in the order of steps.

半導体基板11上にCVD法によりシリコン酸化膜12を100
0Å程度形成する。このシリコン酸化膜12上に露光する
とアルカリ溶液に可溶となるレジスト層13(NPR−820な
どのノボラック系レジスト)を堆積する。
Silicon oxide film 12 is deposited on semiconductor substrate 11 by CVD
Form about 0 °. On this silicon oxide film 12, a resist layer 13 (novolak-based resist such as NPR-820) which becomes soluble in an alkaline solution when exposed is deposited.

次に、本来使用するパターンと反転したマスク14を用
い紫外線15により1回目の露光を行い、露光部と未露光
部16を形成する。さらに90〜100℃のアンモニア雰囲気
中でベーキングを行う。この時、レジスト層13のうち露
光されたところは、インデンカルボン酸が脱カルボン反
応を起こして、アルカリ不溶なインデンとなる(第1図
(a))。
Next, the first exposure is performed by ultraviolet rays 15 using a mask 14 which is an inverted pattern of the originally used pattern to form an exposed portion and an unexposed portion 16. Further, baking is performed in an ammonia atmosphere at 90 to 100 ° C. At this time, the exposed portion of the resist layer 13 undergoes a decarboxylation reaction of the indene carboxylic acid to become alkali-insoluble indene (FIG. 1 (a)).

次に、2回目の露光を行い、選択的にオーミック電極
領域17のみ露光する。そこで、アルカリ系の現像液を使
用し、2回目に露光されたオーミック電極領域17を開孔
する(第1図(b))。
Next, a second exposure is performed, and only the ohmic electrode region 17 is selectively exposed. Then, an ohmic electrode region 17 that has been exposed for the second time is opened using an alkaline developing solution (FIG. 1B).

さらに、上記レジストパターン13をマスクとしてシリ
コン酸化膜12をエッチングにより除去し、半導体基板11
表面を露出させる。続いて、レジストパターン中の未露
光部16′を露光現像し、シリコン酸化膜12を露出させる
(第1図(c))。
Further, the silicon oxide film 12 is removed by etching using the resist pattern 13 as a mask, and the semiconductor substrate 11 is removed.
Expose the surface. Subsequently, the unexposed portion 16 'in the resist pattern is exposed and developed to expose the silicon oxide film 12 (FIG. 1 (c)).

次に、レジスト13をマスクとしてオーミックメタル18
を蒸着し、リフトオフ法により半導体基板11の露出面に
オーミック電極18−1を、露出したシリコン酸化膜12上
にアライメントマーク18−2を同時に形成する(第1図
(d))。
Next, using the resist 13 as a mask, the ohmic metal 18 is used.
Then, an ohmic electrode 18-1 is formed on the exposed surface of the semiconductor substrate 11 and an alignment mark 18-2 is formed on the exposed silicon oxide film 12 at the same time by a lift-off method (FIG. 1 (d)).

次に、レジスト13を除去し、熱処理を行う。さらに、
ゲート電極形成のためにレジスト19を塗布し、アライメ
ントマーク18−2を電子ビーム101でスキャンし位置合
わせしたあと露光及び現像することによりゲートパター
ン102を設ける(第1図(e))。
Next, the resist 13 is removed and heat treatment is performed. further,
A resist 19 is applied to form a gate electrode, and the alignment mark 18-2 is scanned and aligned with an electron beam 101, and then exposed and developed to form a gate pattern 102 (FIG. 1 (e)).

本実施例によれば、従来のように、半導体基板上に下
敷酸化膜を形成後、フィールド酸化膜を形成してからレ
ジストによりパターニングし、フィールド酸化膜をウェ
ットエッチングする工程を用いずレジストにより位置決
定を行うため、フィールド酸化膜のアンダーカットが発
生しない。それにより、電子ビームでスキャンして位置
合わせをする時、アライメントマークの読み取り精度を
向上することができる。
According to this embodiment, as in the related art, after forming an underlying oxide film on a semiconductor substrate, a field oxide film is formed and then patterned by a resist, and the position is determined by a resist without using a step of wet etching the field oxide film. Since the decision is made, no undercut of the field oxide film occurs. This makes it possible to improve the reading accuracy of the alignment mark when performing alignment by scanning with an electron beam.

[発明の効果] 以上の結果から、本発明の製造方法によれば、半導体
基板上の絶縁膜に位置合わせ精度のよいアライメントマ
ークを形成することができる。
[Effects of the Invention] From the above results, according to the manufacturing method of the present invention, it is possible to form an alignment mark with good alignment accuracy on an insulating film on a semiconductor substrate.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の実施例に係わる半導体装置の製造方法
を工程順に示した断面図、第2図は従来技術による半導
体装置の製造方法を工程順に示した断面図である。 11,21……半導体基板, 12……シリコン酸化膜, 13,24……レジスト層, 14……マスク, 15……紫外線, 16……未露光部, 18−1,25−1……オーミック電極, 18−2,25−2……アライメントマーク, 22……下敷酸化膜, 23……フィールド酸化膜。
FIG. 1 is a sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps, and FIG. 2 is a sectional view showing a method of manufacturing a semiconductor device according to the prior art in the order of steps. 11,21 ... Semiconductor substrate, 12 ... Silicon oxide film, 13,24 ... Resist layer, 14 ... Mask, 15 ... Ultraviolet, 16 ... Unexposed area, 18-1,25-1 ... Ohm Electrodes, 18-2, 25-2: alignment mark, 22: underlying oxide film, 23: field oxide film.

フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/027 H01L 21/338 H01L 29/812Continuation of the front page (58) Field surveyed (Int. Cl. 6 , DB name) H01L 21/027 H01L 21/338 H01L 29/812

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】半導体基板上に絶縁膜を形成する工程と、
この絶縁膜上にレジスト層を形成する工程と、このレジ
スト層をパターン露光する工程と、前記レジスト層をア
ミン系気体雰囲気中でベーキングする工程と、前記パタ
ーン露光したレジスト層の未露光部を選択的に露光する
工程と、前記選択的に露光されたレジスト層を除去し、
さらに前記絶縁膜をエッチング除去し前記半導体基板を
露出させる工程と、前記未露光のレジスト層を露光した
後レジスト層を除去し絶縁膜表面を露出させる工程と、
金属膜を蒸着しリフトオフ法により前記露出した半導体
基板上に電極と前記露出した絶縁膜上にアライメントマ
ークとを同時形成する工程とを備えたことを特徴とする
半導体装置の製造方法。
A step of forming an insulating film on a semiconductor substrate;
Forming a resist layer on the insulating film, pattern-exposing the resist layer, baking the resist layer in an amine-based gas atmosphere, and selecting an unexposed portion of the pattern-exposed resist layer. Step of selectively exposing, removing the selectively exposed resist layer,
Further removing the insulating film by etching to expose the semiconductor substrate, removing the resist layer after exposing the unexposed resist layer, exposing the insulating film surface,
Depositing a metal film and simultaneously forming an electrode on the exposed semiconductor substrate and an alignment mark on the exposed insulating film by a lift-off method.
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