JPH06103794A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【構成】 各センスアンプ７１ないし７４は、対応する
メモリブロックＢＬ１ないしＢＬ４内のメモリセルアレ
イから読出されたデータ信号を受ける。センスアンプ９
０は、冗長メモリセルアレイから読出されたデータ信号
を受ける。比較回路６は、テストモード動作において、
同時に読出された２つのデータを比較し、一致または不
一致を検出する。通常のデータ読出動作において、たと
えばセンスアンプ７１の出力データ信号は、トランスミ
ッションゲート５７ａを介してデータバスＤＢに与えら
れる。 【効果】 センスアンプ内の駆動回路が１つのトランス
ミッションゲートを介してデータバスＤＢを駆動できる
ので、負荷が減少され、より高いデータ読出速度が得ら
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体メモリ装置に
関し、特に、センスアンプの負荷を減少させることによ
り高速動作が可能な半導体メモリ装置に関する。

【０００２】

【背景の技術】従来より、スタティックランダムアクセ
スメモリ（以下「ＳＲＡＭ」という）およびダイナミッ
クランダムアクセスメモリ（以下「ＤＲＡＭ」という）
などの半導体メモリ装置は、製造における歩留りを向上
させるため、冗長回路を備えている。製造された半導体
メモリ装置内に欠陥が存在するとき、その半導体メモリ
装置は冗長回路の機能により救済される。すなわち、従
来の半導体メモリでは、欠陥メモリセルを含む行または
列が、予め定められたスペア行または列と機能的に置換
えられる。

【０００３】一方、本願出願人は、スペア行またはスペ
ア列を用いた行または列単位での救済方法に代えて、冗
長メモリセルアレイを用いた半導体メモリにおける冗長
回路を提案している（平成３年１２月１２日出願；特願
平３−３２８８６７）。以下の記載では、冗長メモリセ
ルアレイを用いた冗長回路を備えたＳＲＡＭについて説
明する。

【０００４】図４は、この発明の背景を示すＳＲＡＭの
ブロック図である。図４を参照して、ＳＲＡＭ２００
は、各々がメモリセルアレイを含む合計６４個のブロッ
クと、冗長メモリセルアレイ１を含む１つの冗長ブロッ
クＲＢとを含む。説明を簡単化するために、図４では、
４つのブロックＢＬ１ないしＢＬ４が示されている。

【０００５】６４個のブロックのうち１つ、たとえばブ
ロックＢＬ３は、８つのエリアに分割されたメモリセル
アレイと、行デコーダと、列デコーダと、８つのセンス
アンプ（図示せず）を備えたセンスアンプ回路と、ライ
トドライバ回路（ＷＤ）とを備える。各ブロックにおい
て、メモリセルアレイとその周辺のアクセス回路の基本
的な回路構成は一般のＳＲＡＭと同様であるが、各ブロ
ック内にはスペアメモリセル列または行が設けられてい
ない。

【０００６】冗長ブロックＲＢは、合計１６個の冗長メ
モリセル列を備えた冗長メモリセルアレイ１と、行デコ
ーダ（ＲＤ）２と、冗長メモリセル列に選択的にアクセ
スするためのスイッチング回路１３とを含む。行デコー
ダ２は、アドレスバス１１を介して与えられる行アドレ
ス信号ＲＡに応答して、冗長メモリセルアレイ内のワー
ド線（図示せず）を選択的に活性化させる。スイッチン
グ回路１３は、アドレスプログラム回路３から与えられ
る信号ＣＯ１ないしＣＯ１６のうちの活性化された１つ
に応答して、冗長メモリセル列のうちの対応する１つを
センスアンプ回路および／またはライトドライバ回路に
接続する。

【０００７】出荷前のテストを行なうことにより、合計
６４個のメモリセルアレイのどこかに欠陥が存在するか
否かが調べられる。あるメモリセルアレイの１つの列に
おいて欠陥が存在するとき、その欠陥メモリセル列の位
置を示すアドレス（以下「欠陥アドレス」という）がア
ドレスプログラム回路３においてプログラムされる。ア
ドレスプログラム回路３は、合計１６個の欠陥アドレス
をプログラムすることができる。

【０００８】外部から欠陥メモリセル列へのアクセスの
要求が生じたとき、アドレスプログラム回路３は、プロ
グラムされたアドレスと外部から与えられる列アドレス
との一致を検出し、一致検出信号（信号ＣＯ１ないしＣ
Ｏ１６のうちの１つ）およびグループ選択信号ＧＳ１，
ＧＳ２をＩ／Ｏプログラム回路４に与える。

【０００９】Ｉ／Ｏプログラム回路４は、アドレスプロ
グラム回路３から与えられる一致検出信号およびグルー
プ選択信号ＧＳ１，ＧＳ２に応答して、スイッチング制
御信号Ｓ１１ないしＳ１４およびＳ２１ないしＳ２４を
セレクタ５ａおよび５ｂにそれぞれ与える。各セレクタ
５ａおよび５ｂは、図示されていない４つのトランスミ
ッションゲートを備えており、これらのトランスミッシ
ョンゲートは、スイッチング制御信号Ｓ１１ないしＳ１
４またはＳ２１ないしＳ２４に応答して選択的にオン
し、それによって欠陥メモリセル列へのアクセスに代え
て冗長メモリセル列へのアクセスが行なわれる。

【００１０】テストモード制御回路８は、外部から与え
られる「スーパーＶＣＣ」と呼ばれる高電圧（たとえば
電源電圧が５ボルトのとき、約７ボルト）ＨＶの印加を
検出し、テストモード信号ＴＭを出力する。セレクタ回
路５ａおよび５ｂは、テストモード信号ＴＭが与えられ
ないとき、メモリセルアレイから読出されたデータを出
力バッファ１０に与える。出力バッファ１０は、与えら
れたデータを出力データＤｏとして出力する。

【００１１】他方、セレクタ回路５ａおよび５ｂは、テ
ストモード信号ＴＭが与えられたとき、メモリセルアレ
イから読出されたデータを比較回路６に与える。比較回
路６は、テストモード信号ＴＭに応答して、セレクタ回
路５ａおよび５ｂから与えられる２つのデータが一致す
るか否かを検出する。検出結果を示す信号は、出力バッ
ファ１０を介して外部に出力される。比較回路６が一致
検出信号を出力するとき、２つの読出されたデータをス
トアしていたメモリセル列において欠陥が存在しなかっ
たことがわかる。比較回路６が不一致を示す信号を出力
したとき、２つの読出されたデータをストアしていたメ
モリセル列において欠陥が存在することがわかる。

【００１２】入力バッファ９は、書込まれるべき入力デ
ータＤｉを外部から受け、その入力データＤｉをライト
ドライバ回路（ＷＤ）に与える。したがって、入力デー
タＤｉは、行デコーダおよび列デコーダにより指定され
たメモリセルに書込まれる。

【００１３】図５は、図４に示した１つのメモリセルア
レイの回路図である。図５を参照して、表示の簡単化の
ため、メモリセルアレイ内の４つのメモリセル２４ａな
いし２４ｄだけが示される。メモリセル２４ａおよび２
４ｃは、ビット線２０ａと２０ｂとの間に接続される。
メモリセル２４ｂおよび２４ｄは、ビット線２１ａと２
１ｂとの間に接続される。

【００１４】ビット線負荷回路１７ａは、各々が電源電
位Ｖｃｃと対応する１本のビット線２０ａ，２０ｂ，２
１ａおよび２１ｂとの間に接続されたＮＭＯＳトランジ
スタ２５ａ，２５ｂ，２６ａおよび２６ｂを含む。一
方、マルチプレクサ８ａは、読出データ線対ＲＤ１′，
／ＲＤ１′とビット線２０ａ，２０ｂ，２１ａおよび２
１ｂとの間に接続されたＮＭＯＳトランジスタ２７ａ，
２７ｂ，２８ａおよび２８ｂを含む。

【００１５】行デコーダは、アクセスされるべきメモリ
セルに接続されているワード線ＷＬ０およびＷＬ１の１
本を選択的に活性化する。ワード線ＷＬ０に接続された
メモリセル２４ａおよび２４ｂは、１本のメモリセル行
を構成する。ワード線ＷＬ０が活性化されたとき、メモ
リセル２４ａおよび２４ｂを含むメモリセル行がアクセ
スされる。一方、列デコーダ６は、アクセスされるべき
メモリセル列を選択するための列選択信号Ｙ０およびＹ
１の一方を活性化する。たとえば、列選択信号Ｙ０が活
性化されたとき、トランジスタ２７ａおよび２７ｂがオ
ンするので、メモリセル２４ａおよび２４ｃを含むメモ
リセル列がアクセスされる。

【００１６】図６は、図５に示したメモリセルの一例を
示す回路図である。図６を参照して、このメモリセルＭ
Ｃ１（たとえば図５の２４ａ）は、ＮＭＯＳトランジス
タ４１ａおよび４１ｂと、高抵抗負荷としての抵抗４３
ａおよび４３ｂと、アクセスゲートとしてのＮＭＯＳト
ランジスタ４２ａおよび４２ｂとを含む。

【００１７】図７は、図５に示したメモリセルの別の例
を示す回路図である。図７を参照して、このメモリセル
ＭＣ２は、ＮＭＯＳトランジスタ４１ａおよび４１ｂ
と、負荷として働くＰＭＯＳトランジスタ４４ａおよび
４４ｂと、アクセスゲートとしてのＮＭＯＳトランジス
タ４２ａおよび４２ｂとを含む。

【００１８】図８は、図５に示したメモリセル２４ａの
読出動作を説明するためのタイミングチャートである。
図８を参照して、横軸は時間の経過を示し、縦軸は電位
（ボルト）を示す。ラインＡＤｉは、行アドレスバッフ
ァ２および列アドレスバッファ５の入力信号の変化を示
す。ラインＡＤｏは、行および列アドレスバッファ（図
示せず）の出力信号の変化を示す。ラインＷＬは、メモ
リセル２４ａに接続されたワード線ＷＬ０の変化を示
す。ラインＲＤは、読出データ線対ＲＤ１′，／ＲＤ
１′の変化を示す。ラインＳＡｏは、センスアンプの出
力電圧の変化を示す。ラインＤｏは、出力バッファ１０
の出力信号の変化を示す。

【００１９】時刻ｔ０において、入力アドレス信号ＡＤ
ｉが変化される。したがって、アドレスバッファの出力
信号ＡＤｏは、時刻ｔ１において変化する。時刻ｔ２に
おいて、ワード線ＷＬ０の電位が変化するので、メモリ
セル２４ａ内にストアされたデータ信号がビット線対２
０ａ，２０ｂに伝えられる。これに加えて、列デコーダ
６から出力される列選択信号Ｙ０が高レベルになるの
で、トランジスタ２７ａおよび２７ｂがオンする。した
がって、時刻ｔ３において、読出データ線対ＲＤ１′お
よび／ＲＤ１′の電位が変化する。

【００２０】時刻ｔ４において、センスアンプが活性化
されるので、センスアンプによるデータ信号の増幅が行
なわれる。したがって、時刻ｔ５において、出力バッフ
ァ１０の出力信号Ｄｏが、メモリセル２４ａから読出さ
れたデータに従って変化される。

【００２１】図９は、図４に示したセンスアンプ９０な
いし９４とデータ伝送線との間の接続を示すブロック図
である。図９を参照して、各センスアンプ９１ないし９
４は、対応するブロックＢＬ１ないしＢＬ４内のメモリ
セルアレイから読出されたデータ信号を受け、それを増
幅する。センスアンプ９１および９２によって増幅され
たデータ信号は読出データ線ＲＤ１′に与える。センス
アンプ９３および９４によって増幅されたデータ信号
は、読出データ線ＲＤ２′に与えられる。センスアンプ
９０は、冗長ブロックＲＢの冗長メモリセルアレイから
読出されたデータ信号を増幅する。センスアンプ９０に
よって増幅されたデータ信号は、冗長読出データ線ＲＲ
Ｄ′に与えられる。

【００２２】図４に示したセレクタ回路５ａは、図９に
示したスイッチング回路５１および５２を含む。図４に
示したセレクタ回路５ｂは、図９に示したスイッチング
回路５３および５４を含む。各スイッチング回路５１な
いし５４は、２つのトランスミッションゲートＴＧを備
えている。比較回路６は、テスト動作において、２つの
ブロックから読出されたデータを比較する。テスト動作
において同じデータがメモリセルアレイに書込まれた
後、２つのメモリセルアレイからデータが読出され、読
出されたデータが比較回路６により比較される。比較回
路６において一致が検出されるとき、そのＳＲＡＭにお
いて欠陥が存在しないものと判定される。もし、一致が
検出されないとき、そのＳＲＡＭは欠陥を有しているも
のと判断される。

【００２３】たとえば、テスト動作において、センスア
ンプ９１および９４によって増幅された２つのデータ信
号が比較される場合では、図９に示したトランスミッシ
ョンゲート５１ａ，５２ａ，５３ａおよび５４ｂがオン
する。図９に示したすべてのトランスミッションゲート
（ＴＧ）のスイッチング制御は、図４に示したＩ／Ｏプ
ログラム回路４から与えられるスイッチング制御信号Ｓ
１１ないしＳ１４およびＳ２１ないしＳ２４に応答して
行なわれる。

【００２４】また、センスアンプ９０および９１によっ
て読出されたデータ信号が比較される場合では、トラン
スミッションゲート５１ａ，５２ｂ，５３ｂおよび５４
ｂがオンする。これにより、センスアンプ９０および９
１によって増幅されたデータ信号が比較回路６に与えら
れる。

【００２５】図１０は、図９に示した１つのセンスアン
プ（たとえば９１）の回路図である。図１０を参照し
て、センスアンプ９１は、対応するメモリセルアレイか
ら読出された相補データ信号Ｄおよび／Ｄに応答して動
作するカレントミラー回路９１１と、カレントミラー回
路９１１からの出力信号を受けるトライステートバッフ
ァ９１２とを含む。トライステートバッファ９１２の最
終段に、読出しデータ線ＲＤ１′を駆動するための駆動
回路９１３が設けられる。

【００２６】動作において、カレントミラー回路９１１
は、図４に示したＡＴＤ回路から与えられる信号ＡＴＤ
１に応答して活性化され、与えられた相補データ信号Ｄ
および／Ｄを増幅する。トライステートバッファ９１２
は、信号ＡＴＤ１が与えられないとき、駆動回路９１３
の出力ノードをハイインピーダンス状態にもたらす。他
方、信号ＡＴＤ１が与えられたとき、トライステートバ
ッファ９１２は、与えられたデータ信号Ｄおよび／Ｄに
応答して、増幅されたデータ信号を駆動回路９１３を介
して出力する。

【００２７】

【発明が解決しようとする課題】再び図９を参照して、
通常のデータ読出動作が行なわれる場合において、たと
えばブロックＢＬ１のメモリセルアレイからデータが読
出される場合では、トランスミッションゲート５１ａお
よび５２ａがオンする。したがって、センスアンプ９１
により増幅されたデータ信号が、図９に示した矢印ＡＲ
１に示すようにデータバスＤＢ′に与えられる。このこ
とは、センスアンプ９１が、２つのトランスミッション
ゲート５１ａおよび５２ａを介してデータバスＤＢ′を
駆動する必要があることを意味する。したがって、セン
スアンプ９１により駆動されるべき負荷が大きいため、
このことがデータ読出速度を低下させる原因となってい
た。

【００２８】これに加えて、通常のデータ読出動作にお
いては、破線の矢印ＡＲ２に示されるように、トランス
ミッションゲート５３ａおよび５４ａもオンしているの
で、さらにセンスアンプ９１が駆動すべき負荷が増大さ
れ、このことも高速読出動作の妨げとなっていた。

【００２９】この発明は、上記のような課題を解決する
ためになされたもので、半導体メモリ装置において、デ
ータ読出速度を向上させることを目的とする。

【００３０】

【課題を解決するための手段】請求項１の発明に係る半
導体メモリ装置は、複数のメモリセルアレイと、複数の
メモリセルアレイ内の欠陥メモリセルを機能的に置換す
るための冗長メモリセルアレイと、各々が対応するメモ
リセルアレイから読出されたデータ信号を増幅する複数
のセンスアンプ手段と、冗長メモリセルアレイから読出
されたデータ信号を増幅する冗長センスアンプ手段と、
複数のセンスアンプ手段のそれぞれの出力ノードに接続
されたデータ伝送線と、データ信号を外部に出力するデ
ータ出力回路手段と、データ伝送線とデータ出力回路手
段との間に接続され、複数のメモリセルアレイからデー
タが読出されるとき導通される第１のスイッチング手段
と、冗長センスアンプ手段とデータ出力回路手段との間
に接続され、冗長メモリセルアレイからデータが読出さ
れるとき導通される第２のスイッチング手段とを含む。

【００３１】請求項３の発明に係る半導体メモリ装置
は、複数のメモリセルアレイと、各々が対応するメモリ
セルアレイから読出されたデータ信号を増幅する複数の
センスアンプ手段と、複数のセンスアンプ手段の少なく
とも１つの出力ノードに接続された第１のデータ伝送線
と、該少なくとも１つを除く複数のセンスアンプ手段の
出力ノードに接続された第２のデータ伝送線と、外部か
ら与えられるテストモード信号に応答して、第１および
第２のデータ伝送線上のデータ信号を比較する比較手段
と、第１および第２のデータ線の間に接続され、外部か
ら与えられるテストモード信号に応答して非導通される
スイッチング手段とを含む。

【００３２】

【作用】請求項１の発明における半導体メモリ装置で
は、データ出力回路手段と複数のセンスアンプ手段およ
び冗長センスアンプ手段との間が、第１または第２のス
イッチング手段、すなわち１つのスイッチング手段によ
って接続される。したがって、センスアンプ手段によっ
て増幅されるべき負荷が減少され、データ読出速度が向
上される。

【００３３】請求項３の発明における半導体メモリ装置
では、テストモード動作においてのみスイッチング手段
が非導通され、通常の読出動作においてスイッチング手
段が導通する。したがって、通常の読出動作において第
１および第２のデータ伝送線が１つのスイッチング手段
を介して接続されるので、センスアンプ手段によって増
幅されるべき負荷が減少され、データ読出速度が向上さ
れる。

【００３４】

【実施例】図１は、この発明の一実施例を示すセンスア
ンプおよびデータ伝送線の間の接続を示すブロック図で
ある。図１を参照して、各センスアンプ７１ないし７４
は、対応するブロックＢＬ１ないしＢＬ４内のメモリセ
ルアレイから読出されたデータ信号を受ける。センスア
ンプ９０は、冗長ブロック内のメモリセルアレイから読
出されたデータ信号を受ける。各センスアンプ７１ない
し７４は、後で説明される２つの駆動回路を備えている
（図示せず）。センスアンプ７１ないし７４のそれぞれ
の第１の駆動回路は、読出データ線ＲＤに接続される。
一方、センスアンプ７１および７２の第２の駆動回路
は、テストデータ線ＴＤ１に接続される。一方、センス
アンプ７３および７４の第２の駆動回路は、テストデー
タ線ＴＤ２に接続される。センスアンプ９０の駆動回路
は、冗長読出データ線ＲＲＤに接続される。冗長読出デ
ータ線ＲＲＤは、冗長テストデータ線ＲＴＤに接続され
る。

【００３５】スイッチング回路５７は、読出データ線Ｒ
Ｄおよび冗長読出データ線ＲＲＤとデータバスＤＢとの
間に接続される。スイッチング回路５７は、２つのトラ
ンスミッションゲート５７ａおよび５７ｂを備える。通
常のメモリセルアレイからデータが読出されるとき、ト
ランスミッションゲート５７ａがオンし、センスアンプ
７１ないし７４のいずれかによって増幅されたデータ信
号がデータバスＤＢに与えられる。冗長メモリセルアレ
イからデータが読出されるとき、トランスミッションゲ
ート５７ｂがオンし、センスアンプ９０によって増幅さ
れたデータ信号がデータバスＤＢに与えられる。

【００３６】スイッチング回路５５は、テストデータ線
ＴＤ１および冗長テストデータ線ＲＴＤと比較回路６の
第１の入力ノードとの間に接続される。スイッチング回
路５５は、２つのトランスミッションゲート５５ａおよ
び５５ｂを備える。テスト動作において、ブロックＢＬ
１またはＢＬ２のメモリセルアレイから読出されたデー
タ信号が比較されるとき、トランスミッションゲート５
５ａがオンする。他方、冗長メモリセルアレイから読出
されたデータ信号が比較されるとき、トランスミッショ
ンゲート５５ｂがオンする。

【００３７】スイッチング回路５６もまた、２つのトラ
ンスミッションゲート５６ａおよび５６ｂを備えてお
り、スイッチング回路５５と同様の対応で接続されかつ
動作する。図４に示したＩ／Ｏプログラム回路４を改善
することにより、スイッチング回路５５ないし５７を制
御するためのスイッチング制御信号が発生される。

【００３８】通常のデータ読出動作が行なわれるとき、
たとえば図１に示したセンスアンプ７１により増幅され
たデータ信号が読出される場合では、矢印ＡＲ３により
示された経路で増幅されたデータ信号がデータバスＤＢ
に与えられる。すなわち、センスアンプ７１により増幅
されたデータ信号は、読出データ線ＲＤおよび導通され
たトランスミッションゲート５７ａを介してデータバス
ＤＢに与えられる。したがって、センスアンプ７１内の
第１の駆動回路は、１つのトランスミッションゲート５
７ａを介してデータバスＤＢを駆動すれば足りることと
なり、図９の矢印ＡＲ１およびＡＲ２で示した場合と比
較して、駆動すべき負荷が減少される。したがって、よ
り高速なデータ読出動作が達成され得る。

【００３９】図２は、図１に示した１つのセンスアンプ
（たとえば７１）の回路図である。図２を参照して、セ
ンスアンプ７１は、メモリセルアレイから読出された相
補データ信号Ｄおよび／Ｄに応答して動作するカレント
ミラー回路７１１と、カレントミラー回路７１１の出力
に接続されたトライステートバッファ７１２および７１
３とを含む。各トライステートバッファ７１２および７
１３は、読出データ線ＲＤおよびテストデータ線ＴＤ１
を駆動するための駆動回路７１４および７１５を備え
る。

【００４０】カレントミラー回路７１１は、ＡＴＤ回路
から与えられる信号ＡＴＤ１に応答して活性化される。
信号ＡＴＤ１が与えられないとき、トライステートバッ
ファ７１２および７１３は、対応する駆動回路７１４お
よび７１５の出力ノードをハイインピーダンス状態にも
たらす。高レベルのテストモード信号／ＴＭが与えられ
たとき、駆動回路７１４を介して、増幅されたデータ信
号が読出データ線ＲＤに与えられる。他方、低レベルの
テストモード信号／ＴＭが与えられたとき、駆動回路７
１５を介して、増幅されたデータ信号がテストデータ線
ＴＤ１に与えられる。

【００４１】図３は、この発明の別の実施例を示すセン
スアンプおよびデータ伝送線の間の接続を示すブロック
図である。図１に示した実施例では、この発明が冗長メ
モリセルアレイを備えたＳＲＡＭに適用される例が示さ
れたが、図３に示した実施例では、この発明が冗長メモ
リセルアレイを備えていないＳＲＡＭに適用される例を
示している。図３を参照して、各センスアンプ９１ない
し９４は、対応するブロックＢＬ１ないしＢＬ４内のメ
モリセルアレイから読出されたデータ信号を受ける。セ
ンスアンプ９１および９２の駆動回路（図示せず）は第
１の読出データ線ＲＤ１に接続される。同様に、センス
アンプ９３および９４の駆動回路（図示せず）は、第２
の読出データ線ＲＤ２に接続される。第１のデータ読出
線ＲＤ１は、トランスミッションゲート５８を介して第
２の読出データ線ＲＤ２に接続される。

【００４２】通常のデータ読出動作において、トランス
ミッションゲート５８がオンする。したがって、第１お
よび第２の読出データ線ＲＤ１およびＲＤ２は、機能的
に１本の読出データ線として働く。各センスアンプ９１
および９２内の駆動回路は、トランスミッションゲート
５８を介して第２の読出データ線ＲＤ２を駆動すれば足
りる。したがって、センスアンプ９１および９２内の駆
動回路によって駆動されるべき負荷が、図９の矢印ＡＲ
１およびＡＲ２により示した場合と比較して減少される
ので、より高いデータ読出速度が得られる。

【００４３】テストモード動作において、トランスミッ
ションゲート５８がテストモード信号ＴＭに応答してオ
フする。したがって、センスアンプ９１または９２によ
って増幅されたデータ信号とセンスアンプ９３または９
４によって増幅されたデータ信号が比較回路６に与えら
れる。比較回路６において一致を検出することにより、
ＳＲＡＭにおいて欠陥が存在しないことが判定される。
逆に、不一致が検出された場合では、ＳＲＡＭにおいて
欠陥が存在することが判定される。

【００４４】このように、図１および図３の実施例にお
いて示されるように、１つのセンスアンプ内の駆動回路
は、通常のデータ読出動作において、１つのトランスミ
ッションゲートを介して読出データ線を駆動することが
できる。したがって、センスアンプ内の駆動回路によっ
て駆動されるべき負荷が、図９に示した回路構成におけ
る場合よりも減少されるので、ＳＲＡＭにおけるデータ
読出速度が向上され得る。

【００４５】上記の実施例では、この発明がＳＲＡＭに
適用される例について説明がなされたが、この発明は一
般に半導体メモリに適用され得ることが指摘される。

【００４６】

【発明の効果】以上のように、この発明によれば、各セ
ンスアンプ手段が１つのスイッチング手段を介してデー
タ読出のための負荷を駆動できるので、より高いデータ
読出速度を有する半導体メモリ装置が得られる。

【図面の簡単な説明】

【図１】この発明の一実施例を示すセンスアンプおよび
データ伝送線の間の接続を示すブロック図である。

【図２】図１に示した１つのセンスアンプの回路図であ
る。

【図３】この発明の別の実施例を示すセンスアンプおよ
びデータ伝送線の間の接続を示すブロック図である。

【図４】この発明の背景を示すＳＲＡＭのブロック図で
ある。

【図５】図４に示した１つのメモリセルアレイの回路図
である。

【図６】図５に示したメモリセルの一例を示す回路図で
ある。

【図７】図５に示したメモリセルの別の例を示す回路図
である。

【図８】図５に示したメモリセルの読出動作を説明する
ためのタイミングチャートである。

【図９】図４に示したセンスアンプおよびデータ伝送線
の間の接続を示すブロック図である。

【図１０】図９に示した１つのセンスアンプの回路図で
ある。

【符号の説明】

６ 比較回路 ５５，５６，５７ スイッチング回路 ７１−７４，９０ センスアンプ ＴＧ トランスミッションゲート ＲＤ 読出データ線 ＲＲＤ 冗長読出データ線 ＴＤ１，ＴＤ２ テストデータ線 ＲＴＤ 冗長テストデータ線 ＤＢ データバス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 各々が行および列に配設された複数のメ
   モリセルを備えた複数のメモリセルアレイと、 行および列に配設され、かつ前記複数のメモリセルアレ
   イ内の欠陥メモリセルを機能的に置換するための複数の
   冗長メモリセルを備えた冗長メモリセルアレイと、 各々が前記複数のメモリセルアレイの対応する１つから
   読出されたデータ信号を増幅する複数のセンスアンプ手
   段と、 前記冗長メモリセルアレイから読出されたデータ信号を
   増幅する冗長センスアンプ手段と、 前記複数のセンスアンプ手段のそれぞれの出力ノードに
   接続されたデータ伝送線と、 データ信号を外部に出力するためのデータ出力回路手段
   と、 前記データ伝送線と前記データ出力回路手段との間に接
   続され、前記複数のメモリセルアレイからデータが読出
   されるとき導通される第１のスイッチング手段と、 前記冗長センスアンプ手段と前記データ出力回路手段と
   の間に接続され、前記冗長メモリセルアレイからデータ
   が読出されるとき導通される第２のスイッチング手段と
   を含む、半導体メモリ装置。
2. 【請求項２】 各前記センスアンプ手段は、第１および
   第２の駆動回路手段を有し、 前記データ伝送線は、前記複数のセンスアンプ手段のそ
   れぞれの第１の駆動回路手段に接続され、 前記半導体メモリ装置は、さらに、前記複数のセンスア
   ンプ手段のそれぞれの第２の駆動回路手段および／また
   は前記冗長センスアンプ手段から出力された２つのデー
   タ信号を比較する比較回路手段を含む、請求項１に記載
   の半導体メモリ装置。
3. 【請求項３】 各々が行および列に配設された複数のメ
   モリセルを備えた複数のメモリセルアレイと、 各々が前記複数のメモリセルアレイの対応する１つから
   読出されたデータ信号を増幅する複数のセンスアンプ手
   段と、 前記複数のセンスアンプ手段の少なくとも１つの出力ノ
   ードに接続された第１のデータ伝送線と、 前記少なくとも１つを除く前記複数のセンスアンプ手段
   の出力ノードに接続された第２のデータ伝送線と、 外部から与えられるテストモード信号に応答して、前記
   第１および第２のデータ伝送線上のデータ信号を比較す
   る比較手段と、 前記第１および第２のデータ線の間に接続され、外部か
   ら与えられるテストモード信号に応答して非導通される
   スイッチング手段とを含む、半導体メモリ装置。