JPH06103749B2 - 電界効界型トランジスタおよび半導体装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、電界効果型トランジスタおよび半導体装置
に関し、特に、絶縁基板上に形成された半導体層内にソ
ース、ドレインおよびチャネル領域を有する電界効果型
トランジスタ、ならびにその電界効果型トランジスタを
備えた半導体装置｛以下、SOI−MOS（Silicon on insul
ator−Metal oxide semiconductor）と称する。｝に関
するものである。

［従来の技術］ 一般に、この種の半導体装置（SOI−MOS）は、半導体基
板を用いた電界効果型トランジスタ（以下、バルクMOS
と称する。）が接合分離を特徴としているのに対し、素
子間を絶縁物で分離していることを特徴とする。第６図
は、従来の一般的なバルクMOSを示す断面図である。第
６図に示すように、バルクMOSは、たとえば、ｐ型シリ
コン基板30の主面で互いに分離されたn⁺ソース領域35と
n⁺ドレイン領域36とを有する。これらのソースおよびド
レイン領域35,36間のチャネル領域37上にゲート酸化膜3
4を介して、多結晶シリコン等からなるゲート電極33が
設けられている。

第７図は、従来の一般的なSOI−MOSを示す断面図であ
る。第７図を参照して、SOI−MOSは、サファイア等の絶
縁基板１の上に、たとえば、その周囲が絶縁された島状
のｐ型半導体層２を有する。この半導体層２には、互い
に分離されたn⁺ソース領域５とn⁺ドレイン領域６とが半
導体層２と絶縁基板１の界面まで達するように設けられ
ている。ソースおよびドレイン領域5,6間のチャネル領
域７の上には、ゲート酸化膜４を介して多結晶シリコン
などからなるゲート電極３が設けられている。

第６図から理解されるように、バルクMOSにおいては、
チャネル領域37は、その下部のシリコン基板30を介して
外部電極に容易に接続され得る。これに対して、第７図
に示すように、SOI−MOSにおいては、チャネル領域７の
下の半導体層２は、電気的にフローティング状態にあ
る。そのため、このチャネル領域下の半導体層部分に外
部から電位を供給することができない。その結果、MOS
トランジスタの基板電位が定まらないことにより、第８
図に示されるように、ドレイン電流対ドレイン・ソース
電圧特性においてキンク効果が起こる。キンク効果と
は、ドレイン・ソース電圧を増加させていくと、ドレイ
ン電流がほぼ一定の値に飽和せず、急激に増加する現象
を言う。たとえば、ｎ型MOSトランジスタの場合では、
ドレイン・ソース電圧を増加させていくと、チャネルキ
ャリアのインパクトイオン化等によって発生した電子正
孔対のうち、正孔が基板に溜まり、基板を正にバイアス
させることにより、しきい値電圧が降下する。その結
果、ドレイン電流が急激に増加する。ドレイン電流をド
レイン・ソース電圧に対してプロットすると、この大電
流領域にキングが生ずることから、この現象はキンク効
果と呼ばれる。

上記のような問題点を改善するために、チャネル領域下
部の半導体層に電位を供給することが可能なSOI−MOSの
構造が、特開昭57-27068号公報に開示されている。第９
図は、上記の公報に開示されたSOI−MOSを示す平面図、
第10図は、第９図のＸ−Ｘ線に沿う断面図である。これ
らの図を参照にして、絶縁性基板１の上には、たとえ
ば、その周囲が絶縁された島状のｐ型半導体層２が設け
られている。この半導体層２には、互いに分離されたn⁺
ソース領域５とn⁺ドレイン領域６とが設けられている。
これらのソース、ドレイン領域5,6間のチャネル領域７
の上には、ゲート酸化膜４を介して多結晶シリコン等か
らなるゲート電極３が設けられている。ゲート電極３の
一端部には、チャネル長（L₀）より長いチャネル長
（L₁）を有するゲート電極延長部分3aが設けられてい
る。このゲート電極３の一端部に隣接する半導体層部分
には、チャネル領域の電位を外部から供給するための領
域として、高濃度のP⁺不純物領域９が、ゲート電極延長
部分3aの下から延びるように設けられている。これによ
り、P⁺不純物領域９を介して外部から電位が供給され得
る。

しかしながら、この構造によれば、SOI−MOSトランジス
タのチャネル領域に電位を供給するために付加的な領域
が必要になる。そのため、１つの基板に複数個のMOSト
ランジスタを集積化する場合、各MOSトランジスタの配
置に制約をもたらし、チップ面積の増大を招く等の問題
点があった。また、結果的にチャネル長の異なるチャネ
ル領域が形成されることにより、設計段階において、こ
の領域を考慮してトランジスタの性能を予め決定するこ
とは困難であった。

また、上記の特開昭57-27068号公報には、チャネル長の
異なる領域を形成しない、もう１つのSOI−MOSの構造が
開示されている。第11図は、このSOI−MOSを示す平面図
である。島状の半導体層２には、チャネル領域７を規定
するようにn⁺ソース領域５とn⁺ドレイン領域６とが形成
されている。このチャネル領域７の上には絶縁膜を介し
てゲート電極３が形成されている。チャネル領域７のチ
ャネル長方向に沿う側面にｐ型半導体層８が設けられて
いる。このｐ型半導体層８に接続するように電位供給領
域としてのP⁺領域９が設けられている。

しかしながら、第11図に示される構造によれば、チャネ
ル領域の長さは一定に保たれるが、１つのMOSトランジ
スタに対して付加的な領域が設けられることにより、複
数個のMOSトランジスタを１つの基板に集積化する場
合、各MOSトランジスタの配置に大きな制約をもたら
す。その結果、チップ面積の増大を招き、単位チップ面
積あたりのMOSトランジスタの集積度の向上が図られ得
ないという問題点があった。

さらに、特開昭57-27070号公報には、半導体層の基部領
域に電位を供給するために改善されたSOI−MOSの構造が
開示されている。第12図は、この公報に開示されたSOI
−MOSを示す平面図である。サファイア等からなる絶縁
性の基板上に、その周囲が電気的に分離された島状のn^-
半導体層２が形成されている。このn^-半導体層２には、
互いに分離されたp⁺ソース領域５とp⁺ドレイン領域６と
が、その下の絶縁性基板との界面まで達するように設け
られている。これらのソース、ドレイン領域5,6間のn^-
半導体層２の基部領域としてのチャネル領域７の上に
は、ゲート酸化膜を介してゲート電極３が設けられてい
る。チャネル幅方向に沿うゲート電極３の中間部分に
は、このゲート電極３と一体的にチャネル長方向に延び
たゲート電極延長部分3aが、ソース領域５の側に設けら
れている。このゲート電極延長部分3aの先端には、その
延長部分3aの下の細長く延びたn^-半導体領域7aを介して
チャネル領域７と接続されたｎ型の基部電位供給領域９
が設けられている。これにより、外部からの電位が、基
部電位供給領域９を介して半導体層２のチャネル領域７
に電位が供給される。

しかしながら、この構造によれば、半導体層の基部領域
に電位を供給するために、チャネル幅方向に沿う中間部
分において、ゲート電極がチャネル長方向に延びて形成
されている。そのため、第12図に示されるように、予め
決定されたトランジスタの特性に基づいて設定されるゲ
ート幅W₀に対して、ゲート電極延長部分7aの領域を考慮
した実効的なゲート幅Ｗを設計段階で決定することは困
難であった。言い換えれば、予定されたトランジスタの
性能を実現するためにMOSトランジスタのゲート幅を設
計段階で決定することは困難であった。また、第12図に
示される構造によれば、各MOSトランジスタに対してゲ
ート電極延長部分を設ける必要がある。そのため、絶縁
性基板上に複数個のSOI−MOSトランジスタを形成する場
合、チップ面積の増大を招くという問題点があった。

第13図は、絶縁性基板上にCMOSトランジスタを形成した
SOI−MOSの構造を示す斜視図である。この構造は、H.Ha
tano,et al“Floating Substrate Effects in SOS VLS
Is"IEEE IEDM′81 Digest pp.359〜362に開示されてい
る。絶縁基板１上に半導体層２が形成されている。この
半導体層２には、相補型のMOSトランジスタ（CMOS−SO
I）が形成されている。ｐ型MOSトランジスタは、互いに
間隔を隔てて形成されたp⁺ソース，ドレイン領域5p,6p
と、これらの間に規定されるチャネル領域と、チャネル
領域の上に絶縁膜を介して形成されたゲート電極３とを
有する。また、ｎ型MOSトランジスタは、互いに間隔を
隔てて形成されたn⁺ソース，ドレイン領域5n,6nと、そ
れらの間に規定されるチャネル領域と、チャネル領域の
上に絶縁膜を介して形成されたゲート電極３とを有す
る。ゲート電極３は、ｐ型MOSトランジスタとｎ型MOSト
ランジスタとによって共有されている。半導体層２の基
部領域に電位を供給するために、基部電位供給領域9n,9
pがチャネル領域に接続するように形成されている。

しかしながら、この構造によれば、所定のゲート長Ｌを
有するゲート電極３に対して、ゲート長Ｌよりも小さい
幅を有する導電領域が、基部電位供給領域として形成さ
れる必要がある。そのため、MOSトランジスタの微細化
に伴ってゲート長Ｌが小さくなるにつれて、より小さな
幅を有する基部電位供給領域を形成することは困難であ
るという問題があった。

一方、第13図に示されるように、CMOSトランジスタを用
いたインバータを構成する場合に、基部電位が固定され
ないことによるキンク現象に代表される基板浮遊効果に
よって、以下のような問題が発生する。第14図は、CMOS
構成のインバータをアンプとして使用する場合の等価回
路を示す回路図である。ｐ型MOSトランジスタのソース
に電源電圧Vddが印加される。ｎ型MOSトランジスタのソ
ースには接地電位が印加される。このように構成された
インバータにおいて、入力電圧Vinと出力電圧Voutとの
関係、すなわち、ゲイン特性は第15図に示される。これ
によれば、Vdd/2付近にバイアスされた状態でのゲイン
特性が、第15図に示される矢印の方向に従ってヒステリ
シスを有する。このように、半導体層の基部電位を固定
しないで、SOI−MOSトランジスタを用いてCMOSインバー
タを構成した場合、ゲイン特性が損なわれるという問題
があった。このことは、本願発明者等によって、“An
SOI Structure for Flash A/D Converter"IEEE JOURNAL
OF SOLID−STATE CIRCUITS,VOL.23,NO.1,FEBRUARY 198
8に発表されている。

［発明が解決しようとする課題］ 以上のように、従来のSOI−MOSは、次のような問題点が
あった。

（１） 絶縁基板上に形成される半導体層の基部領域に
電位を供給する領域を付加的に設けることは、チップ面
積の増大を招き、MOSトランジスタの集積度の低下につ
ながる。

（２） 半導体層の基部領域に電位を供給するために、
ゲート電極のチャネル長方向、あるいは、チャネル幅方
向に沿う部分にゲート電極を延長すると、予定されたト
ランジスタの性能を実現するために、設計段階でチャネ
ル長またはチャネル幅を決定することは困難である。

（３） 半導体層の基部領域に電位を供給するために、
ゲート電極を延長することなく、ゲート電極の下の半導
体層部分のみを延在させると、MOSトランジスタの微細
化に伴って減少するゲート長に対応してより小さな基部
電位供給領域を設けることは困難である。

（４） SOI−MOSトランジスタを用いてCMOSインバータ
を構成する場合、基部電位を固定しなければ、そのイン
バータのゲイン特性が損なわれる。

そこで、この発明は上記のような問題点を解消するため
になされたものであり、その目的は、SOI−MOSトランジ
スタの集積度の向上を図ることができるとともに、予定
されたトランジスタの性能を実現するために設計段階で
のチャネル長およびチャネル幅の設定が容易であるSOI
−MOSを提供することである。

また、この発明のもう１つの目的は、改善されたゲイン
特性を有する、SOI−MOSトランジスタから構成されたイ
ンバータを提供することである。

［課題を解決するための手段］ この発明に従った、絶縁基板上に形成された半導体層内
にソース、ドレインおよびチャネル領域を有する電界効
果トランジスタは、絶縁基板と、半導体層と、ソースお
よびドレイン領域と、ゲート電極とを備えている。絶縁
基板は、主表面を有する。半導体層は、絶縁基板の主表
面上に形成され、側部表面を有し、その周囲が絶縁され
た第１導電型の層である。ソースおよびドレイン領域
は、半導体層の側部表面の一部をチャネル面とするチャ
ネル領域を規定するように、半導体層内に互いに間隔を
隔てて形成された第２導電型の領域である。ゲート電極
は、チャネル面の上に絶縁膜を介して形成されている。
チャネル、ソースおよびドレイン領域以外の半導体層の
領域は、その半導体層への電位供給領域を有する。

この発明のもう１つの局面に従った、絶縁基板上に形成
された半導体層内にソース、ドレインおよびチャネル領
域を有する電界効果型トランジスタを備えた半導体装置
は、絶縁基板と、第１半導体層と、第２半導体層と、第
１の電界効果型トランジスタと、第２の電界効果型トラ
ンジスタとを備えている。前記基板は、主表面を有す
る。第１半導体層は、絶縁基板の主表面上に形成され、
側部表面を有し、その周囲が絶縁された第１導電型の層
である。第２半導体層は、第１半導体層と互いに絶縁さ
れて絶縁基板の主表面上に形成され、側部表面を有し、
その周囲が絶縁された第２導電型の層である。第１の電
界効果型トランジスタは、第１のソースおよびドレイン
領域と、第１のゲート電極とを含む。第１のソースおよ
びドレイン領域は、第１半導体層の側部表面の一部をチ
ャネル面とする第１のチャネル領域を規定するように、
第１半導体層内に互いに間隔を隔てて形成された第２導
電型の領域である。第１のゲート電極は、第１のチャネ
ル領域のチャネル面に沿って絶縁膜を介して形成されて
いる。第２の電界効果型トランジスタは、第２のソース
およびドレイン領域と、第２のゲート電極とを含む。第
２のソースおよびドレイン領域は、第２半導体層の側部
表面の一部をチャネル面とする第２のチャネル領域を規
定するように、第２半導体層内に互いに間隔を隔てて形
成された第１導電型の領域である。第２のゲート電極
は、第２のチャネル領域のチャネル面に沿って絶縁膜を
介して形成されている。第１のチャネル、ソースおよび
ドレイン領域以外の第１半導体層の領域と、第２のチャ
ネル、ソースおよびドレイン領域以外の第２半導体層の
領域とは、それぞれ、各半導体層への電位供給領域を有
する。第１のゲート電極と第２のゲート電極とは相互に
接続されている。第１のドレイン領域と第２のドレイン
領域とは相互に接続されている。

［作用］ この発明に従った電界効果型トランジスタにおいては、
チャネル領域は、半導体層の側部表面の一部をチャネル
面とする。ソースおよびドレイン領域は、そのチャネル
領域を介して互いに間隔を隔てて形成されている。その
ため、チャネル、ソースおよびドレイン領域によって占
められる半導体層の上部表面の領域は、従来のSOI−MOS
トランジスタに比べて削減される。したがって、単位チ
ップ面積あたりのSOI−MOSの数、すなわち集積度の向上
を図ることができる。また、SOI−MOSトランジスタは、
半導体層の側部表面に沿って形成されるため、チャネ
ル、ソースおよびドレイン領域以外の半導体層の上部表
面の領域は、その半導体層の基部への電位供給領域とし
て利用され得る。そのため、１つの半導体層に複数個の
SOI−MOSトランジスタが形成される場合において、共通
の基部電位供給領域が、付加的な導電領域の形成を伴わ
ないで設けられ得る。すなわち、各SOI−MOSトランジス
タに対して個別に基部電位供給領域を設ける必要はな
い。

また、この発明のもう１つの局面に従ったSOI−MOSトラ
ンジスタを備えた半導体装置によれば、CMOSインバータ
が構成される。このインバータにおいては、互いに異な
る導電型の半導体層の基部領域に電位は供給される。そ
のため、基板浮遊効果によってインバータのゲイン特性
が損なわれることはない。

また、この発明においては、半導体層の基部領域に電位
を供給するために、SOI−MOSトランジスタのチャネル長
やチャネル幅の異なる領域が形成されない。そのため、
所定のトランジスタの性能を実現するために、設計段階
においてチャネル長やチャネル幅の設定を行なうことは
容易である。

さらに、この発明においては、チャネル面は半導体層の
側部表面の一部に形成されるので、MOSトランジスタの
微細化に伴ってゲート長やゲート幅が減少したとして
も、半導体層の側部表面を占める領域が縮小されるだけ
である。そのため、半導体層の上部表面領域は、半導体
層の基部への電位供給領域として確保され得る。

［実施例］ 第１図は、この発明に従ったSOI−MOSトランジスタの一
実施例を示す外観斜視図である。第１図を参照して、ｐ
型またはｎ型の半導体層部12は、絶縁基板11の上に形成
されている。ゲート電極13は、半導体層部12の上にゲー
ト酸化膜14を介して形成されている。このゲート電極
は、半導体層部12の少なくとも一方の側面部から上面の
一部にかけて選択的に設定された幅と長さを有する。こ
の半導体層部12には、ｎ型またはｐ型のソース領域15と
ドレイン領域16とが、ゲート電極13の両側に形成されて
いる。チャネル領域17は、ソース領域15とドレイン領域
16とによって規定され、半導体層部12の側部表面にチャ
ネル面を有する。半導体層部12において選択的に形成さ
れたソース領域15およびドレイン領域16以外の領域は、
電位供給領域18として供される。この電位供給領域18は
チャネル領域17に対して電気的に接続される。これによ
り、チャネル領域17は、電位供給領域18を介して所定の
固定電位を供給する端子19に接続される。なお、ゲート
電極13は、ゲート酸化膜14を介して半導体層部12の側面
部のみに形成されればよく、必ずしも上面部に形成され
る必要はない。第１図に示される実施例においては、半
導体層部12の上面部にゲート電極13が形成されているの
は、後述するように、ソース、ドレイン領域の形成時に
行なわれる不純物イオン注入のマスクとしてゲート電極
を用いるためである。

また、第２図は、１つの半導体層12に複数個のSOI−MOS
トランジスタを構成した場合の外観斜視図である。第２
図を参照して、絶縁基板11上に形成された半導体層部12
には、３つのSOI−MOSトランジスタが形成されている。
この場合、ゲート電極13は、半導体層部12の側面部のみ
に絶縁膜（図示せず）を介して形成されている。チャネ
ル領域17は、ゲート電極13の形成される半導体層部12の
側部領域に規定される。このチャネル領域17を挾むよう
にして、ソース領域15とドレイン領域16とが形成されて
いる。このようにして、各SOI−MOSトランジスタは、半
導体層部12の側部表面に沿って構成されている。したが
って、この半導体層部12の基部に電位を供給するため
に、ソース、ドレインおよびチャネル領域以外の半導体
層部12の領域が電位供給領域18として活用され得る。こ
の電位供給領域18を介して端子19から各チャネル領域17
に固定電位が供給される。その結果、各MOSトランジス
タに対して個別の電位供給領域を設ける必要がなく、半
導体層部12の或る１つの領域から各チャネル領域17に固
定電位を供給することが可能となる。

第１図および第２図に示されるように、この発明のSOI
−MOSトランジスタのチャネル面は半導体層部の側面に
形成される。そのため、絶縁基板上に形成されるSOI−M
OSトランジスタの単位面積あたりの集積度が向上する。
また、各SOI−MOSトランジスタのチャネル長およびチャ
ネル幅と無関係に、半導体層の基部への電位供給領域が
設けられ得る。したがって、各トランジスタの微細化に
伴ってゲート長やゲート幅が減少させられたとしても、
付加的な導電領域を設けることなく、半導体層の基部へ
固定電位を供給することが可能になる。

第3A図は、この発明に従ったSOI−MOSトランジスタを用
いて構成される２段構成のCMOSインバータを示す平面図
である。第3B図は、第3A図に示されるCMOSインバータの
等価回路を示す回路図である。第3C図は、第3A図に示さ
れるCMOSインバータのうち、１段構成のゲイン特性を示
すグラフである。これらの図を参照して、この発明に従
ったSOI−MOSトランジスタから構成されるCMOSインバー
タについて説明する。

まず、第3A図、第3B図を参照して、絶縁層110の上に
は、ｐ型の半導体層部121とｎ型の半導体層部122とが形
成されている。ｐ型半導体層部121には、２つのｎ型MOS
トランジスタが形成されている。各ｎ型MOSトランジス
タは、それぞれ、ｐ型半導体層部121の一方の側面上に
ゲート酸化膜を介して形成されたゲート電極131、他方
の側面上にゲート酸化膜を介して形成されたゲート電極
132を有する。これらのゲート電極131,132のそれぞれの
両側には、ｐ型半導体層部121の側部領域にソース／ド
レイン領域としてn⁺領域が形成されている。一方、ｎ型
半導体層部122には、２つのｐ型MOSトランジスタが形成
されている。各ｐ型MOSトランジスタは、それぞれ、ｎ
型半導体層部122の一方の側面上にゲート酸化膜を介し
て形成されたゲート電極133、他方の側面上にゲート酸
化膜を介して形成されたゲート電極134を有する。これ
らのゲート電極133、134のそれぞれの両側には、ｎ型半
導体層部122の側部領域にソース／ドレイン領域としてP
⁺領域が形成されている。

２つのｎ型MOSトランジスタのソース領域は、コンタク
ト21a,22a介してグラウンド線191に接続されている。ま
た、ｐ型半導体層部121の基部領域は、コンタクト191a
を介してグラウンド線191に接続されている。これによ
り、ｎ型MOSトランジスタが形成されるｐ型半導体層部
の基部には、接地電位が供給される。一方、ｐ型MOSト
ランジスタのソース領域は、コンタクト23a,24bを介し
て電源線192に接続されている。また、ｎ型半導体層部1
22の基部領域は、コンタクト192aを介して電源線192に
接続されている。これにより、ｐ型MOSトランジスタが
形成されるｎ型半導体層部122の基部には、電源電位が
供給される。

ゲート電極131と134は、配線201の一部として形成され
る。配線201には入力端子201aが設けられる。また、ゲ
ート電極132と133は、配線202の一部として形成され
る。この配線202はコンタクト25を介して信号線203に接
続される。信号線203は、コンタクト21bを介してｎ型MO
Sトランジスタのドレイン領域と接続される。信号線203
は、コンタクト24aを介してｐ型MOSトランジスタのドレ
イン領域と接続される。他方のｎ型MOSトランジスタの
ドレイン領域と、他方のｐ型MOSトランジスタのドレイ
ン領域は、それぞれ、コンタクト22b,23aを介して出力
信号線204に接続される。出力信号線204には、出力端子
204aが設けられている。

この場合、一例として、配線201,202は、多結晶シリコ
ン層から形成される。信号線203,204とグラウンド線191
と電源線192は、金属層から形成される。

このようにして、２段構成のCMOSインバータが、SOI−M
OSトランジスタを用いて形成される。各半導体層部の基
部は、コンタクト191a,192aを介してそれぞれ、グラウ
ンド線191、電源線192に接続されるため、SOI−MOSトラ
ンジスタで問題とされる基板浮遊効果が抑制され得る。
特に、ｎ型MOSトランジスタにおいて問題となるキンク
効果が抑制され得る。その結果、インバータをアンプと
して使用する場合のゲイン特性が損なわれることはな
い。すなわち、第3C図に示されるように入力電圧V_inと
出力電圧V_outとの関係において、矢印で図示されるよう
にヒステリシス現象が観測されない。

次に、第3A図に示されるSOI−MOSトランジスタから構成
されたCMOSインバータの製造方法について説明する。第
4A図〜第4L図は、第3A図のIV−IV線に沿う断面を製造工
程順に示す部分断面図である。第5A図〜第5L図は、第3A
図のＶ−Ｖ線に沿う断面を製造工程順に示す部分断面図
である。これらの図を参照して、この発明に従ったCMOS
インバータの製造方法を工程順に詳細に説明する。

まず、第4A図、第5A図を参照して、シリコン基板100中
にO⁺イオンを200keV程度の加速電圧でイオン注入する。
このときの注入濃度は、２×10¹⁸／cm²程度である。そ
の後、温度1300℃程度で２時間、熱処理が施される。こ
のようにして、図示されるように、深さがｄ＝1000Åの
位置に、膜厚t_ox＝5000ÅのSiO₂からなる絶縁層110が形
成される。この方法は、SIMOX（separation by implant
ed oxygen）と呼ばれる。SIMOXとは、シリコン基板中に
酸素を高濃度イオン注入することにより、シリコン基板
中にSiO₂膜を形成して完全誘電体分離を行なう方法であ
る。

その後、シリコン単結晶層をエピタキシャル成長させ
る。このとき、不純物ガスとして、B₂H₆（ジボラン）を
用いてｐ型の不純物が、そのシリコン単結晶層中にドー
ピングされる。エピタキシャル気相成長の条件は、温度
950〜1000℃で、気圧760Torr、時間20分程度である。こ
のようにして、SiO₂からなる絶縁層110の上に膜厚ｔ＝
２μｍのｐ型シリコン層121aが形成される。

次に、第4B図、第5B図を参照して、異方性エッチング
（RIE:リアクティブイオンエッチング）を用いて、ｐ型
シリコン層が選択的に除去されることにより、半導体層
部121が形成される。このとき、用いられる反応ガス
は、CHF₃ガスとH₂ガスとの混合ガスである。

第4C図、第5C図に示すように、SiO₂層111aが、ｐ型シリ
コン層からなる半導体層部121上に減圧化学的気相薄膜
成長法（LPCVD法）を用いて、850℃の温度下で形成され
る。

第4D図、第5D図を参照して、レジスト26aが、SiO₂層111
aの上に塗布される。このレジスト26aの表面形状は平坦
化される。その後、エッチバク技術を用いて、レジスト
26aとSiO₂層111aとが、均一に、半導体層部121の表面が
露出されるまで除去される。エッチバック技術とは、レ
ジストと、SiO₂層等の絶縁層とのエッチング速度を同一
に設定して、反応性イオンエッチング等の異方性エッチ
ングによって、表面形状が平坦化されるエッチング技術
である。

このようにして、第4E図、第5E図に示すように、半導体
層部121の表面に対して平坦化されるようにSiO₂層111が
形成される。

第4F図、第5F図を参照して、フォトリソグラフィー等を
用いてパターニングされることにより、ゲート電極が形
成されるべき所定の箇所にゲート形成用穴131a,132aが
形成される。言い換えれば、ゲート電極が形成されるべ
き半導体層部121の側面が露出される。

第4G図、第5G図を参照して、シリコン酸化膜140が、半
導体層部121の表面上に熱酸化等により形成される。

その後、第4H図、第5H図を参照して、多結晶シリコン層
130が、ゲート形成用穴131a,132aを充填するように、全
面上に、化学的気相薄膜成長法（CVD法）を用いて形成
される。

第4I図、第5I図に示すように、多結晶シリコン層130と
シリコン酸化膜140とが、多結晶シリコン層130の上に形
成されたレジスト26bをマスクとして用いて、エッチン
グによって選択的に除去される。これにより、ゲート電
極131,132とゲート酸化膜141,142とが形成される。この
とき、ゲート電極とゲート酸化膜は、半導体層部の上面
部にも形成されている。これは、後の工程でソース／ド
レイン領域を形成する際に、ゲート電極をマスクとして
不純物イオンを注入するからである。すなわち、ソース
／ドレイン領域をセルフアライメントによって容易に形
成するために、ゲート電極が半導体層部の上面部に形成
される。なお、セルフアライメントによってソース／ド
レイン領域を形成せず、不純物イオン注入用の別のマス
クを用いる場合には、ゲート電極を半導体層部の上面部
に形成する必要はなく、側面部のみに形成すればよい。

第4J図、第5J図に示すように、レジスト26bが除去され
た後、新たなレジストが、形成されるべきソース／ドレ
イン領域以外の半導体層部121の表面上に選択的に形成
される。このようにして、レジスト26c,26dが形成され
る。

第4K図、第5K図に示すように、レジスト26c,26dをマス
クとして用いて、砒素イオンが、高エネルギイオン注入
法を用いて矢印で示す方向に注入される。このときのイ
オン注入条件は、加速電圧1MeV、注入濃度10¹⁵／cm²で
ある。その後、温度950℃において１時間の熱処理が施
されることにより、ｎ型の不純物拡散領域が、半導体層
部121内に、半導体層部121と絶縁層110との界面まで到
達するように形成される。

このようにして、第4L図、第5L図に示すように、n⁺領域
としてのソース領域151とドレイン領域161とが形成され
る。ソース領域151とドレイン領域161との間には、チャ
ネル領域171が規定される。その後、全面上に、SiO₂等
からなる層間絶縁膜27が堆積される。コンタクト孔191
a,21a,21bが半導体層部121の表面に達するように、層間
絶縁膜27に開口される。これらのコンタクト孔191a,21
a,21bを介して、それぞれ、グラウンド線191、信号線20
3等の配線層が、半導体層部121の所定の領域に電気的に
接続するように形成される。このとき、第4L図に示すよ
うに、半導体層部121の基部に固定電位を供給するため
のグラウンド線191は、ソース、ドレインおよびチャネ
ル領域以外の半導体層部の領域に適宜、設けられたコン
タクト孔191aを介して接続される。

このようにして、第3A図に示されるCMOSインバータが形
成される。

なお、上記実施例では、２段構成のインバータを示して
いるが、本発明に従ったSOI−MOSトランジスタを用いて
構成されるインバータはこれに限定されることはない。

［発明の効果］ 以上のように、この発明によれば、チャネル面を半導体
層部の側面に設けているので、単位チップ面積あたりの
SOI−MOSトランジスタの集積度の向上を図ることができ
る。また、半導体層の基部領域に電位を供給するため
に、チャネル長やチャネル幅の設定に影響を与えること
なく、電位供給領域を設けることができる。さらに、半
導体層内に複数個のSOI−MOSトランジスタを形成した場
合、共通の基部電位供給領域が、付加的な導電領域を設
けることなく容易に確保され得る。

また、この発明のもう１つの局面に従った半導体装置に
よれば、SOI−MOSトランジスタから構成されるCMOSイン
バータは、改善されたゲイン特性を有する。

【図面の簡単な説明】

第１図は、この発明に従ったSOI−MOSトランジスタを示
す外観斜視図である。 第２図は、この発明に従ったSOI−MOSトランジスタを複
数個、１つの半導体層部に形成した場合の外観斜視図で
ある。 第3A図は、この発明に従ったSOI−MOSトランジスタから
構成されるCMOSインバータを示す平面図である。 第3B図は、第3A図に示されたCMOSインバータの等価回路
を示す回路図である。 第3C図は、この発明のCMOSインバータによって得られる
ゲイン特性を示すグラフである。 第4A図、第4B図、第4C図、第4D図、第4E図、第4F図、第
4G図、第4H図、第4I図、第4J図、第4K図、第4L図は、第
3A図のIV−IV線に沿う断面を製造工程順に示す部分断面
図である。 第5A図、第5B図、第5C図、第5D図、第5E図、第5F図、第
5G図、第5H図、第5I図、第5J図、第5K図、第5L図は、第
3A図のＶ−Ｖ線に沿う断面を製造工程順に示す部分断面
図である。 第６図は、従来のバルクMOSトランジスタを示す部分断
面図である。 第７図は、従来のSOI−MOSトランジスタを示す部分断面
図である。 第８図は、従来のSOI−MOSトランジスタにおけるドレイ
ン電流対ドレイン・ソース電圧特性を示すグラフであ
る。 第９図は、従来の改善されたSOI−MOSトランジスタを示
す平面図である。 第10図は、第９図のＸ−Ｘ線に沿う断面図である。 第11図は、従来のもう１つの改善されたSOI−MOSトラン
ジスタを示す平面図である。 第12図は、従来のさらに別の改善されたSOI−MOSトラン
ジスタを示す平面図である。 第13図は、従来のSOI−MOSトランジスタから構成される
CMOSインバータを示す外観斜視図である。 第14図は、１段構成のCMOSインバータを示す回路図であ
る。 第15図は、従来のSOI−MOSトランジスタから構成される
CMOSインバータのゲイン特性を示すグラフである。 図において、11は絶縁基板、12は半導体層部、13はゲー
ト電極、14はゲート酸化膜、15はソース領域、16はドレ
イン領域、17はチャネル領域、18は電位供給領域であ
る。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】絶縁基板上に形成された半導体層内にソー
   ス、ドレインおよびチャネル領域を有する電界効果型ト
   ランジスタであって、 主表面を有する絶縁基板と、 前記絶縁基板の主表面上に形成され、側部表面を有し、
   その周囲が絶縁された第１導電型の半導体層と、 前記側部表面の一部をチャネル面とするチャネル領域を
   規定するように、前記半導体層内に互いに間隔を隔てて
   形成された第２導電型のソースおよびドレイン領域と、 前記チャネル面に沿って絶縁膜を介して形成されたゲー
   ト電極とを備え、 前記チャネル、ソースおよびドレイン領域以外の前記半
   導体層の領域は、その半導体層への電位供給領域を有す
   る、電界効果型トランジスタ。
2. 【請求項２】絶縁基板上に形成された半導体層内にソー
   ス、ドレインおよびチャネル領域を有する電界効果型ト
   ランジスタを備えた半導体装置であって、 主表面を有する絶縁基板と、 前記絶縁基板の主表面上に形成され、側部表面を有し、
   その周囲が絶縁された第１導電型の第１半導体層と、 前記第１半導体層と互いに絶縁されて前記絶縁基板の主
   表面上に形成され、側部表面を有し、その周囲が絶縁さ
   れた第２導電型の第２半導体層と、 前記第１半導体層の側部表面の一部をチャネル面とする
   第１のチャネル領域を規定するように、前記第１半導体
   層内に互いに間隔を隔てて形成された第２導電型の第１
   のソースおよびドレイン領域と、 前記第１のチャネル領域のチャネル面に沿って絶縁膜を
   介して形成された第１のゲート電極と、 前記第２半導体層の側部表面の一部をチャネル面とする
   第２のチャネル領域を規定するように、前記第２半導体
   層内に互いに間隔を隔てて形成された第１導電型の第２
   のソースおよびドレイン領域と、 前記第２のチャネル領域のチャネル面に沿って絶縁膜を
   介して形成された第２のゲート電極とを備え、 前記第１のゲート電極と前記第１のソースおよびドレイ
   ン領域とによって第１の電界効果型トランジスタが構成
   され、前記第２のゲート電極と前記第２のソースおよび
   ドレイン領域とによって第２の電界効果型トランジスタ
   が構成され、 前記第１のチャネル、ソースおよびドレイン領域以外の
   前記第１半導体層の領域と、前記第２のチャネル、ソー
   スおよびドレイン領域以外の前記第２半導体層の領域と
   が、それぞれ、各半導体層への電位供給領域を有してお
   り、 前記第１のゲート電極と前記第２のゲート電極とが相互
   に接続され、前記第１のドレイン領域と前記第２のドレ
   イン領域とが相互に接続されている、半導体装置。