JPH06103214A - データ転送方式 - Google Patents
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- JPH06103214A JPH06103214A JP24844592A JP24844592A JPH06103214A JP H06103214 A JPH06103214 A JP H06103214A JP 24844592 A JP24844592 A JP 24844592A JP 24844592 A JP24844592 A JP 24844592A JP H06103214 A JPH06103214 A JP H06103214A
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Abstract
(57)【要約】
【目的】 主記憶装置と複数の入出力装置との間で、ダ
イレクトメモリアクセス形式のデータ転送を実行する情
報処理装置におけるデータ転送方式に関し、任意数の入
出力制御装置のデータ転送を制御可能とすることを目的
とする。 【構成】 任意の入出力制御装置３００に、主記憶装置
２００との間のデータ転送要求が生起した場合に、デー
タ転送を制御する為に使用するチャネルをチャネルの中
から選定して割付けるデータ転送チャネル割付手段１０
０を設ける様に構成する。
イレクトメモリアクセス形式のデータ転送を実行する情
報処理装置におけるデータ転送方式に関し、任意数の入
出力制御装置のデータ転送を制御可能とすることを目的
とする。 【構成】 任意の入出力制御装置３００に、主記憶装置
２００との間のデータ転送要求が生起した場合に、デー
タ転送を制御する為に使用するチャネルをチャネルの中
から選定して割付けるデータ転送チャネル割付手段１０
０を設ける様に構成する。
Description
【０００１】
【産業上の利用分野】本発明は、主記憶装置と複数の入
出力装置との間で、ダイレクトメモリアクセス形式のデ
ータ転送を実行する情報処理装置におけるデータ転送方
式に関する。
出力装置との間で、ダイレクトメモリアクセス形式のデ
ータ転送を実行する情報処理装置におけるデータ転送方
式に関する。
【０００２】
【従来の技術】図５は従来ある情報処理装置の一例を示
す図である。図５において、１は中央制御装置（Ｃ
Ｃ）、２は主記憶装置（ＭＭ）、３は複数の入出力制御
装置（ＩＯ）〔個々の入出力制御装置（ＩＯ）を３Y と
称する（但しｘは１、２、……、ｍ）〕、４はバス、５
はＤＭＡ制御装置（ＤＭＡＣ）、６はＤＭＡコマンド制
御部（ＣＭＣ）である。
す図である。図５において、１は中央制御装置（Ｃ
Ｃ）、２は主記憶装置（ＭＭ）、３は複数の入出力制御
装置（ＩＯ）〔個々の入出力制御装置（ＩＯ）を３Y と
称する（但しｘは１、２、……、ｍ）〕、４はバス、５
はＤＭＡ制御装置（ＤＭＡＣ）、６はＤＭＡコマンド制
御部（ＣＭＣ）である。
【０００３】ＤＭＡ制御装置（ＤＭＡＣ）５およびＤＭ
Ａコマンド制御部（ＣＭＣ）６は、中央制御装置（Ｃ
Ｃ）１からの指令に基づき、主記憶装置（ＭＭ）２と任
意の入出力制御装置（ＩＯ）３Y との間でバス４を経由
するデータ転送を、ダイレクトメモリアクセス（以後Ｄ
ＭＡと略称する）形式で制御する。
Ａコマンド制御部（ＣＭＣ）６は、中央制御装置（Ｃ
Ｃ）１からの指令に基づき、主記憶装置（ＭＭ）２と任
意の入出力制御装置（ＩＯ）３Y との間でバス４を経由
するデータ転送を、ダイレクトメモリアクセス（以後Ｄ
ＭＡと略称する）形式で制御する。
【０００４】ＤＭＡ制御装置（ＤＭＡＣ）５は、ＤＭＡ
転送を制御する為に（ｍ）組のチャネル（ＣＨ）を具備
しており、制御対象とする入出力制御装置（ＩＯ）３
を、各チャネル（ＣＨ）に一対一に割付けている。
転送を制御する為に（ｍ）組のチャネル（ＣＨ）を具備
しており、制御対象とする入出力制御装置（ＩＯ）３
を、各チャネル（ＣＨ）に一対一に割付けている。
【０００５】中央制御装置（ＣＣ）１が、主記憶装置
（ＭＭ）２と任意の入出力制御装置（ＩＯ）３Y との間
でデータ転送を実行させる場合には、ＤＭＡ制御装置
（ＤＭＡＣ）５およびＤＭＡコマンド制御部（ＣＭＣ）
６がデータ転送を制御する為に必要となる転送制御情報
（ＤY ）を、ＤＭＡ制御装置（ＤＭＡＣ）５内にチャネ
ル（ＣＨY ）に対応して設けられている図示されぬレジ
スタ（ＲＥＧY ）に設定した後、入出力制御装置（Ｉ
Ｏ）３Y からＤＭＡ制御装置（ＤＭＡＣ）５に対して転
送要求信号（ｒｑY ）を転送させる。
（ＭＭ）２と任意の入出力制御装置（ＩＯ）３Y との間
でデータ転送を実行させる場合には、ＤＭＡ制御装置
（ＤＭＡＣ）５およびＤＭＡコマンド制御部（ＣＭＣ）
６がデータ転送を制御する為に必要となる転送制御情報
（ＤY ）を、ＤＭＡ制御装置（ＤＭＡＣ）５内にチャネ
ル（ＣＨY ）に対応して設けられている図示されぬレジ
スタ（ＲＥＧY ）に設定した後、入出力制御装置（Ｉ
Ｏ）３Y からＤＭＡ制御装置（ＤＭＡＣ）５に対して転
送要求信号（ｒｑY ）を転送させる。
【０００６】ＤＭＡ制御装置（ＤＭＡＣ）５は、入出力
制御装置（ＩＯ）３Y から転送される転送要求信号（ｒ
ｑY ）を、他の入出力制御装置（ＩＯ）３からの転送要
求信号（ｒｑ）と競合制御の結果、入出力制御装置（Ｉ
Ｏ）３Y からの転送要求信号（ｒｑY ）に基づくデータ
転送を実行することに決定すると、入出力制御装置（Ｉ
Ｏ）３Y に割付けているチャネル（ＣＨY ）を経由して
入出力制御装置（ＩＯ）３Y に所要の制御情報を伝達す
ると共に、ＤＭＡコマンド制御部（ＣＭＣ）６を介して
主記憶装置（ＭＭ）２に所要のコマンドを伝達すること
により、主記憶装置（ＭＭ）２と入出力制御装置（Ｉ
Ｏ）３Y との間の、バス４を経由するデータ転送を実行
させる。
制御装置（ＩＯ）３Y から転送される転送要求信号（ｒ
ｑY ）を、他の入出力制御装置（ＩＯ）３からの転送要
求信号（ｒｑ）と競合制御の結果、入出力制御装置（Ｉ
Ｏ）３Y からの転送要求信号（ｒｑY ）に基づくデータ
転送を実行することに決定すると、入出力制御装置（Ｉ
Ｏ）３Y に割付けているチャネル（ＣＨY ）を経由して
入出力制御装置（ＩＯ）３Y に所要の制御情報を伝達す
ると共に、ＤＭＡコマンド制御部（ＣＭＣ）６を介して
主記憶装置（ＭＭ）２に所要のコマンドを伝達すること
により、主記憶装置（ＭＭ）２と入出力制御装置（Ｉ
Ｏ）３Y との間の、バス４を経由するデータ転送を実行
させる。
【０００７】
【発明が解決しようとする課題】以上の説明から明らか
な如く、従来ある情報処理装置においては、ＤＭＡ制御
装置（ＤＭＡＣ）５は、予め具備するｍ組のチャネル
（ＣＨ）にそれぞれ入出力制御装置（ＩＯ）３を割付
け、各チャネル（ＣＨ）を経由して対応する入出力制御
装置（ＩＯ）３のデータ転送を制御していた為、チャネ
ル数（ｍ）以上の入出力制御装置（ＩＯ）３のデータ転
送を制御することは不可能であり、制御可能な入出力制
御装置（ＩＯ）３の台数が限定されると言う問題があっ
た。
な如く、従来ある情報処理装置においては、ＤＭＡ制御
装置（ＤＭＡＣ）５は、予め具備するｍ組のチャネル
（ＣＨ）にそれぞれ入出力制御装置（ＩＯ）３を割付
け、各チャネル（ＣＨ）を経由して対応する入出力制御
装置（ＩＯ）３のデータ転送を制御していた為、チャネ
ル数（ｍ）以上の入出力制御装置（ＩＯ）３のデータ転
送を制御することは不可能であり、制御可能な入出力制
御装置（ＩＯ）３の台数が限定されると言う問題があっ
た。
【０００８】本発明は、任意数の入出力制御装置のデー
タ転送を制御可能とすることを目的とする。
タ転送を制御可能とすることを目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の原理を示
す図である。図１において、２００は主記憶装置、３０
０は複数の入出力制御装置である。
す図である。図１において、２００は主記憶装置、３０
０は複数の入出力制御装置である。
【００１０】１００は、本発明により設けられたデータ
転送チャネル割付手段である。
転送チャネル割付手段である。
【００１１】
【作用】本発明の対象となる情報処理装置は、主記憶装
置２００と、複数の入出力制御装置３００との間で、ダ
イレクトメモリアクセス形式のデータ転送を、予め定め
られた数のチャネルを経由して実行する。
置２００と、複数の入出力制御装置３００との間で、ダ
イレクトメモリアクセス形式のデータ転送を、予め定め
られた数のチャネルを経由して実行する。
【００１２】データ転送チャネル割付手段１００は、任
意の入出力制御装置３００に、主記憶装置２００との間
のデータ転送要求が生起した場合に、データ転送を制御
する為に使用するチャネルをチャネルの中から選定して
割付ける。
意の入出力制御装置３００に、主記憶装置２００との間
のデータ転送要求が生起した場合に、データ転送を制御
する為に使用するチャネルをチャネルの中から選定して
割付ける。
【００１３】従って、任意台数の入出力制御装置が、予
め準備されている所定数のチャネルの中から割付けられ
たチャネルを経由してデータ転送を制御されることとな
り、制御される入出力制御装置数がチャネル数に限定さ
れ無くなり、当該情報処理装置の融通性が大幅に向上す
る。
め準備されている所定数のチャネルの中から割付けられ
たチャネルを経由してデータ転送を制御されることとな
り、制御される入出力制御装置数がチャネル数に限定さ
れ無くなり、当該情報処理装置の融通性が大幅に向上す
る。
【００１４】
【実施例】以下、本発明の一実施例を図面により説明す
る。図２は本発明の一実施例による情報処理装置を示す
図であり、図３は図２におけるデータ転送過程の一例を
示す図であり、図４は図３における空きチャネル割付処
理の一例を示す図である。なお、全図を通じて同一符号
は同一対象物を示す。
る。図２は本発明の一実施例による情報処理装置を示す
図であり、図３は図２におけるデータ転送過程の一例を
示す図であり、図４は図３における空きチャネル割付処
理の一例を示す図である。なお、全図を通じて同一符号
は同一対象物を示す。
【００１５】図２においては、図１における主記憶装置
２００として主記憶装置（ＭＭ）２が示され、また図１
における複数の入出力制御装置３００として、ｎ組の入
出力制御装置（ＩＯ）３〔個々の入出力制御装置（Ｉ
Ｏ）を３X と称する（但しｘは１乃至ｎ）〕が示され、
更に図１におけるデータ転送チャネル割付手段１００と
して割付制御回路７および割付回路８が設けられてい
る。
２００として主記憶装置（ＭＭ）２が示され、また図１
における複数の入出力制御装置３００として、ｎ組の入
出力制御装置（ＩＯ）３〔個々の入出力制御装置（Ｉ
Ｏ）を３X と称する（但しｘは１乃至ｎ）〕が示され、
更に図１におけるデータ転送チャネル割付手段１００と
して割付制御回路７および割付回路８が設けられてい
る。
【００１６】なお入出力制御装置（ＩＯ）３の台数
（ｎ）は、ＤＭＡ制御装置（ＤＭＡＣ）５が保有するチ
ャネル数（ｍ）と一致する必要は無く、条件ｎ＞ｍが成
立しても支障は無い。
（ｎ）は、ＤＭＡ制御装置（ＤＭＡＣ）５が保有するチ
ャネル数（ｍ）と一致する必要は無く、条件ｎ＞ｍが成
立しても支障は無い。
【００１７】割付制御回路７は、ｎ組の入出力制御装置
（ＩＯ）３に共通に一組設けられ、また割付回路８は、
各入出力制御装置（ＩＯ）３に対応して一組宛設けられ
ている。
（ＩＯ）３に共通に一組設けられ、また割付回路８は、
各入出力制御装置（ＩＯ）３に対応して一組宛設けられ
ている。
【００１８】割付制御回路７は、それぞれ一組のプロセ
ッサ（ＭＰＵ）７１、読出専用メモリ（ＲＯＭ）７２、
書込読出メモリ（ＲＡＭ）７３、チャネル使用レジスタ
（ＣＨＲ）７４、転送要求レジスタ（ＲＱＲ）７６およ
び転送要求信号生成部（ＩＲＱＧ）７７と、ｎ組の転送
制御情報レジスタ（ＤＣＲ）７５とから構成されてい
る。
ッサ（ＭＰＵ）７１、読出専用メモリ（ＲＯＭ）７２、
書込読出メモリ（ＲＡＭ）７３、チャネル使用レジスタ
（ＣＨＲ）７４、転送要求レジスタ（ＲＱＲ）７６およ
び転送要求信号生成部（ＩＲＱＧ）７７と、ｎ組の転送
制御情報レジスタ（ＤＣＲ）７５とから構成されてい
る。
【００１９】チャネル使用レジスタ（ＣＨＲ）７４は、
ＤＭＡ制御装置（ＤＭＡＣ）５が保有するｍ組のチャネ
ル（ＣＨ1 ）乃至（ＣＨm ）に対応するｍ個のチャネル
ビットから構成され、各チャネルビットは対応するチャ
ネル（ＣＨ）が未使用の場合には論理“０”に設定さ
れ、対応するチャネル（ＣＨ）が使用中の場合には論理
“１”に設定される。
ＤＭＡ制御装置（ＤＭＡＣ）５が保有するｍ組のチャネ
ル（ＣＨ1 ）乃至（ＣＨm ）に対応するｍ個のチャネル
ビットから構成され、各チャネルビットは対応するチャ
ネル（ＣＨ）が未使用の場合には論理“０”に設定さ
れ、対応するチャネル（ＣＨ）が使用中の場合には論理
“１”に設定される。
【００２０】また各転送制御情報レジスタ（ＤＣＲ）７
５は、それぞれ入出力制御装置（ＩＯ）３に一対一に対
応して設けられている。各割付回路８は、それぞれ割付
チャネルレジスタ（ＩＯＲ）８１およびセレクタ（ＳＥ
Ｌ）８２から構成されている。
５は、それぞれ入出力制御装置（ＩＯ）３に一対一に対
応して設けられている。各割付回路８は、それぞれ割付
チャネルレジスタ（ＩＯＲ）８１およびセレクタ（ＳＥ
Ｌ）８２から構成されている。
【００２１】割付チャネルレジスタ（ＩＯＲ）８１は、
それぞれＤＭＡ制御装置（ＤＭＡＣ）５が保有するｍ組
のチャネル（ＣＨ1 ）乃至（ＣＨm ）に対応するｍ個の
チャネルビットと、一個のゲートビットとの、合計（ｍ
＋１）ビットから構成されており、プロセッサ（ＭＰ
Ｕ）７１から任意の割付回路８X 内の割付チャネルレジ
スタ（ＩＯＲ）８１X の、ゲートビットとチャネル（Ｃ
ＨY ）に対応するチャネルビットとが論理“１”に設定
されると、セレクタ（ＳＥＬ）８２X は、対応する入出
力制御装置（ＩＯ）３X を、ＤＭＡ制御装置（ＤＭＡ
Ｃ）５のチャネル（ＣＨY ）に接続する。
それぞれＤＭＡ制御装置（ＤＭＡＣ）５が保有するｍ組
のチャネル（ＣＨ1 ）乃至（ＣＨm ）に対応するｍ個の
チャネルビットと、一個のゲートビットとの、合計（ｍ
＋１）ビットから構成されており、プロセッサ（ＭＰ
Ｕ）７１から任意の割付回路８X 内の割付チャネルレジ
スタ（ＩＯＲ）８１X の、ゲートビットとチャネル（Ｃ
ＨY ）に対応するチャネルビットとが論理“１”に設定
されると、セレクタ（ＳＥＬ）８２X は、対応する入出
力制御装置（ＩＯ）３X を、ＤＭＡ制御装置（ＤＭＡ
Ｃ）５のチャネル（ＣＨY ）に接続する。
【００２２】図２乃至図４において、中央制御装置（Ｃ
Ｃ）１が、主記憶装置（ＭＭ）２と任意の入出力制御装
置（ＩＯ）３X との間に、ＤＭＡ形式によるデータ転送
要求が生起したと判定すると、中央制御装置（ＣＣ）１
は、割付制御回路７内に設けられている入出力制御装置
（ＩＯ）３X に対応する転送制御情報レジスタ（ＤＣ
Ｒ）７５X に、転送制御情報（ＤX ）を設定した後（図
３ステップＳ１）、入出力制御装置（ＩＯ）３X に対し
てデータ転送を指示する（ステップＳ２）。
Ｃ）１が、主記憶装置（ＭＭ）２と任意の入出力制御装
置（ＩＯ）３X との間に、ＤＭＡ形式によるデータ転送
要求が生起したと判定すると、中央制御装置（ＣＣ）１
は、割付制御回路７内に設けられている入出力制御装置
（ＩＯ）３X に対応する転送制御情報レジスタ（ＤＣ
Ｒ）７５X に、転送制御情報（ＤX ）を設定した後（図
３ステップＳ１）、入出力制御装置（ＩＯ）３X に対し
てデータ転送を指示する（ステップＳ２）。
【００２３】入出力制御装置（ＩＯ）３X は、中央制御
装置（ＣＣ）１からデータ転送を指示されると、割付制
御回路７内の転送要求レジスタ（ＲＱＲ）７６に伝達す
る転送要求信号（ｒｑX ）を、論理“１”に設定する
（ステップＳ３）。
装置（ＣＣ）１からデータ転送を指示されると、割付制
御回路７内の転送要求レジスタ（ＲＱＲ）７６に伝達す
る転送要求信号（ｒｑX ）を、論理“１”に設定する
（ステップＳ３）。
【００２４】転送要求レジスタ（ＲＱＲ）７６は、それ
ぞれ入出力制御装置（ＩＯ）３に対応するｎビットから
構成され、各入出力制御装置（ＩＯ）３から伝達される
転送要求信号（ｒｑ）を蓄積する。
ぞれ入出力制御装置（ＩＯ）３に対応するｎビットから
構成され、各入出力制御装置（ＩＯ）３から伝達される
転送要求信号（ｒｑ）を蓄積する。
【００２５】割付制御回路７は、入出力制御装置（Ｉ
Ｏ）３X から伝達される転送要求信号（ｒｑX ）が論理
“１”に設定されたことを検出すると、図４に示される
如き過程で、ＤＭＡ制御装置（ＤＭＡＣ）５が保有する
ｍ組のチャネル（ＣＨ）の中から空きチャネル（Ｃ
ＨY ）を選択して入出力制御装置（ＩＯ）３X に割付け
る（ステップＳ４）。
Ｏ）３X から伝達される転送要求信号（ｒｑX ）が論理
“１”に設定されたことを検出すると、図４に示される
如き過程で、ＤＭＡ制御装置（ＤＭＡＣ）５が保有する
ｍ組のチャネル（ＣＨ）の中から空きチャネル（Ｃ
ＨY ）を選択して入出力制御装置（ＩＯ）３X に割付け
る（ステップＳ４）。
【００２６】割付制御回路７においては、転送要求レジ
スタ（ＲＱＲ）７６に蓄積される任意ビットが論理
“１”に設定されると、転送要求信号（ｉｒｑ）を生成
し、プロセッサ（ＭＰＵ）７１に伝達する。
スタ（ＲＱＲ）７６に蓄積される任意ビットが論理
“１”に設定されると、転送要求信号（ｉｒｑ）を生成
し、プロセッサ（ＭＰＵ）７１に伝達する。
【００２７】プロセッサ（ＭＰＵ）７１は、転送要求信
号生成部（ＩＲＱＧ）７７から転送要求信号（ｉｒｑ）
が伝達されると（図４ステップＳ４０１）、転送要求信
号（ｉｒｑ）をマスクし（ステップＳ４０２）、転送要
求レジスタ（ＲＱＲ）７６に蓄積されている各転送要求
信号（ｒｑ1 ）乃至（ｒｑn ）を抽出し（ステップＳ４
０３）、論理“１”に設定されている転送要求信号（ｒ
ｑX ）を検出し、転送対象入出力制御装置（ＩＯ）３X
を識別する。
号生成部（ＩＲＱＧ）７７から転送要求信号（ｉｒｑ）
が伝達されると（図４ステップＳ４０１）、転送要求信
号（ｉｒｑ）をマスクし（ステップＳ４０２）、転送要
求レジスタ（ＲＱＲ）７６に蓄積されている各転送要求
信号（ｒｑ1 ）乃至（ｒｑn ）を抽出し（ステップＳ４
０３）、論理“１”に設定されている転送要求信号（ｒ
ｑX ）を検出し、転送対象入出力制御装置（ＩＯ）３X
を識別する。
【００２８】次にプロセッサ（ＭＰＵ）７１は、チャネ
ル使用レジスタ（ＣＨＲ）７４に蓄積されるｍ個のチャ
ネルビットを抽出し（ステップＳ４０４）、全チャネル
ビットが論理“１”に設定されている場合には（ステッ
プＳ４０５）、ＤＭＡ制御装置（ＤＭＡＣ）５が保有す
るｍ組のチャネル（ＣＨ1 ）乃至（ＣＨm ）が総て使用
中と判定し、任意のチャネル（ＣＨY ）が空き状態とな
る迄待機するが、論理“０”に設定されたチャネルビッ
トが一個以上存在する場合には、論理“０”に設定され
ているチャネルビットの中から一ビットを選択し、対応
するチャネル（ＣＨY ）を捕捉し（ステップＳ４０
６）、入出力制御装置（ＩＯ）３X に割付ける。
ル使用レジスタ（ＣＨＲ）７４に蓄積されるｍ個のチャ
ネルビットを抽出し（ステップＳ４０４）、全チャネル
ビットが論理“１”に設定されている場合には（ステッ
プＳ４０５）、ＤＭＡ制御装置（ＤＭＡＣ）５が保有す
るｍ組のチャネル（ＣＨ1 ）乃至（ＣＨm ）が総て使用
中と判定し、任意のチャネル（ＣＨY ）が空き状態とな
る迄待機するが、論理“０”に設定されたチャネルビッ
トが一個以上存在する場合には、論理“０”に設定され
ているチャネルビットの中から一ビットを選択し、対応
するチャネル（ＣＨY ）を捕捉し（ステップＳ４０
６）、入出力制御装置（ＩＯ）３X に割付ける。
【００２９】次にプロセッサ（ＭＰＵ）７１は、入出力
制御装置（ＩＯ）３X に対応する転送制御情報レジスタ
（ＤＣＲ）７５X から、蓄積済の転送制御情報（ＤX ）
を抽出し、ＤＭＡ制御装置（ＤＭＡＣ）５内にチャネル
（ＣＨY ）に対応して設けられている図示されぬレジス
タ（ＲＥＧY ）に転送・蓄積する（ステップＳ４０７，
Ｓ４０８）。
制御装置（ＩＯ）３X に対応する転送制御情報レジスタ
（ＤＣＲ）７５X から、蓄積済の転送制御情報（ＤX ）
を抽出し、ＤＭＡ制御装置（ＤＭＡＣ）５内にチャネル
（ＣＨY ）に対応して設けられている図示されぬレジス
タ（ＲＥＧY ）に転送・蓄積する（ステップＳ４０７，
Ｓ４０８）。
【００３０】次にプロセッサ（ＭＰＵ）７１は、入出力
制御装置（ＩＯ）３X に対応する割付回路８X 内に設け
られている割付チャネルレジスタ（ＩＯＲ）８１X の、
ゲートビットと、チャネル（ＣＨY ）に対応するチャネ
ルビットとに論理“１”を設定し、その他のチャネルビ
ットに論理“０”を設定すると（ステップＳ４０９）、
セレクタ（ＳＥＬ）８２X は対応する入出力制御装置
（ＩＯ）３X を、ＤＭＡ制御装置（ＤＭＡＣ）５のチャ
ネル（ＣＨY ）に接続する。
制御装置（ＩＯ）３X に対応する割付回路８X 内に設け
られている割付チャネルレジスタ（ＩＯＲ）８１X の、
ゲートビットと、チャネル（ＣＨY ）に対応するチャネ
ルビットとに論理“１”を設定し、その他のチャネルビ
ットに論理“０”を設定すると（ステップＳ４０９）、
セレクタ（ＳＥＬ）８２X は対応する入出力制御装置
（ＩＯ）３X を、ＤＭＡ制御装置（ＤＭＡＣ）５のチャ
ネル（ＣＨY ）に接続する。
【００３１】以後ＤＭＡ制御装置（ＤＭＡＣ）５は、チ
ャネル（ＣＨY ）およびセレクタ（ＳＥＬ）８２X を経
由して入出力制御装置（ＩＯ）３X に所要の制御情報を
伝達すると共に、ＤＭＡコマンド制御部（ＣＭＣ）６を
介して主記憶装置（ＭＭ）２に所要のコマンドを伝達す
ることにより、主記憶装置（ＭＭ）２と入出力制御装置
（ＩＯ）３X との間の、バス４を経由するデータ転送を
実行させる（図３ステップＳ４および図４ステップＳ４
１０）。
ャネル（ＣＨY ）およびセレクタ（ＳＥＬ）８２X を経
由して入出力制御装置（ＩＯ）３X に所要の制御情報を
伝達すると共に、ＤＭＡコマンド制御部（ＣＭＣ）６を
介して主記憶装置（ＭＭ）２に所要のコマンドを伝達す
ることにより、主記憶装置（ＭＭ）２と入出力制御装置
（ＩＯ）３X との間の、バス４を経由するデータ転送を
実行させる（図３ステップＳ４および図４ステップＳ４
１０）。
【００３２】やがてＤＭＡ制御装置（ＤＭＡＣ）５が、
主記憶装置（ＭＭ）２と入出力制御装置（ＩＯ）３X と
の間のデータ転送の制御を終了すると、プロセッサ（Ｍ
ＰＵ）７１に対してデータ転送の終了を通知する。
主記憶装置（ＭＭ）２と入出力制御装置（ＩＯ）３X と
の間のデータ転送の制御を終了すると、プロセッサ（Ｍ
ＰＵ）７１に対してデータ転送の終了を通知する。
【００３３】プロセッサ（ＭＰＵ）７１は、ＤＭＡ制御
装置（ＤＭＡＣ）５からデータ転送の終了通知を受信す
ると（図４ステップＳ４１１）、転送要求レジスタ（Ｒ
ＱＲ）７６内の論理“１”に設定済の転送要求信号（ｒ
ｑX ）を論理“０”に設定変更し（ステップＳ４１
２）、またチャネル使用レジスタ（ＣＨＲ）７４内のチ
ャネル（ＣＨY ）に対応するチャネルビットを論理
“１”から論理“０”に設定変更してチャネル（Ｃ
ＨY ）を解放した後（ステップＳ４１３）、割付回路８
X 内の割付チャネルレジスタ（ＩＯＲ）８１X のゲート
ビットのみを論理“１”から論理“０”に設定変更する
（ステップＳ４１４）。
装置（ＤＭＡＣ）５からデータ転送の終了通知を受信す
ると（図４ステップＳ４１１）、転送要求レジスタ（Ｒ
ＱＲ）７６内の論理“１”に設定済の転送要求信号（ｒ
ｑX ）を論理“０”に設定変更し（ステップＳ４１
２）、またチャネル使用レジスタ（ＣＨＲ）７４内のチ
ャネル（ＣＨY ）に対応するチャネルビットを論理
“１”から論理“０”に設定変更してチャネル（Ｃ
ＨY ）を解放した後（ステップＳ４１３）、割付回路８
X 内の割付チャネルレジスタ（ＩＯＲ）８１X のゲート
ビットのみを論理“１”から論理“０”に設定変更する
（ステップＳ４１４）。
【００３４】割付チャネルレジスタ（ＩＯＲ）８１X の
ゲートビットが論理“０”に設定変更されると、セレク
タ（ＳＥＬ）８２X はＤＭＡ制御装置（ＤＭＡＣ）５の
チャネル（ＣＨY ）と、入出力制御装置（ＩＯ）３X と
の接続を解放する。
ゲートビットが論理“０”に設定変更されると、セレク
タ（ＳＥＬ）８２X はＤＭＡ制御装置（ＤＭＡＣ）５の
チャネル（ＣＨY ）と、入出力制御装置（ＩＯ）３X と
の接続を解放する。
【００３５】以上の説明から明らかな如く、本実施例に
よれば、ＤＭＡ制御装置（ＤＭＡＣ）５が保有するチャ
ネル数（ｍ）以上のｎ組の入出力制御装置（ＩＯ）３1
乃至３n 内の、任意の入出力制御装置（ＩＯ）３X と主
記憶装置（ＭＭ）２との間に、ＤＭＡ形式のデータ転送
要求が発生すると、割付制御回路７がｍ組のチャネル
（ＣＨ1 ）乃至（ＣＨm ）の中から任意の空きチャネル
（ＣＨY ）を選択して入出力制御装置（ＩＯ）３X に割
付け、以後ＤＭＡ制御装置（ＤＭＡＣ）５は割付けられ
たチャネル（ＣＨY ）および割付回路８X を経由して、
入出力制御装置（ＩＯ）３X と主記憶装置（ＭＭ）２と
の間のデータ転送をＤＭＡ形式で制御する為、入出力制
御装置（ＩＯ）３の台数（ｎ）がＤＭＡ制御装置（ＤＭ
ＡＣ）５のチャネル数（ｍ）に限定されること無く、自
由に増設可能となる。
よれば、ＤＭＡ制御装置（ＤＭＡＣ）５が保有するチャ
ネル数（ｍ）以上のｎ組の入出力制御装置（ＩＯ）３1
乃至３n 内の、任意の入出力制御装置（ＩＯ）３X と主
記憶装置（ＭＭ）２との間に、ＤＭＡ形式のデータ転送
要求が発生すると、割付制御回路７がｍ組のチャネル
（ＣＨ1 ）乃至（ＣＨm ）の中から任意の空きチャネル
（ＣＨY ）を選択して入出力制御装置（ＩＯ）３X に割
付け、以後ＤＭＡ制御装置（ＤＭＡＣ）５は割付けられ
たチャネル（ＣＨY ）および割付回路８X を経由して、
入出力制御装置（ＩＯ）３X と主記憶装置（ＭＭ）２と
の間のデータ転送をＤＭＡ形式で制御する為、入出力制
御装置（ＩＯ）３の台数（ｎ）がＤＭＡ制御装置（ＤＭ
ＡＣ）５のチャネル数（ｍ）に限定されること無く、自
由に増設可能となる。
【００３６】なお、図２乃至図４はあく迄本発明の一実
施例に過ぎず、例えば割付制御回路７および割付回路８
は中央制御装置（ＣＣ）１、主記憶装置（ＭＭ）２およ
び各入出力制御装置（ＩＯ）３と独立に設けるものに限
定されることは無く、中央制御装置（ＣＣ）１、主記憶
装置（ＭＭ）２または各入出力制御装置（ＩＯ）３内に
組込む等、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変わらない。また本発明の対象とな
る情報処理装置は、図示されるものに限定されぬことは
と言う迄も無い。
施例に過ぎず、例えば割付制御回路７および割付回路８
は中央制御装置（ＣＣ）１、主記憶装置（ＭＭ）２およ
び各入出力制御装置（ＩＯ）３と独立に設けるものに限
定されることは無く、中央制御装置（ＣＣ）１、主記憶
装置（ＭＭ）２または各入出力制御装置（ＩＯ）３内に
組込む等、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変わらない。また本発明の対象とな
る情報処理装置は、図示されるものに限定されぬことは
と言う迄も無い。
【００３７】
【発明の効果】以上、本発明によれば、前記情報処理装
置において、任意台数の入出力制御装置が、予め準備さ
れている所定数のチャネルの中から割付けられたチャネ
ルを経由してデータ転送を制御されることとなり、制御
される入出力制御装置数がチャネル数に限定され無くな
り、当該情報処理装置の融通性が大幅に向上する。
置において、任意台数の入出力制御装置が、予め準備さ
れている所定数のチャネルの中から割付けられたチャネ
ルを経由してデータ転送を制御されることとなり、制御
される入出力制御装置数がチャネル数に限定され無くな
り、当該情報処理装置の融通性が大幅に向上する。
【図１】 本発明の原理を示す図
【図２】 本発明の一実施例による情報処理装置を示す
図
図
【図３】 図２におけるデータ転送過程の一例を示す図
【図４】 図３における空きチャネル割付処理の一例を
示す図
示す図
【図５】 従来ある情報処理装置の一例を示す図
１ 中央制御装置（ＣＣ） ２、２００ 主記憶装置（ＭＭ） ３、３００ 入出力制御装置（ＩＯ） ４ バス ５ ＤＭＡ制御装置（ＤＭＡＣ） ６ ＤＭＡコマンド制御部（ＣＭＣ） ７ 割付制御回路 ８ 割付回路 ７１ プロセッサ（ＭＰＵ） ７２ 読出専用メモリ（ＲＯＭ） ７３ 書込読出メモリ（ＲＡＭ） ７４ チャネル使用レジスタ（ＣＨＲ） ７５ 転送制御情報レジスタ（ＤＣＲ） ７６ 転送要求レジスタ（ＲＱＲ） ７７ 転送要求信号生成部（ＩＲＱＧ） ７８ ローカルバス ８１ 割付チャネルレジスタ（ＩＯＲ） ８２ セレクタ（ＳＥＬ） １００ データ転送チャネル割付手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 結城 恵子 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (4)
- 【請求項１】 主記憶装置（２００）と複数の入出力制
御装置（３００）との間で、ダイレクトメモリアクセス
形式のデータ転送を、予め定められた数のチャネルを経
由して制御する情報処理装置において、 任意の前記入出力制御装置（３００）に、前記主記憶装
置（２００）との間の前記データ転送要求が生起した場
合に、前記データ転送を制御する為に使用するチャネル
を前記チャネルの中から選定して割付けるデータ転送チ
ャネル割付手段（１００）を設けることを特徴とするデ
ータ転送方式。 - 【請求項２】 前記データ転送チャネル割付手段（１０
０）は、前記各入出力制御装置（３００）に共通に設け
られ、前記ダイレクトメモリアクセス形式のデータ転送
を制御する各チャネルの空塞状態を管理し、生起した前
記データ転送要求に割付けるチャネルを選択するチャネ
ル割付制御部と、前記各入出力制御装置（３００）に対
応して設けられ、前記チャネル割付制御部が選択したチ
ャネルを対応する前記入出力制御装置（３００）に割付
けるチャネル割付部とを具備することを特徴とする請求
項１記載のデータ転送方式。 - 【請求項３】 前記チャネル割付制御部は、総ての前記
チャネルが使用中に生起した前記データ転送要求を、任
意のチャネルが空き状態となる迄、前記データ転送に使
用するチャネルの割付を待機させることを特徴とする請
求項２記載のデータ転送方式。 - 【請求項４】 前記チャネル割付制御部は、前記データ
転送要求が生起した場合に、前記ダイレクトメモリアク
セスデータ転送を制御する為の制御情報を保持し、前記
データ転送要求に割付けるチャネルを選択した後、前記
ダイレクトメモリアクセスデータ転送を制御する機能に
伝達することを特徴とする請求項２記載のデータ転送方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24844592A JPH06103214A (ja) | 1992-09-18 | 1992-09-18 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24844592A JPH06103214A (ja) | 1992-09-18 | 1992-09-18 | データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103214A true JPH06103214A (ja) | 1994-04-15 |
Family
ID=17178241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24844592A Withdrawn JPH06103214A (ja) | 1992-09-18 | 1992-09-18 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103214A (ja) |
-
1992
- 1992-09-18 JP JP24844592A patent/JPH06103214A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |