JPH06103150A - システム間の更新の速度をあげる方法 - Google Patents

Abstract

(57)【要約】 【目的】 逐次および直接データアクセス手法を組合
せ、共通データ要素を実際に共用する方法を提供する。 【構成】 インターフェイス装置を第２のシステムの各
々のサブシステムが第１のシステムの各々のサブシステ
ムと交信できるように第１のシステムの第１のネットワ
ークと第２のシステムの第２のネットワークに接続す
る。以前に第１のシステムから第２のシステムのサブシ
ステムの１つにより要求された、タイムスタンプされた
データを格納するデータキャッシュをむみ、インターフ
ェイス装置が、データキャッシュを探索して要求された
データが現在データキャッシュに格納されており、また
タイムリーかどうかを判定するステップからなる第１と
第２のシステム間の交信を行う方法を実施する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は記憶管理に関し、特にメ
モリ常駐データに対する高速度アクセス方法に関する。

【０００２】

【従来の技術】このシステムでは、データ記憶装置は実
際のデータをシステムで利用する各々のアクセス方法に
ついて別々に複製し、格納するように編成されている。
本発明は、実際のデータが、複数の二重にリンクされた
リストを通してないし直接アクセス用のハッシュ・アル
ゴリズムを利用してアクセスするように編成されるデー
タアクセス・システムを提供する。本発明では、実際の
データはデータ記録の共通層で共用され、各々のアクセ
ス方式について別々に複製したり、格納したりしない。
従っていくつかの逐次経路ないし直接アクセスを通して
（ハッシュ・テーブルを通して）同一のデータ要素にア
クセスすることが出来る。それによりメモリ利用は最低
化され、データの完全性は確保され、高速直接メモリア
クセスを達成することが出来る。

【０００３】

【発明が解決しようとする課題】本発明の目的は、逐次
および直接データアクセス手法を組合せ、共通データ要
素（すなわち実際のデータ）を実際に共用する方法を提
供することである。

【０００４】

【課題を解決するための手段】本発明の方法は、逐次経
路アクセスと直接アクセスの両方を含むメモリアクセス
方法であり、各々のメモリアクセス方法は同一データ要
素を共用する。全体のシステムは第１と第２のシステム
を有する。第１のシステムは第１のネットワークにそれ
ぞれ接続された第１の複数のサブシステムを含み、第２
のシステムは第２のネットワークにそれぞれ接続された
第２の複数のサブシステムを含む。第１の複数のサブシ
ステムの各々は第１のネットワークの第１の所定のプロ
トコルを通して第１のシステムの他のサブシステムの各
々と交信し、第２の複数のサブシステムの各々は第２の
ネットワークの第２の所定のプロトコルを通して第２の
システムの他のサブシステムの各々と交信する。

【０００５】第１のシステムから第２のシステムのサブ
システムの１つにより以前に要求されたデータ（そのデ
ータはタイムスタンプされている）を格納するデータキ
ャッシュを有するインターフェイス装置は、第２のシス
テムの各々のサブシステムが第１のシステムの各々のサ
ブシステムと交信できるように第１のネットワークと第
２のネットワークに接続される。このインターフェイス
装置で第１と第２のシステムの間の交信の速度をあげる
方法を実施する。その方法は次のステップからなる。即
ち、データキャッシュを探索して要求されたデータが現
在データキャッシュに格納されているかどうか判定す
る。要求されたデータが見つかれば、データがタイムリ
ーであるかどうか判定し、さもなくば転送ステップに進
む。見つかったデータがタイムリーであれば転送ステッ
プに進み、さもなくば第１のシステムと交信を開始して
要求したデータを取得する。第１のシステムから要求し
たデータを受け取るとデータをデータキャッシュに格納
し、次に複数のポインタテーブルを更新する。各々のポ
インタテーブルは、逐次メモリアクセス機構と直接メモ
リアクセス機構を含む対応するメモリアクセス機構と関
連しており、データがデータキャッシュ内のどこに常駐
するかを示すデータキャッシュアドレス情報を備えてい
る。データは次に第２の所定のプロトコルに従って第２
のシステムの要求サブシステムに送信し、それにより第
１と第２のシステムの間の速い交信システムをもたら
す。

【０００６】

【実施例】本発明のアクセス方式を説明する前に、アク
セス方式を利用できる環境を理解することが有用であろ
う。図１にはインターフェイス装置 300により相互接続
されたプロセス制御システム10とコンピュータシステム
200のブロック図が示されている。実施例のコンピュー
タシステムにはネットワーク 210に接続した複数のＶＡ
Ｘコンピュータが含まれている。ＶＡＸ２，ＶＡＸ
３...220はそれぞれ作動的にＶＡＸネットワーク 210に
接続されている。ＶＡＸ１ 220（他のＶＡＸマシンない
しコンピュータから遠隔的に位置している）もリンク 2
30を通してＶＡＸネットワーク 210に接続されている。
各々のＶＡＸ 220は所定のプロトコルによりＶＡＸネッ
トワーク 210上の他のＶＡＸと交信する。（ＶＡＸはマ
サチューセッツ州メイナードのディジタル・エクウィッ
プメント社のコンピュータ系列ないしクラスであり、Ｖ
ＡＸコンピュータとネットワークのＤＥＣネットに関す
る追加資料はディジタル・エクウィップメント社が提供
するマニュアルから得ることが出来る）。当業者にはＶ
ＡＸコンピュータシステムをこの説明と実施例で利用す
ることが出来るが、ここに説明するようにどのようなコ
ンピュータシステムも利用することが出来、どの様なプ
ロセス制御システムも同様に使用することが出来ること
が理解されよう。

【０００７】プロセス制御システム10は、複数の物理的
モジュールを含み、それは汎用オペレータ・ステーショ
ン（ＵＳ） 122、アプリケーション・モジュール（Ａ
Ｍ）（図示せず）、経過モジュール（ＨＭ）（図示せ
ず）、コンピュータ・モジュール（ＣＭ）（図示せず）
及び制御しているプロセスの必要な制御・監視機能を行
うのに必要なそれらのモジュール（及び追加タイプのモ
ジュール、モジュールＸ）の複製がある。それらの物理
的モジュールの各々にはマイクロプロセッサが含まれ、
それらのモジュールの各々は所定のプロトコルに従って
必要に応じて互いに交信する局所制御ネットワーク（Ｌ
ＣＮ） 120に作動的に接続されている。プロセス制御シ
ステム10と物理的モジュールのより完全な説明は、米国
特許 4,607,256号を参照することで得ることが出来、あ
るいは上記した関連出願を参照することで得ることが出
来る。

【０００８】コンピュータシステム 200はインターフェ
イス 300を通してプロセス制御システム10の様々なモジ
ュールからデータを得ることが出来る。インターフェイ
スＡ300Ａは作動的にプロセス制御システム10ＡのＬＣ
Ｎ 120とコンピュータシステムのＶＡＸネットワーク 2
10に接続されている。同様にインターフェイスＢ 300Ｂ
はプロセス制御システム10ＢのＬＣＮ 120とコンピュー
タシステムのＶＡＸネットワーク 210に接続されてい
る。インターフェイス 300は、コンピュータシステム 2
00のＶＡＸコンピュータ 220によりインターフェイス 3
00があたかも別のＶＡＸのように所定のネットワークプ
ロトコルに従って交信される。同様にインターフェイス
300は、所定のＬＣＮプロトコルに従ってＬＣＮに接続
された他のモジュールのようにプロセス制御システム10
のＬＣＮ 120に接続されたモジュールと交信する。従っ
てＶＡＸコンピュータ２ 220がプロセス制御システム10
Ａ内のバルブ 125の電流状態ないし構成を所望すれば、
ＶＡＸコンピュータ 220はインターフェイスＡのアドレ
スを利用し、所望の情報を所定のネットワークプロトコ
ルに従って要求してインターフェイスＡ 300Ａと交信す
る。インターフェイスＡ 300Ａは所定のＬＣＮプロトコ
ルに従って、ＬＣＮ 120に接続された他のモジュールと
同様にモジュールＸ 123（モジュールＸはバルブ 125の
構成ないし状態を持つ）と交信する。モジュールＸはＬ
ＣＮ 120に接続された他のモジュールに応答するのと同
様にインターフェイスＡ 300Ａに応答して、要求データ
を供給する。データ交換はインターフェイスＡ 300Ａ内
で行われ、所定のネットワークプロトコルに従って要求
ＶＡＸ即ちＶＡＸコンピュータ２ 220に交信され、それ
によりコンピュータシステム 200によるプロセス制御シ
ステム10へのアクセスを行う。インターフェイスＢ 300
Ｂはコンピュータシステム 200をプロセス制御システム
Ｂ10Ｂに接続するのに利用する。コンピュータシステム
200のＶＡＸネットワーク 210に接続された全てのＶＡ
Ｘコンピュータ 220は一つのインターフェイス 300を通
してプロセス制御システムへのアクセスを持つ。

【０００９】図２はインターフェイス装置のブロック図
である。インターフェイス 300は本質的に２つの部分、
すなわちＶＡＸ部分とＬＣＮ部分からなる。ＬＣＮ部分
には作動的にプロセス制御システム10のＬＣＮ 120に接
続するマイクロプロセッサ 310（ｕｐ）を含んでいる。
インターフェイス装置 300の実施例では、マイクロプロ
セッサ 310はモトローラ 68000マイクロプロセッサであ
る。（当業者にはどの様なマイクロプロセッサも使用出
来ることが理解されよう。それは実施を単純化してモジ
ュールのｕｐと同一タイプないし互換性のｕｐを利用す
る。従ってモトローラｕｐはモジュールのｕｐであるの
で実施例で使用する）。マイクロプロセッサ 310は、所
定のＬＣＮプロトコルに従ってＬＣＮ 120にインターフ
ェイスする。ＶＡＸ部分は作動的にＶＡＸネットワーク
210に接続されたＶＡＸプロセッサ 320を含んでいる。
ＶＡＸは所定のＶＡＸプロトコルに従ってＶＡＸネット
ワーク 210と交信する。実施例ではＶＡＸプロセッサは
ＲＴ 300ＤＥＣプロセッサ（上記した理由でＶＡＸプロ
セッサのディジタル・エクウィップメント社のプロセッ
サ）である。インターフェイス 300は作動的に所定の方
法でマイクロプロセッサ 310とＶＡＸプロセッサ 320の
両方に接続されたメモリ 330を含んでいる。特にメモリ
330はメモリＡ 330ＡとメモリＢ 330Ｂの２つの部分か
らなる。メモリＡ 330Ａはマイクロプロセッサ 310によ
り書き込み、ＶＡＸプロセッサ 320により読み取る。反
対にメモリＢ 330ＢはＶＡＸプロセッサ 320により書き
込み、マイクロプロセッサ 310により読み取ることが出
来る。このようにしてＶＡＸプロセッサ 320がＶＡＸネ
ットワーク 210から受け取ったメッセージはメモリＢ 3
30Ｂに書き込まれる。マイクロプロセッサ 310がメモリ
Ｂを検査してプロセス制御システムのメッセージないし
要求が要求されていると判定すると、マイクロプロセッ
サ 310が受け取ったプロセス制御システム10からの要求
データはメモリＡに書き込まれる。ＶＡＸプロセッサ 3
20はメモリＡを検査し、新しいメッセージを検出する
と、データを取り出し、そのデータを要求ＶＡＸに転送
し、それによりＶＡＸがプロセス制御システム10にアク
セスするのを可能にする。更にＶＡＸＣプロセッサ 320
はメモリＢ 330Ｂを読み取ることが出来、マイクロプロ
セッサ310はメモリＡ 330Ａを読み取ることもできる。

【００１０】データへの要求に対してタイムリーに応答
するため、メモリ常駐データに対する高速アクセス方式
が必要とされる。本発明の高速アクセス方式を以下に説
明する。

【００１１】ＶＡＸプロセッサが行う処理の一部には、
データキャッシュ機能が含まれており、メモリの専用部
分を探索して要求データが既にメモリ内に格納されてい
るかどうかを判定し、そうであれば要求データがデータ
と関連したタイムスタンプから現在のものかどうかを判
定する（現在データが現在のものであるかどうかを判定
する基準は利用者及びアプリーケーションにより様々で
ある。ここで使用する専用メモリは利用者データを割り
当てることの出来るメモリＢ 330Ｂの事前に限定された
領域である）。要求データを得ることができて現在のも
のであれば、既存のプロトコルに従って要求データを要
求ＶＡＸに送信する。この検査は比較的高速で、比較的
低速なＬＣＮに対する要求を削除できる。データを得る
ことが出来ないあるいは現在のものでなければ、要求は
ここに説明したようにＬＣＮに対して行われる。

【００１２】本発明のメモリの専用部分を探索する方法
は、逐次探索手法と直接アクセス手法を組み合わせ、そ
れにより一度メモリに格納された実際のデータがメモリ
の利用を最適化する。図３は本発明の実施例の逐次探索
を行うデータのデータキャッシュ構造を示したものであ
る。

【００１３】実施例では、３つのデータタイプ、詳しく
はＤ１（実数）、Ｄ２（整数）、Ｄ３（ＡＳＣＩＩデー
タ）を定義する。最初はヘッダ情報をデータ探索を行う
プロセス即ちＶＡＸプロセッサ 320が得ることの出来る
一部の事前設定したメモリ位置に格納する。例示目的
で、３つのデータタイプのヘッダ情報をそれぞれデータ
タイプＤ１、Ｄ２、Ｄ３について位置 100、 101、 102
に格納すると想定する。説明ではＤ１（ないし実数）デ
ータタイプを説明するが、他のデータタイプにも等しく
当てはまる。専用メモリ（即ちデータキャッシュ）の逐
次探索を行う場合、ＶＡＸプロセッサ 320内の探索ルー
チンに対する呼び出しには、データ名、データタイプ、
呼び出し（ないし要求）に応えるプロセッサが利用する
追加情報が含まれる。この例ではデータタイプはＤ１と
指定したので、Ｄ１ヘッダのみが探索される。プロセッ
サには知られた所定の位置である位置 100がアクセスさ
れ、ヘッダの順方向リンク位置は第１のデータ記録のデ
ータ記録１のアドレスを含む。ヘッダ情報は順方向リン
クと逆方向リンクの両方を含んでいる。データ記録も順
方向リンクと逆方向リンクと、データ記録に関連したデ
ータを含んでいる。データにはデータ名、データタイ
プ、タイムスタンプ、データの値を初めとするその他の
情報がある。データ記録は大きさが固定され、それが書
き込まれたときに指定された専用メモリスペース内のど
こにでも常駐できる。実施例では、データ記録は 128バ
イトの固定サイズである。Ｄ１ヘッダの順方向リンクに
より指定され、例示目的の位置1000では、データ記録を
検査し、このデータ記録は要求データと対応するかどう
か判定するためにデータ名を比較する。対応しなければ
順方向リンクは次のＤ１データタイプ記録のデータ記録
２が位置3000にあることを示す。位置3000から始まって
データ記録２を取得し、データを再び検査してデータ名
が要求に含まれるデータと対応するか判定する。データ
名が要求と対応しなければ、次のデータ記録のデータ記
録３を位置4000から得る。位置4000はデータ記録２の順
方向リンクの内容として取得する。次にデータ記録３を
位置4000から出発して取得する。次にデータ名を要求メ
ッセージと比較してデータ記録３は要求データと対応す
るか判定する。対応しなければ次の記録を得る。この特
定の場合には、順方向リンクは初期Ｄ１ヘッダの順方向
リンクアドレスである位置 100を指摘する。この時点で
プロセスはデータはデータキャッシュ領域に含まれてい
ないと判定する。新しい情報をプロセス制御システムか
ら得ると、コンピュータシステム 200の要求コンピュー
タに沿って渡される。更に後続のデータ要求をより速く
処理するために情報をデータキャッシュに格納する。

【００１４】更に図３で、例示目的でＤ１データタイプ
の書き込まれる新しいデータ記録をデータ記録４と想定
する。データはオペレーティングシステムにより（ある
いは本発明の実施例で行われるようにハードウエアによ
り）割り当てられた 128バイトの大きさの利用可能なメ
モリ位置に書き込まれる。この例では位置5000がデータ
記録４の出発位置である。データ記録４は次にメモリ位
置5000から出発するデータキャッシュに格納され、デー
タ記録４の順方向リンクはＤ１ヘッダへの循環リンクを
完了する位置 100を指定され、データ記録３の順方向リ
ンクを順方向リンクを位置 100から位置5000に変更する
ことで変更（ないし維持）しなければならない。かくし
て循環リンクを完了する。

【００１５】詳しくは説明しないが、データ記録４の逆
方向リンクは4000の内容を持っており、それによりデー
タ記録３を指定し、データ記録３の逆方向リンクは位置
3000を指定し、データ記録２の逆方向リンクは1000を含
み、それによりデータ記録１の位置1000を指定する。こ
のようにして、データを順方向ないし逆方向で探索して
二重にリンクされたリストを提供できる。メモリの直接
アクセスは図３と共に説明したデータ記録にポインタを
提供するハッシュテーブルを含むハッシュ手法で達成で
きる。

【００１６】図４は、所定のデータ記録のアドレスを指
定する本発明の実施例のハッシュプロセスの機能構造を
示す。コンピュータシステム 200のコンピュータから特
定のデータ要素に対して呼び出しがなされる時、呼び出
しにはデータ名が含まれる。例えば要求されたデータが
特定パイプライン内の圧力を示す既知の所定の圧力セン
サの圧力であると想定し、圧力１と指定する。圧力１と
して指定されたデータ記録の位置を迅速に取得するた
め、圧力１という名前は一連の１と０、即ちＡＳＣＩＩ
ストリングとなる。本発明の実施例ではこのＡＳＣＩＩ
ストリングをハッシュし、32ビット語をもたらす。32ビ
ット語は22ビットの指標と10ビットのタグに分割する。
22ビット指標はハッシュテーブルへのポインタとして利
用する。ハッシュテーブル内の待ち行列ヘッダはハッシ
ュテーブル要素と関連した待ち行列を指摘するアドレス
を含んでいる。待ち行列はタグ情報を含むように構成さ
れ、待ち行列内の各々の要素を探索してタグ情報をハッ
シュ値の10ビットタグ情報と比較する。相当することが
分かりデータ１タイプが要求されれば、データ１ポイン
タは図３に関して上述したように書き込まれたデータ記
録の位置を指摘する。かくしてハッシュ手法を用いてデ
ータへの迅速な入力が達成でき、情報の逐次記憶のため
に使用した同一データ記録をハッシュ方法で利用する。
従ってデータは１度しか書き込まれず、両アクセス方法
で共用される。従って、指標値が５であれば、ハッシュ
テーブルは「Ｑヘッダ５」になるハッシュテーブル・プ
ラス５のスタートから直ちに入ることが出来る。待ち行
列ヘッダはその中に待ち行列ヘッダ５に関連した待ち行
列を指摘するアドレス値を含んでいる。本発明の実施例
では、待ち行列ヘッダは図３に関して説明したように順
方向リンクと逆方向リンクを含んでいる。次に、待ち行
列を探索してタグ３の値を含む記録を判定する（３とい
うタグ値はハッシュプロセスの結果であり、ハッシュ出
力語の10ビットである）。記録３に達すると、タグ値３
はその中に含まれ、データタイプ１記録要求について
は、その中に含まれるアドレスはデータ記録２を指摘す
るアドレス3000である。これは直ちにデータキャッシュ
に格納されたデータを指摘し、取り出してプロセス制御
システムにアクセスする必要なくコンピュータシステム
200の要求コンピュータに送信することが出来る。待ち
行列は連続待ち行列として説明したが、待ち行列は図３
の逐次方法に関して説明したように記録２を指摘する別
の記録１に示すように順方向リンクを用いることを含ん
だ異なる形態を取ることもできる。22ビットを指標に用
いるこの例では、ハッシュテーブルの最大長は２²²で有
り、従ってハッシュテーブル内の最後のＱヘッダは２²²
である。

【００１７】図５はインターフェイス 300のＶＡＸプロ
セッサ 320のプロセスを示したものである。コンピュー
タシステム 200のコンピュータから要求がなされると
（ブロック 400）、比較的低速のプロセスであるプロセ
ス制御システムを通して要求を行う前に、ヘッダアプロ
ーチ（即ちデータ待ち行列内に格納されたアクセスデー
タへの直接アプローチ）を行ってデータがデータキャッ
シュ（メモリ）に格納されているかどうか判定する（ブ
ロック 410）。データがメモリ内に格納されていれば
（ブロック 420）、データはタイムリーなものかどうか
の判定を行う（ブロック 430）。これは要求をデータ記
録内のタイプスタンプと比較して、その中に格納された
データがタイムリーなものかどうかデータ名とデータタ
イプを知ることにより判定する。データがタイムリーな
ものであれば、データを取得してコンピュータシステム
に送信する（ブロック 440）。データがメモリ内になけ
れば（待ち行列ヘッダがゼロ値を持っている、ないしタ
グ情報に相当するものが見つからない）、あるいはデー
タがタイムリーでなければ、要求はプロセス制御システ
ムに対して行われる（ブロック 450）。プロセス制御シ
ステムから応答が得られると、データはメモリデータキ
ャッシュ領域に格納され（ブロック 460）、ハッシュ待
ち行列テーブルの逐次及び待ち行列情報の両方のヘッダ
情報が更新され、次に要求データがコンピュータシステ
ムに送信される（ブロック 440）。ハッシュ待ち行列テ
ーブルとそれと関連したＱヘッダ及び様々なデータタイ
プの待ち行列ヘッダは、次のポインタないし実際のデー
タの専用メモリ内のアドレス位置を得るためのポインタ
情報を提供するポインタテーブルを含んでいる。

【００１８】本発明の実施例で利用するハッシュ手法
は、ＡＳＣＩＩストリングをハッシュ・シードとして使
用する。次に通常従来技術でよく知られている一連の排
他的ＯＲ及びビット回転により実際のデータハッシュを
行う。当業者には理解されるように、繰り返し可能なラ
ンダムな数を生成するどの様なハッシュ手法をも用いる
ことが出来る。更に当業者には、ハッシュ指標を増大
し、ハッシュ・タッグを削減することで、適切なハッシ
ュタッグに対して探索される短い待ち行列を備えたハッ
シュテーブルに指標化することで要求データへのより直
接的なアクセスが可能になるようにハッシュ指標とハッ
シュタッグの大きさを利用できることが理解されよう。
しかしこの変形例はハッシュテーブルの大きさを増大
し、メモリ利用の非効率性をもたらす。同様にＶＡＸは
あたかもネットワークに接続された別のＶＡＸのように
ネットワーク 210を通してインターフェイスと交信す
る。メッセージには要求データ、送信ＶＡＸなどを識別
する情報が含まれ、その処理はインターフェイス 300内
で行われ、それには各々のシステムの完全性を維持する
ための機密検査が含まれ、またデータのタイムスタンプ
や要求の整理などの追加情報を含めることが出来る。

【図面の簡単な説明】

【図１】本発明のアクセス方式を利用できるインターフ
ェイス装置によりコンピュータシステムに相互接続した
プロセス制御システムのブロック図である。

【図２】本発明のアクセス方式を実施するインターフェ
イス装置のブロック図である。

【図３】本発明の実施例の逐次探索を行うヘッダ情報の
構造を示す。

【図４】データ記録のアドレスを指摘する本発明の実施
例のハッシュ過程の機能構造を示す。

【図５】本発明の実施例で利用する要求過程の流れ図で
ある。

【符号の説明】

１０Ａ、１０Ｂ プロセス制御システム ３００Ａ、３００Ｂ インターフェイス ２００ コンピュータシステム

Claims (1)

【特許請求の範囲】
1. 【請求項１】 トータルシステムが第１と第２のシステ
   ムを有し、その第１のシステムは第１のネットワークに
   それぞれ接続された第１の複数のサブシステムを有する
   とともに、第２のシステムは第２のネットワークにそれ
   ぞれ接続された第２の複数のサブシステムを備え、前記
   第１のサブシステムのそれぞれは第１のネットワークの
   第の１の所定のプロトコルを通して第１のシステムの他
   のサブシステムの各々と交信し、第２のサブシステムの
   各々は第２のネットワークの第２の所定のプロトコルを
   通して第２のシステムの他のサブシステムの各々と交信
   するように接続され、トータルシステムはさらにインタ
   ーフェイス装置を有し、そのインターフェイス装置が、
   以前に第１のシステムから第２のシステムのサブシステ
   ムの１つにより要求され、タイムスタンプされたデータ
   を格納するデータキャッシュを有し、かつ第２のシステ
   ムの各々のサブシステムが第１のシステムの各々のサブ
   システムと交信できるように第１のネットワークと第２
   のネットワークに接続されているトータルシステムにお
   ける前記インターフェイス装置で第１と第２のシステム
   の間の交信の速度をあげる方法において、 a) データキャッシュを探索して要求されたデータがデ
   ータキャッシュに現在格納されているかどうか判定し、 b) 要求されたデータが見つかれば、データがタイムリ
   ーであるかどうかを判定し、さもなくばステップ（ｄ）
   に進み、 c) 見つかったデータがタイムリーであれば、ステップ
   （ｇ）に進み、さもなくばステップ（ｄ）に進み、 d) 第１のシステムとの交信を開始して要求したデータ
   を取得し、 e) 第１のシステムから要求したデータを受け取ってそ
   のデータをデータキャッシュに格納し、 f) データがデータキャッシュ内のどこに常駐するかを
   示すデータキャッシュアドレス情報を備え、それぞれが
   逐次メモリアクセス機構と直接メモリアクセス機構とを
   含む対応するメモリアクセス機構と関連している複数の
   ポインタテーブルを更新し、 g) 第２の所定のプロトコルに従って第２のシステムの
   要求サブシステムにデータを送信して第１と第２のシス
   テムの間の速い交信システムをもたらすことを特徴とす
   る方法。