JPH06100999B2 - 単一チツプマイクロプロセツサ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセツサのバス制御装置、より具体
的に言えばマイクロプロセツサ・ユニツト（MPU）と同
じである大規模集積半導体回路チツプ即ち、VLSIチツプ
に設けられている、論理的には独立したインターフエイ
ス制御ユニツト（ICU）に関する。本発明のICUは、MPU
の近くにあつて、MPUが外部装置とコミユニケートする
ための手段である。

〔従来技術〕

従来、マイクロプロセツサ回路チツプのデザインの分野
において、バス制御手段がマイクロプロセツサのアーキ
テクチヤの一部として集積され、機能して来たことは、
マイクロプロセツサが比較的簡単であり、マイクロプロ
セツサの周辺装置のレパートリもまた広くないという初
期のタイプのマイクロプロセツサのデザインを容易にし
ていた。

〔本発明が解決しようとする問題点〕

然し、マイクロプロセツサのアーキテクチヤの中にバス
制御手段を集積したために、バス制御手段を分離して、
他のMPUのアーキテクチヤと共に使うことは不可能にな
つた。その結果、１つのマイクロプロセツサに属する周
辺装置は、一般に、他のマイクロプロセツサのバスと直
接一緒に使うことは出来なかつた。

マイクロプロセツサが大量に市販され普及したことと、
マイクロプロセツサの増大した複雑性の故に、論理的に
分離した２つのエンテイテイ、即ち、バス制御手段とMP
Uとにマイクロプロセツサのアーキテクチヤを分割する
ことが望ましくなつた。

そのように分割する目的は（１）デザインのプロセスを
容易にすることと、（２）異種類で複数のマイクロプロ
セツサの間での、周辺装置の転送性を容易にすることに
ある。現在使われている８ビツトマイクロプロセツサ及
び16ビツトマイクロプロセツサのために開発されて来た
非常に多くの８ビツト及び16ビツト用の補助装置があ
る。このような装置には、例えばメモリ制御装置、CRT
制御装置、フロツピーデイスク制御装置、算術演算の補
助のプロセツサ等々がある。上述のような多くの既存の
補助装置のデザインを直ちに変更することなしに、今後
もそのまま補助装置として使用出来ることは、新しく開
発されるマイクロプロセツサ、特に新世代の32ビツトマ
イクロプロセツサにとつて望ましい特性である。

〔本発明の目的〕

従って、本発明の目的は、所定のマイクロプロセッサと
アーキテクチャが異なっても、ほんのわずかな制御シー
ケンスの修正で、当該所定のマイクロプロセッサの周辺
装置をそのまま使用することができるマイクロプロセッ
サを簡易に実現できるようにすることである。

〔発明の要約〕 この発明によれば、インターフェイス制御ユニット（IC
U）はマイクロプロセッサ・ユニット（MPU）および外部
信号ピンに接続される。そしてこのインターフェイス制
御ユニットは、マイクロプロセッサ・ユニットおよび外
部信号ピン間の相互の通信を実行するためのレジスタ、
ラッチ、マルチプレクサ、データ路、アドレス路（第13
図）を含む実行手段と、マイクロプロセッサ・ユニット
からのコマンドおよび上記オフチップデバイス（例えば
第11図におけるデバイス103,104等）からの制御信号に
応答する制御手段（第28図）とに分割される。この制御
手段は上記実行手段を制御し、バスサイクルと称される
上記外部信号ピンの順序付けを実行する。この制御手段
によってコマンドの実行、そしてバス仲裁、割り込みお
よび外部リセット機能が制御される。バスサイクルには
２つのタイプ、即ち、共存するマイクロプロセッサ・ユ
ニットからのコマンドに応じてメモリアクセスサイクル
とサービスサイクルがあり、メモリアクセスのバスサイ
クルか、またはサービスアクセスのバスサイクルの何れ
かを遂行するためにプロセッサコマンド入力手段（10
8′、108″）に接続された制御手段によって制御が行な
われる。メモリアドレス領域（第２図）はメモリアドレ
スのバスサイクルの間でアクセスされ、サービスアドレ
ス領域（第２図）はサービスバスサイクルの間でアクセ
スされる。サービスバスサイクルのアドレススペースは
マイクロプロセッサ・ユニットの機能的能力を拡大する
ため用いられ、コンパチブル・マイクロプロセッサ用の
外部補助装置に対する割り込み肯定用のアドレス領域
（第２図、レベル１〜７）と、マイクロプロセッサ・ユ
ニットの制御および感知用のアドレス領域（第２図、SA
0〜SA2）とに分割されている。またマイクロプロセッサ
・ユニットからのコマンドにより開始されたすべての動
作はインターフェイス制御ユニットから、広範囲なステ
ータス応答を引き出す。すなわち、各コマインドの実行
開始状態を表すステータス信号をマイクロプロセッサ・
ユニットに供給するステータ手段（109）を有するもの
である。インターフエイス制御ユニット（ICU）は、産
業用の標準的なマイクロプロセッサ、モトローラ社のMC
68000の補助装置と完全に互換性を持つ独特の論理的且
つ機能的能力によつて特徴づけられる。従つて、MC6800
0は本発明の実施例における“コンパチブル・マイクロ
プロセツサ”である。MC68000はピン割り当て及び各ピ
ンに関連する信号に関しては、モトローラ社から入手出
来るMC68000の技術文書に説明されている。MC68000マイ
クロプロセツサは、MC68000及びMC68008に加えて、バス
のアーキテクチヤが異なつた少くとも３種類のマイクロ
プロセツサがある。下記の表は、このマイクロプロセツ
サのフアミリーのうち２種類のものについてのデータバ
スのサイズとアドレスバスのサイズとを簡単に要約した
ものである。

マイクロプロセツサ データバス アドレスバス MC68000 16 23 MC68008 ８ 20 上述の説明に加えて、８ビツトのデータバス及び16ビツ
トのアドレスバスを有するMC6800マイクロプロセツサが
ある。これらのマイクロプロセツサは広範な種類の周辺
装置によつてサポートされている。MC68000及びMC6800
の補助装置に完全な互換性を持たせ、従つて、モトロー
ラ社のMC68000のフアミリーの他の種類のマイクロプロ
セツサの補助装置に近似した互換性を持たせることによ
つて、非常に多種類の補助装置が、関連するMPUについ
て完全なシステムを構成するため、直ちに利用可能であ
る。

本発明の良好な実施例に従つて、ICUバスは32ビツトの
アドレスと32ビツトまでのデータを持つている。アドレ
スとデータは分離されており、多重化はされていない。
ICUを内蔵しているVLSIチツプの60本の信号ピンは、４
本のピンが電源及びグランドである合計64本ピンで実装
されているMC68000マイクロプロセツサの信号ピンと完
全に対応する。従つて、ICUはMC68000のバスを完全にエ
ミユレートする特性を持つが、このMPUは全く異なつた
デザインを持つ。

本発明はMC68000のバスをエミユレートする実施例に関
して開示するけれども、この分野の通常の知識を有する
専門家であれば、本発明の原理は他のフアミリーのマイ
クロプロセツサ及びそれ等の補助装置に極めて容易に適
用しうることは容易に理解出来る。他の異なつたバスア
ーキテクチヤへの適用例を掲げると、例えば、本発明は
16ビツトの8086/8088マイクロプロセツサ及び新型のiAP
X186及びiAPX286マイクロプロセツサに関連して、イン
テル社のストレージ及び周辺装置のフアミリーと連結し
て適用することが出来る。32ビツトのアドレスバスは各
バスサイクルのためのアドレスを運ぶ単方向の３状態バ
スである。メモリをアクセスするために、ビツト、A31
〜A01は“メモリスペース”中で１列に並んだハーフワ
ードを表わす。各ハーフワード内のバイトはデータスト
ローブによつて別個に判別される。A32はアドレス指定
には使われないが、仮想アドレスからの実アドレスを判
別するのに使われる。これ等のデバイスはメモリ中に2
³¹（約20億）までのハーフワードロケーシヨン（４ギガ
バイト）をアドレスするための手段をMPUに与える。

32ビツトのデータバスは、外部装置への又は外部装置か
らのデータを転送するのに使われる双方向３状態バスで
ある。データは１バイト幅（８ビツト）、ハーフワード
幅（16ビツト）又は１ワード幅（32ビツト）で転送する
ことが出来る。バイト出力に対して、バイトはバスのす
べてのカドラントで重複される。ハーフワード出力に対
して、ハーフワードはバスの上位半分と低位半分上で重
複される。入力サイクルに対して、ICUはデータバスの
高位のピンからのバイト、又はハーフワード、即ちD31
乃至D24或はD23乃至D16からのバイト、又はD31乃至D16
からのハーフワードを読み取る。

ICUは同時に装着された８ビツト、16ビツト及び32ビツ
ト周辺装置の任意の混合で通常は動作するようデザイン
されている。この動作はバスサイクルに応答するビツト
幅判別機能を持つ各周辺装置によつてダイナミツクに制
御される。若し、デバイスが１つのバスサイクルでMPU
のアクセス要求を完了することが出来なかつたならば、
ICUはその要求を満足するため付加的なバスサイクルを
開始する。このプロセスはMPUに対して透過性を持つ。
８ビツト及び16ビツトデバイスはハーフワードのアドレ
ススペースの任意の範囲を占めることが可能である。同
様に、ワードデバイスは１列に並んだワードのアドレス
スペースの任意の範囲を占めることが出来る。更に、IC
Uは任意のバイトロケーシヨンでMPUからのアクセス要求
を開始するようデザインされている。アクセス要求はバ
イトオペランド、ハーフワードオペランド又はワードオ
ペランドであつてよい。若しオペランドが規定境界に並
んでいなければ、ICUは、オペランドの一部が含まれて
いるメモリの中で並んだハーフワードのフイールドに向
けられた独立したバスサイクルを使つて断片的に、オペ
ランドをアクセスする。ICUのこの能力は、ストレージ
装置の物理的拘束に関する論理アドレスを処理するMPU
の責任の負担をなくすことになる。

ICUバスサイクルはバスサイクル機能コードにより判別
される２つの明確なタイプがある。７個の機能コード、
000乃至110の任意の１つを有するバスサイクルは、アド
レスバスのビツトA31乃至A01が“メモリスペース”中の
アドレスされたハーフワードロケーシヨンを区別するた
めのメモリアクセスサイクルである。111の機能コード
を有するバスサイクルは第２のタイプのサイクルであ
り、サービスサイクルと称される。これらの特殊バスサ
イクルはMPUのためのMC68000割り込み肯定機能及び他の
センス及び制御機能を遂行する。

ICUのピンにより利用可能な付加的制御情報に基づい
て、以下のような３つのタイプのサービスサイクルが更
に判別される。

従つて、サービスサイクルのレパートリは８個の制御サ
イクル、８個のセンスサイクル及び７個の（MC68000）
割り込み肯定サイクルを含む。これらの特別性能を以下
に要約する。

（ａ）サービスサイクルはMPUメモリアドレスのスペー
スを照合しない。その代りに、サービスサイクルはそれ
ら自身のサービスサイクルの“アドレススペース”を照
合する。上記のアドレススペースは８つのレベル、即ち
レベル０乃至７に分離されている。サービスアドレスス
ペースのレベル１乃至７はMC68000の割り込み肯定機能
に与えられている。一方レベル０のアドレススペースは
MPUのセンス及び制御機能に与えられており、８個のサ
ービスアドレススペースSA0乃至SA7の組に分割されてい
る。この特定の実施例のアドレススペースの全体が第２
図に示されている。

特定のMPUにICUを適用する際に、割り込み肯定アドレス
スペースはMPUのマイクロプロコードによつて排他的に
アクセスすることが出来る。換言すれば割り込み肯定サ
イクルは命令で駆動される必要はない。同様に、レベル
ゼロのサービスアドレススペース０〜２は、SENSE（感
知）及びCONTROL（制御）と呼ばれる２つの特別命令を
介して、プログラムの独占的使用のために留保すること
が出来る。他方、レベルゼロのアドレススペース３〜７
はMPUか又は、システムプログラムの何れかによつてア
クセスされ、後者は上述した同じSENSE及びCONTROL命令
を介してアクセスされる。これ等の状態の下にあつて、
サービスアドレススペース３〜７は“共用”アドレスス
ペースであり、そしてこれらのアドレススペースの適用
と両立するシステムプログラムとMPUマイクロコードと
を暗黙裡に必要とする。このような共用サービスサイク
ルのアドレススペースは第２図に交差斜線で示されてい
る。

（ｂ）サービスサイクルのあたの、アドレスバスの内容
の重みが第３図に示されている。低位ビツトA03からA01
はサービスサイクルのレベルコード、LLLを表わす。サ
ービスサイクルの７つのゼロでないレベルコードはMC68
000とコンパチブルの割り込み肯定サイクルを判別し、
他方レベルコード、ゼロは、SENSE（入力）又はCONTROL
（出力）サイクルが現在進行中であることを表示する。
高位ビツト、A31−A04はアドレス／コマンド／データ
（ACD）領域を含む。この領域の重みは特定のサイクル
に依存する。すべての割り込み肯定サイクルに対して、
ACD領域は、これらのサイクルに関するモトローラの仕
様書に従つて、常にすべてが１（付勢中は高電位）であ
る。一方SENSE及びCONTROLサイクルに対して、ACD領域
の重みはデータストローブのピンに現われる３ビツトの
サービスアドレスに依存する。第４図に示された表は特
定のMPUの各SENSE及びCONTROLサイクルのためのACD領域
を指定するものである。“共用”サービスサイクルの仕
様はMPUマイクロコードによつて、暗黙裡に設定される
ことは注意を要する。システムプログラムがサービスサ
イクルを共用する時、システムプログラムはこの仕様に
適合されねばならない。さもなければ、動作は予測しえ
ないことになる。MC68000“メモリでマツプされた入出
力”との互換性はMC68000周辺装置に透過であるレベル
ゼロのアドレススペースを使つて達成される。

（ｃ）SENSE及びCONTROLサイクルのために、データスト
ローブのピン▲▼、▲▼及び▲▼は夫
々、サービスアドレスビツトSA3、SA2及びSA1を与え
る。この手段によつて、８つの独立したSENSEサイクル
（SENSE/AAA）及び８つの独立したCONTROLサイクル（CO
NTROL/AAA）が設定される。ここで、AAAはエンコードさ
れたサービスアドレスを表わす。サービスアドレス信号
はアドレスストローブ（▲▼）とほぼ同じタイミン
グを持つている。これらの状態の下で、データストロー
ブ制御のためのデータストローブピンが利用不可能のた
め、実際のデータストローブの制御機能のための他の手
段が与えられる。SENSEサイクルのために、アドレスス
トローブ（▲▼）はアドレス／データのストローブ
の複合機能を遂行する。CONTROLサイクルに対して、出
力サービスストローブ信号（▲▼）が▲▼
ピン上に発生される。▲▼信号のタイミングはメ
モリ−アクセス書き込みサイクルのデータストローブの
タイミングと一致する。

（ｄ）データバスの32ビツトはすべてが各サービスサイ
クルの間に使われる。ICUはデータの検査又は修正を行
わないし、MPUからのサービスサイクル要求を完了する
ための付加的サイクルの開始も行なわない。出力サービ
スサイクルのために、32ビツトの“データ”がMPUから
取り出されそして１個のバスサイクルでD31−D00を介し
て転送される。入力サービスサイクルのために、D31−D
00の内容がMPUに転送される。

SENSE及びCONTROLサイクルに関して、第４図の表で特定
された特定のMPUのためのデータバスのフオーマツトが
第５図の表に示されている。このMPUに対して、プログ
ラム−開始SENSEサイクルは、デバイス応答（▲
▼、▲▼、▲▼、又は▲
▼）に従つて、４つのデータバスのフオーマツトのう
ちの任意の１つを認識することが出来る。MPU−開始SEN
SEサイクルはこの能力を持たない。MPUはこれらの通常
の応答の夫々に対して同じようにデータバスを解釈す
る。従つて、“共用"SENSEサイクル（３〜７）に対して
は第５図に示されたような単一のデータフオーマツトの
みが使われる。これに反すると、デバイスは、“共用”
サービスサイクルの原始情報を知らないから、予測出来
ない結果をもたらす。

MC68000の割り込み肯定サイクルに対しては、外部ロジ
ツクが下記のように、データバス上に８ビツト割り込み
ベクトル数を供給する。

（ｅ）サービスサイクルに対して、ICUはMPUへ、すべて
のデバイス応答を無条件で報告する。入力サービスサイ
クルに対しては、４つの通常応答、▲▼、▲
▼、▲▼又は▲▼のうち１
つの応答を報告することが出来るが、一方出力サービス
サイクルに対しては、３つの応答、▲▼、▲
▼又は▲▼のうちの１つの応答が
利用可能である。ICUのこの性質は、SENSE/CONTROLバス
サイクルに対する“４から1"の通常の出力と、“３から
1"の通常の出力との間を判別する手段を与える。この性
質は本発明に従つたICUのプログラム可能のバスアーキ
テクチヤの特性の１つである。反対に、メモリアクセス
サイクルに対して、ICUはMPUのアクセス要求を満足させ
るために、アクセスされたデバイスと動作する。若し、
１以上のバスサイクルが必要ならば、ICUは自動的にそ
のような付加的なサイクルを開始し、そして、MPUのア
クセス要求が完全に満足されるまで、付加的なサイクル
を続ける。このバス動作のすべてはMPUに対して透過性
を持つ。

（ｆ）サービスサイクルのアーキテクチヤは“プログラ
ムすることの出来るピン”（pin−programmability）と
いう重要な能力と同じ意味であることが理解される。こ
の能力は、バスサイクルの周期において、ICUの外部手
段が種々の出力信号ピンの確定した状態を特定する機能
である。サービスサイクルがこの性質を持つているか
ら、アドレスバスのフイールドの内容、サービスアドレ
ス及びCONTROLサイクルのデータバスの全内容がMPUによ
つて制御される。この性質のユニークさを理解するため
に、通常のメモリアクセスサイクルが実行される方法を
挙げてみる。即ち、これらのサイクルに対して、インタ
ーフエイス制御装置は、各特定のバスサイクルの要求を
満足させるために、１つ又はそれ以上のバスサイクルを
遂行することにより、そして実行アドレス、データスト
ローブの選択及びデータバスの内容（CONTROLサイクル
のための）を調節することによつてMPUのアクセス要求
を満足するよう動作する。この動作は本発明に従つたサ
ービスサイクルの動作に対して、際立つて対照的であ
る。本発明に従つたICUは介入を行なわず、その代り
に、MPUの制御情報を直接に出力ピンに“通過”させ
る。この能力は、MPUのみならずユーザのプログラム自
身も、アクセス要求及びアクセス要求のすべての属性を
オリジネートすることが可能となる重要な結果を生ず
る。SENSE又はCONTROLの要求が最終的に何処から来たか
についてICUは関知しないのにも拘らず、ICUのアーキテ
クチヤはユーザがプログラムすることの出来るインター
フエイスの特性の基礎となる。この性能は、サービスサ
イクルの各要求に対してICUが行う細部まで解析したス
テータス応答によつて更に強化される。

ICUアーキテクチヤはまた、“マクロサイクル”の概念
を開示する。マクロサイクルは、マクロサイクル入力プ
ログレス（▲▼）信号によつて判別される、論理
的に分離されたバスサイクルのシーケンスとして定義さ
れ、以下の特性を持つている。

（１）マクロサイクルの周期の間で、ICUは通常HALT
（停止）要求に応答しない。通常HALT要求はマクロサイ
クルの最終のバスサイクルの後にだけしか取り上げられ
ない。

（２）マクロサイクルを開始すると、ICUは、マクロサ
イクロが完了するまで、バスの主導性（master−ship）
の如何なる要求にも応答しない。

（３）周辺デバイスによる、任意のマクロサイクルを再
履行するあらゆる通常の試みは、ICUにマクロサイクル
を終了させて、“再履行要求却下”ステータスをMPUに
与える。

マクロサイクルはMPUからの“開始”及び“停止”（sto
p）信号に応答して通常、開始しそして終了する。マク
ロサイクルの目的は共用したメモリへのアクセスを直列
化する手段を与えることにある。マクロサイクルは、MC
68000マイクロプロセツサの拡大能力であるtest−and−
set及びcompare−and−swap命令をMPUによつて実行する
際に用いられる。

MC68000マイクロプロセツサのために、バスサイクル
は、アドレスストローブを使つて、共通クロツクで外部
的に同期することが出来る。この信号はバスサイクルの
第２クロツク周期の開始直後に現われて、次の（第３
の）クロツク周期の開始前に有効であるよう保証されて
いる。本発明に従つたICUはMC68000よりも早期に生ずる
完全クロツク周期を同期させる手段を与える。

これは、各バスサイクルの始めで付勢されるバスサイク
ルプログレス（▲▼）信号で達成され、そして
バスサイクルの最終クロツク周期の開始まで活性に保た
れる。▲▼信号を使つて、外部ロジツクは、早
期に完全クロツク周期を“開始”することが出来る。こ
の能力は単純な外部ロジツクの基礎を与え、又はより良
い性能を与える基礎となる。

ICUバスサイクルの最小周期は入力に対して３クロツク
周期で、出力に対しては４クロツク周期である。これは
ICUの隠れた能力である。然し、バスサイクルの実際の
周期は周辺デバイスの応答速度に依存する。“ストラツ
プ”（strapped）肯定信号を利用し、又はバス入力サイ
クルの開始の1.5クロツク周期内でそれらの肯定信号を
付勢するデバイスは３つのクロツク周期動作を完成する
ことが出来る。ストラツプ肯定信号を利用するが、然し
３クロツク読み取りサイクルに適合しない既存の外部デ
バイスのロジツクをIPUコンパチブルにするために、ICU
はバス入力サイクルのピンで選択可能な最小周期を備え
ている。3T/▲▼のピンの使用を介して、バス入力
サイクルの“通常”の４クロツク周期（4T）又は“早
い"3クロツク周期（3T）の最小周期を選択することが出
来る。

実施例の具体的手段において、16ビツトのデータ路がMP
Uへデータを入力しそして出力するのに用いられてい
る。これは、ICUが単一のバスサイクルで外部バスから
フルワード（32ビツト）を転送するために、２つの内部
（MPU/ICU）サイクルを遂行しなければならないことを
意味する。その結果整列したワードを記憶するための最
小有効サイクルは７クロツク周期であり、それは最初の
ハーフワードを緩衝記憶するため３クロツク周期を含
み、そしてバスサイクルのために４クロツク周期を含
む。これは２つの“back−to−back"サイクルに比べて
１クロツク周期の節約になる。MPUはオペランドの整
列、即ちアライメントをチエツクしないから、ICUは３
クロツク周期の緩衝記憶時間で、すべての出力ワードの
アライメントをチエツクしなければならない。このアラ
イメントのチエツクは最初の２クロツク周期で完了する
ので、バスサイクルは、オペランドが整列していなくと
も、わずか２クロツク周期の遅延だけで開始することが
出来る。このバスサイクルは最初のハーフワード、又は
１ワードのうちの１バイトを転送し、そして、ターゲツ
トアドレスに基づいて、１つのサイクル、又は２つのサ
イクル、又は３つのサイクルでワードの転送を完成する
ことが出来る。従つて、ワードが整列していたとすれ
ば、転送プロシージヤは１クロツク周期を節約すること
が出来るが、他方、若しワードが整列されていなければ
２つのクロツク周期が失われる。マイクロコンピユータ
の適用例の調査によつて、整列ワードの発生頻度は非整
列ワードの発生頻度を超かに越えて大きいことが分つて
いるので、このプロシージヤは、バツフアリング／チエ
ツキングの周期及び単一の32ビツト出力サイクルが完全
に除去されたとしても、実際上、よりよい性能を生じ
る。バツフアリング／チエツキングがバスの“オフライ
ン”使用でしばしば重複される、バスの競合が高い度合
で生ずる場合には特に上述のことが当て嵌まる。周辺デ
バイスに32ビツトのデバイスがないシステムはこの能力
の恩恵に浴さない。従つて、ICUアーキテクチヤには抑
制、即ち、サツプレス32ビツト出力ピンが設けられ、こ
れによりユーザは、バツフアリング／チエツキングの遅
延なしで、フルワード又はバイト又はハーフワードを一
時に記憶するようICUを強制することが出来る。

ICUは15の別個の方法の任意の１つ及びその幾つかの変
化で、バスサイクルに応答する外部デバイスのための手
段を当てる。ICUの外部インターフエイスの10本のピン
に関連したICUのこの特性はそのサイクルの結果をその
まま表わす信号によつて、バスサイクルを終了するた
め、オフチツプ（off−chip）ロジツクを付勢する。こ
の特性は、向上した性能の基礎であり且つ外部デバイス
における応答ロジツクの量を減らすための基礎であつ
て、ICUのプログラム化（programmability）にも寄与す
る。

15個の応答は第６図に示された４つの明確に分れた応答
クラスに分類されている。４つの通常応答は混在したビ
ツト幅デバイス処理と、上で簡単に述べたICUのデバイ
ス肯定（ACK）報告特性との基礎である。特に通常応答
は、（ａ）メモリアクセスサイクルの間でデバイスのビ
ツト幅と、（ｂ）サービスサイクルの４つの結果のうち
の１つの“通常”結果とを判別するまえのダイナミツク
手段である。サービスサイクルに対して、ICUはMPUへ特
定の通常応答を常に報告する。他方、MPUは非プログラ
ムで開始されたサービスサイクルのために、その情報自
身を使用することが出来る。又は、MPUはプログラムで
開始されたサービスサイクルのために状態コードをセツ
トすることが出来る。後者の場合、プログラムは特定の
出力によつて一度にブランチし、これによつて、同じ情
報をセンスするための付加的命令（及びバスサイクル）
の必要性を除去する。

第６図に示した８つのデバイス除外のすべてはMPUへ常
に報告される。これはメモリアクセスサイクル又はサー
ビスサイクルに拘らずすべてのバスサイクルに適用す
る。デバイス除外に応答するMPUの動作は任意である。
図示した例を取つて説明すると、この特定のMPUの動作
は以下の３つの条件付の動作の１つの動作を含む。

ケースA:関連したバスサイクルがプログラムで開始した
SENSE又はCONTROLサイクルである場合、その場合だけに
限つて、MPUはデバイス応答をエンコードしそしてSENSE
/CONTROL命令で指定された汎用レジスタ中にデバイス応
答を記憶することが出来る。次に、その除外のための特
定の動作を行うことなく、通常の動作に戻る。従つてこ
の状態の下で、除外はMPUに対して実質的な透過性を持
つ。

ケースB:関連するバスサイクルがプログラムで開始した
SENSE又はCONTROLサイクルではなく、且つデバイス応答
が▲▼か▲▼か▲▼
か▲▼（単一の信号）の何れかである場
合、MPUはマシンチエツクを強制し、そして符号化され
た形式のデバイス応答を含む65ビツト割り込みコードを
発生しそして記憶する。

ケースC:関連するバスサイクルがプログラムで開始した
SENSE又はCONTROLサイクルではなく、且つデバイス応答
が１個以上の▲▼信号を含んでいる場合、MP
Uは組合せ信号の特別の動作を取ることが出来、そして
デバイスが発生した割り込みコード（プログラムチエツ
ク又はマシンチエツクに対応した）を、デバイスから主
メモリ中の適当な事前割り当てのロケーシヨンへ移動す
ることが出来る。

特定の除外をMPUへ直ちに報告する結果、MPUは、その除
外を判別するためのその上のバスサイクルを取ることな
く、その除外に対する特定の応答を一度に開始すること
が出来る。これは性能を改善するばかりでなく、デバイ
ス応答が、汎用レジスタ（ケースＡ）又は主メモリ（ケ
ースＢ及びＣ）の何れの場合にも効果的にバツフアされ
る。これは、バスサイクルの出力ステータスをデバイス
に保持させる必要性を除去し、これによつて外部デバイ
スロジツクを簡単化する手段を与える。加えて、ケース
ＡはSENSE又はCONTLOLに対する除外応答の厳密な細部を
持つたプログラムを準備することによつてICUのプログ
ラム化に寄与する。

単一のインターフエイスチエツク（第６図参照）は、IC
Uがデバイス除外を処理するのと全く同じに、ICUによつ
て処理される。換言すれば、それは個々にMPUに報告さ
れる。一方、MPUの動作は、ケースＡ及びＢのデバイス
除外と同じである。従つて、その結果はまた同じであつ
て、より良い性能と、単純化されたデバイスデザイン
と、強化されたプログラム化の基礎を与える。“インタ
ーフエイスチエツク”応答と“除外”応答との間のクラ
ス分けは任意であることは注意を要する。例えば、デバ
イスは複数のACK信号を使つて特定の除外を意図的に作
ることが出来るし、又はデバイスは制御サイクルに対す
る▲▼応答に特定の意味を割り当てることが出来
る。従つて、インターフエイスチエツクは通常の意図的
でない応答について、クラス分けしうるかも知れない
が、単純化するために、インターフエイスチエツクは互
に区別出来ない共通の応答クラスに纒められる。

ICUは、適当な外部デバイスで開始される再履行要求シ
ーケンスに応答して、任意のバスサイクルを再履行す
る。各再履行要求シーケンスは以下の如き３つの基本位
相を含む。

（ａ）準備位相。外部デバイスは再履行されるべきバス
サイクルに応答して▲▼及び▲▼を表
示する。ICUはそのバスサイクルを終了することによつ
て応答し、そして無条件でバス仲裁を付勢する。若しマ
クロサイクルが進行しているならば、それもまたバスサ
イクルと共に修了される。

（ｂ）待ち位相。外部デバイスは▲▼及び▲
▼信号を活勢に維持するが、それは要求シーケン
スの進行位相を開始する前に、外部デバイスが要求する
論理機能を遂行する。待ち位相の期間は任意であり、そ
してバス仲裁はICUで行われる。

（ｃ）開始位相。外部デバイスの実行、即ちプロシード
の準備が整うと、それは、ICUへ供給される以下の３つ
のプロシード信号のうちの１つを付勢する。それらの信
号は、 （c1）再履行。外部デバイスは、▲▼信号の除
去から少なくとも１クロツク周波数の▲▼の除
去として定義されている、MC68000コンパチブル“優先
開放”シーケンスを遂行する。これは、前のバスサイク
ルを再履行することをICUに要求する。ICUは、前のバス
サイクルがマクロサイクルの中にない場合にだけ、この
信号に応答してサイクルを再履行する。若し、マクロサ
イクルが開始されていたならば、ICUは前のバスサイク
ルを再度動作せず、その代りにMPUへ再履行要求却下ス
テータスを与える。

（c2）無条件再履行。外部デバイスは▲▼信号
の滅勢と同期された補助リセツト（▲▼）
信号の瞬間的付勢によつて活勢化する優先開放シーケン
スを遂行する。ICUは前のバスサイクルを無条件で再履
行し、そして若しマクロサイクルが進行中であるなら
ば、それもまた、再開始され、そして▲▼信号は
角レスストローブと共に再付勢される。このすべての動
作はMPUに対して透過性を持つている。

（c3）取り消し。外部デバイスは、▲▼及び▲
▼の同期除去か又は▲▼の除去前の▲
▼の除去の何れかで限定される“逆開放”シー
ケンスを遂行する。これは、前のバスサイクルの再履行
なしで開放することと、再履行要求取り消しステータス
をMPUに転送したことをICUに報告する。

従つて、ICU再履行アーキテクチヤは、再履行プロセス
の間でそのマクロサイクルを視覚で捉えられない侵略の
危険にさらすことなく、MC68000型のデバイスを動作す
るため、関連するMPUのためのコンパチブルな手段を提
供する。この手段は、MC68000デバイスがICUのマクロサ
イクルを認識することが出来ず且つ無条件の再履行要求
シーケンスを遂行することが出来ないことを補う。従つ
て、MC68000型のデバイスの代替“動作”は再履行及び
取り消し動作だけである。マクロサイクルにおいて、修
飾された再履行要求はICUによつて常に却下され、これ
によつてマクロサイクルが侵略されるのを防止する。こ
の場合、回復は、間接的なソフトウエアで支持された手
段で達成されねばならない。然しながら、ICUで使用す
るために特にデザインされた無条件の再履行要求（c2）
を外部デバイスによつて使用することは、これらの外部
デバイスもまた▲▼出力信号を使うことになるか
ら、これによつて、共用メモリスペースは再履行プロセ
スの間で侵害されないことを保証する結果を生ずること
は注意を喚起する必要がある。

ICUは周辺デバイスからの適当な要求に応答してすべて
のバスサイクルを“停止（HALT）”する。術語“HALT"
（停止）は現在のバスサイクルが完了したことと、待ち
状態に続くバス仲裁を付勢したこととを表わす。この場
合、上述の待ち状態の間で、ICUはそのバス仲裁及び割
り込み検出機能を除き、アイドルする。待ち状態の期間
は、周辺デバイスがHALT信号を“開放した”時、任意に
終了する。従つて、ICUは再履行要求シーケンス毎にバ
スサイクルを停止する。

HALTは通常タイプと疑似タイプとの２つのタイプに定義
される。通常HALTは常に、MPUに対して透過であり、そ
の関連バスサイクルはいつでも通常に完了する。更にま
た、通常HALTは▲▼信号を含む信号に応答して
いつでも発生する。マクロサイクルがない場合、通常HA
LTは通常終了信号と共に▲▼信号を単に付勢す
ることにより達成される。通常HALTはまた、適当な再履
行プロセスを介してすべてのバスサイクルで達成するこ
とが出来るが、一方バスサイクルはHALT開放により再履
行される。

疑似HALTは、上述した状態の下で、デバイスが以下の３
つのクラスの１つに該当した時に生ずる。即ち、（ａ）
常に、デバイス除外のとき、（ｂ）若し、バスサイクル
が再履行でなければ、再履行のとき、（ｃ）▲
▼が同時に付勢されていれば、インターフエイスチエツ
クのとき。対応する終了信号が除去されると、ICUは動
作を再開して、MPUへ除外ステータスを転送する。デー
タ転送は正しく行われたかも知れないし、正しく行われ
なかつたかも知れない。従つて、疑似HALTを惹起した状
態はMPUに対して透過ではない。更にまた、疑似HALTに
関して、HALT動作と▲▼信号の間に区別があ
る。或る疑似HALTは、例えば、第６図の表に示されたデ
バイス除外の場合のように独立して▲▼信号を
発生する。尚、第６図において、疑似HALTに対して、▲
▼信号を同時に使用することは不必要か又は無
効であることが示されている。

ICUのHALTアーキテクチヤの基礎はその再履行アーキテ
クチヤの基礎と同じである。ICUは、バス仲裁が付勢さ
れたHALTプロセスの間で、マクロサイクルを、視覚で捉
えられない侵略の危険にさらすことなく、標準的なMC68
000型の周辺デバイスとコンパチブルであるようデザイ
ンされている。MC68000型のデバイスからの通常のHALT
要求はマクロサイクルの間では単純に無視される。マク
ロサイクルのバスサイクルは、共用の装置資源の保全性
が保証出来る時に限つて使用が意図されている特別のプ
ロシージヤ（即ち、無条件再履行）によつて通常は停止
される。

ICUは、バスサイクルに対する周辺デバイスの同期応答
に、”障壁”手段を与え、これによつて、この手段がな
ければ必要としたであろうバスサイクルの時間に対し
て、１完全クロツク時間の減少を達成することが出来
る。ICUのこの特性を第７図に示された"4T"期間のバス
サイクルのタイミング図を参照して以下に説明する。こ
のバスサイクルの期間は常に（４＋Ｎ）Ｔである。この
場合、Ｔはクロツク周期で、（Ｎ＋１）Ｔはバスサイク
ルの検出シーケンス（位相）の期間である。通常終了に
対してはＮ０であり、そして除外的終了に対してＮ
１である。Ｎの値は周辺デバイスのみによつて決めら
れ、特に、周辺デバイスがバスサイクルの出力制御に如
何に速く応答出来るかによつて決められる値である。IC
UはクロツクS4_iとS5_iの間の負の遷移におけるデバイス
応答信号をサンプルし、そしてICU検出ロジツクはS5_iの
周期でその出力を解析する。検出ロジツクの出力はICU
の次の動作を決める。従つて、S5_iの間で、若し、検出
ロジツクが終了信号を検出すると、ｉ＝Ｎと、状態S6及
びS7が無条件で続き、これによりバスサイクルを終了す
る。ここで、周辺デバイスの応答ロジツクがバスサイク
ルの開始時点から測つて（３＋Ｎ）Ｔの時間を必要とす
る周辺デバイスの状態を考えてみる。この説明を簡単に
するために、Ｎ＝０の特別の場合を説明し、それによつ
て一般論が分るようにする。このデバイスに対して、バ
スサイクルの応答はS5₀の終りまで得ることは出来な
い。これは、ICUがラツチしてデバイス応答を解析し
て、5Tのバスサイクルの期間を導くために、他の１完全
クロツク期間（S4_iとS5_iの間の負の遷移）が必要である
ことを意味する。若し、周辺デバイスがICUロジツクを
侵略することを許され、そして特別のデバイスの発生し
た取り消し信号を、アンドゲートを使つてICU検出ロジ
ツクの出力へ供給したならば、そのデバイスはS4₀の間
で、バスサイクルの臨時の通常応答を表示することが出
来る。換言すれば、周辺デバイスはICUの動作とそれ自
身の動作とを重複し、そしてあとで最初の（臨時の）応
答を解析する。S5₀の間で、若し、デバイスがこの時間
でバスサイクルを完了することが出来ないことを、その
デバイスが発見したならば、デバイスはその取り消し信
号で単純に取り消しを申し立てることによつて、ICU検
出シーケンスの出力がバスサイクルを終了させないよう
にする。この動作は第８図に示された取り消し信号のタ
イミング図によつて示されている。他方、若し、デバイ
スがクロツクの半分の期間だけ早期に表示されたので、
デバイスがバスサイクルを完了出来ることを、デバイス
が発見したとすれば、デバイスは検出シーケンスの出力
を妨害（取り消しを申立てることによつて）しない。従
つて、これらの手段によつて、デバイスは5Tのバスサイ
クルではなく4Tのバスサイクルで通常の機能を遂行する
ことが出来る。簡単に言えば、このような手段は、動作
が成功裡に完了することにデバイスを参画させ、そし
て、動作が成功裡に終らなかつた場合、この取り消しの
方法を信頼あるものにする。この能力がICUに含まれ
る。これは補助リセツト（▲▼）ピンを使
つて達成され、取り消し信号はこのピンに印加される。
取り消し信号はデバイス応答のすべてのクラスの開始信
号に対して有効であるが、然し、通常応答ではない“開
放”位相に対しては有効ではない。更にまた取り消し信
号は、その期間が10Tである限り、外部のリセツトに危
険なしに適用出来る。外部のリセツトの時間は取り消し
プロセスの必要な期間を超かに越えている。

ICUは、同時に動作しうる７個までの割り込み要求を検
出する能力を与える３つの別個の割り込み要求グループ
を持つている。これらのグループは第９図の表に示され
ている。各割り込み要求は、若しその要求が早期に除去
されれば、有効にすることは出来ない。割り込み要求は
何時でも与えることが出来る。同期及びスキユー動作は
ICUで行われる。ICUは入力クロツクの各負の遷移で10本
の割り込み要求ピンをサンプルする。グループ内のすべ
ての割り込み要求は１クロツク周期、早期に検出される
点と、その要求又は除去がICUの割り込みレジスタ（IR
R）に記憶される点とで同一である。IRRレジスタ中の割
り込み要求はMPUによつてサンプルされる。最初の検出
から、IRRに記憶されるまでのICUを通る伝播時間は2.5T
であり、この場合、Ｔは入力クロツク周期である。この
検出方法は割り込み要求ライン上のすべての優先動作か
らMPU/ICUVLSIチツプを遮蔽するようデザインされてい
る。割り込み処理はMPUによつてすべて処理される。各
割り込み要求はMPUからの応答を直ちに引き出し、そし
て、要求元へその応答を転送するために、MPUはICUの機
能を再度引き出さなければならない。ICUの実施例と関
連した特定のMPUによつてこの目的のために使われる機
能は第10図の表に示されている。５つのシステム割り込
み要求に対して、MPUはSENSE/4又はSENSE/5サービスサ
イクル、即ちセンスシステム割り込みコード低／高と称
されるサービスサイクルで応答する。これらのサービス
サイクルはマイクロコード又はプログラムで開始させる
ことが出来る。即ち、それらはシステムの”共用”サー
ビスサイクルのなかにある。IBMシステム370の割り込み
クラス（５つのうちの１つ）は第４図の表に示されたよ
うにアドレスバスのACD領域と同じ位置にある。要求元
はこれらのサービスサイクルの何れかに応答して、対応
する割り込み要求を除去する。優先要求グループの割り
込み要求に対する応答は、システム370CPUステートイン
ジケータのピンに単独で現われ、そして、Ｅユニツトダ
ンプの場合は、ダンプ自身の動作である。ダンプ要求は
ダンプの完了前に除去されるか、又はダンプは繰返され
る。MC68000のグループのベクトル割り込みに対するMPU
の応答は、MC68000の割り込みにすべての点で対応する
“割り込み肯定”サイクルである。然しながら、要求元
は、データバス上に以前に記された３つのポジシヨンの
任意の１つのポジシヨン中に８ビツトの割り込みベクト
ル数をセツトし、そしてそのロケーシヨンを適当な肯定
（aknowledgement）によつて定義する。自動ベクトルは
MC68000と全く同じに▲▼応答を表示する。MC680
00のデバイス応答は勿論、割り込み肯定サイクルに応答
して除去されるべきである。

ICUのバス仲裁アーキテクチヤはMC68000のそれと同じで
ある。それは、同じ３つの信号、バス要求（▲▼入
力）、バス付与（▲▼出力）及びバス付与肯定（▲
▼入力）を利用し、そしてその外部バスにア
クセスする限りにおいて、同じ３つのクラスのデバイ
ス、即ち超マスタ（ICU自身）、マスタ及びスレーブを
包含する。ICUは、他の２つのクラスの任意のデバイス
と共にバスサイクルを開始することが出来るが、一方、
通常のマスタデバイスはスレーブデバイスとだけバスサ
イクルを開始することが出来る。スレーブデバイスはバ
スサイクルを開始する能力は持つていない。任意の与え
られた時間で、バスを制御しうるのは１個のマスタデバ
イスに限られる。然しながら、MC68000のためにデザイ
ンされた或る種のマスタ型のデバイスとの互換性に影響
する２つのアーキテクチヤの間に或る特別の差異があ
る。

ICUに対する、バス要求のバス付与応答は、▲
▼を要求するマスタデバイスによる申立のために必要
な条件である。この条件の違反はICUとの衝突が生じ、
予測しえない結果を生ずる。このことのすべてを以下に
説明するが、説明を単純化するため、信号の表示方法は
論理状態を示し、実際のレベルを示すものではない。

（１）BRは何時でも付勢することが出来、且つそれが申
し立てられた直後に、要求元によつて通常取り消され
る。

（２）BGはBRに対するICUの応答である。これはその他
の如何なる理由によつても付勢されない。最大応答時間
は特定出来ず、且つ要求基によつて決定出来ない。BGが
バスサイクルの間で付勢された時、その付勢はバスサイ
クルのS6の初めに生じ、MC68000の場合、１クロツク周
期遅延する。BGはBGACKの申し立てに応答して取り消さ
れるか、又はBRの事前除去（取り消し）に応答して取り
消される。

（３）BGACKはBG・▲▼の応答である。即ち、BGACK
は、BGが活性であり、同時に、ASが不活性でなければ、
申し立てられるべきでない。BGACKがひとたび付勢され
ると、BGACKはバスのマスタ状態の全期間の間、活性に
保持されねばならない。バスのマスタ状態は特定の制限
時間はない。

（４）バスの”使用中”状態はBGACK＋ASと同じ意味で
ある。ここで、AS_ICUはICUの駆動されたアドレスストロ
ーブを表わす。与えられた使用状態は特定の制限時間は
ない。従つて、システムデザイナはオーバーラン可能の
デバイスの必要性を考慮に入れるべきである。

バス仲裁の”厳密な制御”の第１の理由は、MC68000と
異なり、ターゲツトアドレスがサイクル毎に変わるかも
知れない関連バスサイクルのシーケンスを遂行するICU
の能力に関係している。特に他のデバイスに対するバス
の利用可能性は、マクロサイクル、非整列のオペランド
そして、１バスサイクルよりも多いバスサイクルを必要
とするワード転送によつて影響される。ICUに対して、B
G信号は明確であり、且つICUに従わねばならない。これ
はMC68000の役割とは全く異なつている。マイクロプロ
セツサに対して、BG信号は、（１）バスサイクルの間に
付勢されたならば、バス開放の初めを早期に知らせるこ
とと、（２）外部の直列優先割り当てロジツクを実行す
る手段とを与える実質的に単なる便宜的なものにすぎな
い。例えば、MC68000に対して、要求元は▲▼又は
▲▼を与えることによつて、単にバス開放を
結論し、そして、▲▼の活性化を監視する。これら
の信号の何れかが与えられた後、4.5Tが経過し、ASが不
活性であれば、バスは直ちに利用可能である。他方、上
述の時間で▲▼が活性であれば、ASが後で取り消さ
れるや否やバスは利用可能になることが結論づけられ
る。MC68000に対して、読み取り／修飾／書き込みサイ
クルはMC68000のサイクルの最も長い周期よりも長くな
ることはない。

たつた２つの例外のケースを除いて、MC68000と同様にI
CUはバス仲裁を付勢することなく２以上のback−to−ba
ckサイクルを取らない。この２つの例外は（１）マクロ
サイクルが動作している時と、（２）記憶された１バイ
トに続くハーフワードのビツト列において、ワードでは
ない整列された物理的境界を持つたフルワードを記憶す
る時とである。

最後に、ICUが３つの状態である高インピーダンス状態
にその状態を制御し又は維持する特別な状態があること
を指摘する必要がある。これらの状況は以下の３つの条
件の同時発生である。それらの条件は、 （１）バスはMPUによつて必要がないことと、（２）ICU
はアドレスストローブを駆動していないことと、（３）
以下の３つの条件のうちの１つの条件、即ち（ａ）MPU
のコマンドに応答してICUがHALTを駆動することか又
は、（ｂ）バス仲裁”状態マシン”がバスのマスタ状態
の論理的有効要求を検出することか又は、（ｃ）バスが
外部マスタの制御の下で使用中であることである。ICU
はまた、その３つの外部リセツトシーケンスの任意の１
つの期間でその制御を３状態にする。

〔実施例〕

本発明の理解を容易にするため以下の説明は幾つかの項
目に分けて記載する。最初の重要な主題はICUの外部ア
ーキテクチヤである。アーキテクチヤはピンの接続仕様
とMPU/ICUインターフエイスとの両方を含む。MPU/ICUイ
ンターフエイスは外部アーキテクチヤの１部として考え
るのが適当である。何故なら、MPU及びICUは物理的には
同じVLSIチツプを共用するけれども両者は論理的には別
個のものであるからである。このことは、区別が行われ
ていない従来技術とは異質の重要で且つ新規な相異であ
る。第２の重要な主題は実施例の形で示したこのアーキ
テクチヤの実施手段である。この実施手段は実行ロジツ
クと制御ロジツクとを分けて取扱つた２つの項目で説明
される。MPUと同様に、ICUは実行ユニツトと制御ユニツ
トで構成されるのを特徴とする。実行ユニツトは制御ユ
ニツトによつて制御され、且つ、種々のレジスタ、ラツ
チ、マルチプレクサ、ロジツク、そしてMPU及びオフチ
ツプ（off−chip）デバイスとの間の物理的インターフ
エイスを与えるデータバス及びアドレスバスを含んでい
る。ICUの頭脳は制御ユニツトである。実行ロジツクの
説明において、制御ロジツクにより発生される制御信号
の細部についての記載は行わない。その代りに、これ等
の信号自身は後述される項目で説明されている。実行ロ
ジツクは、ICUの種々の機能が遂行されるメカニズムを
形成する。制御ロジツクは、これらの機能が遂行される
時期を決定する。

外部アーキテクチヤ、 ピンの接続仕様 第11図を参照すると、ICU100はアドレスバス101及び４
バイト幅のデータバス102a、102b、102c及び102dを介し
て、異なつたアドレス幅及びデータ幅を有する複数個の
デバイスに接続されていることが示されている。例え
ば、代表的な16ビツトMC68000デバイス103はアドレスバ
ス101の23本のラインと、データバス102c及び102dの高
位の２個のバイトに接続されている。同様に、代表的な
８ビツトMC68008デバイス104は19本のアドレスバス101
のラインと、データバス102dの高位バイトに接続されて
いる。これ等の２つのデバイスは、データ幅の相違にも
拘らず、同じデバイスのフアミリーに属している。ま
た、代表的なMC6800デバイス105が示されており、それ
は15本のアドレスバス101のラインとデータバス102dの
高位バイトへ接続されている。これは別種類の８ビツト
デバイスであり、デバイスの異なつたフアミリーに属し
ている。これ等すべてのデバイスはまた、ICUの種々の
制御信号ピンへ接続されており、このピンによつてこれ
等のデバイスとICUはコミユニケーシヨンを行う。MC680
08及びMC6800デバイス104及び105の場合は、必要とする
幾つかの制御信号を発生するために、付加的な小規模の
集積（SSI）ロジツク106が必要である。既に市場で入手
可能なMC68000デバイスのフアミリーに加えて、本発明
に従つたICUはまた、それ自身の32ビツトデバイスのデ
ザインと、アタツチメントとを考慮している。このタイ
プのデバイスが参照数字107で示されている。第11図に
示されたデバイスの組合せは単なる説明のためであつ
て、与えられたシステムによつて、これ等のタイプのデ
バイスで異なつた組み合せが出来ること勿論である。

ピンの指定及びICUの機能は第12図に示した表に要約さ
れている。この表から、第11図に示したSSIロジツク106
はMC6800デバイスで使われるデータストローブ▲▼
を発生するため、MC68000デバイスで使われる上位デー
タストローブ▲▼及び下位データストローブ▲
▼とを結合することが理解される。加えて、アドレ
スMC68008及びMC6800デバイスに要求されるアドレスビ
ツトA0がロジツク106中の▲▼及び▲▼か
ら取り出される。ロジツク106は真理値表及びアンドゲ
ートによつて表わされる。

ワードストローブ▲▼は、出力動作の間だけ、即ち
ICUが32ビツト全体を１列に並べて転送するためのデー
タバスを準備する動作の期間だけの非サービスサイクル
に付勢される。これらのビツト転送のための▲▼
及び▲▼はMC68000の互換性を維持するため、同
時に付勢され、且つA1はゼロにセツトされる。バイト及
びハーフワード転送は▲▼又は▲▼だけを
使つたICUによつて表示される。

読み取り／書き込みサイクルのためのアドレスバス101
は、MPUがアドレスビツトA31−A01を使つて2³¹個のハー
フワード（16ビツト）ロケーシヨンまでアドレスするこ
とが出来ることを除いて、MC68000マイクロプロセツサ
のアドレスバスとして全く同じ重みを持つている。バス
のA32はアドレス用には使われず、実アドレスタグに使
われる。このタグが活性化（高電位）された時、バスラ
インA31−A01上の関連するアドレスは実アドレスであ
る。A32が不活性の時は、関連したアドレスは仮想アド
レスとして解釈される。A32のレベルはMPUだけによつて
決められる。

ワード転送肯定▲▼信号は、32ビツトデバイ
スがバスサイクルの出力制御の通常応答を表示するため
に使われる。▲▼信号が入力動作で使われた
時、その信号は、アドレスされたデバイスがアドレスビ
ツトA31−A2に対応する32ビツトのフル整列ワードをデ
ータバス上に、周期時間T31（MC68000の電気的仕様書を
参照）内で供給されたことを表わす。上記のワードは、
デバイスがICUからストローブ信号の滅勢を検出するま
で、維持される。▲▼信号が出力動作に応答
して使われる時、▲▼信号は、デバイスがデ
ータバス上にバイト、ハーフワード、又はワードを受け
取つたこと、そしてICUがバスサイクルを決定するため
動作しうることとを表示する。データバスのフオーマツ
トはデータストローブによるバスサイクルの開始時にデ
バイスへ表示される。

すべてのサービスサイクルは３つのデータ転送肯定信
号、▲▼、▲▼、▲▼
及び▲▼の応答がインターフエイスチエツクを生
ずることを除き、同じように取扱われる。割り込み肯定
サービスサイクルのために、各肯定信号は下記のような
重みを有する。デバイスの応答 割り込みベクトルのロケーシヨン ▲▼ D07−D00 ▲▼ D23−D16 ▲▼ D31−D24 割り込み肯定サイクルにおける▲▼の応答は、ベ
クトルが転送されなかつたことと、プロセツサが割り込
み要求を自動ベクトルとすべきであることとを表わす。
これは通常応答である。

13個のバスサイクル応答信号の各々は負のエツジでトリ
ガされるＤ−タイプのフリツプフロツプのＤ−入力に供
給される。これらの同期フリツプフロツプの出力はMPU
にただ１つのステータス応答を発生するICUの検出ロジ
ツクを駆動する。４個の肯定信号、▲▼、▲
▼、▲▼又は▲▼のうちの
任意の１個を検出すると、MPUに通常ステータス応答を
発生する。１個以上の肯定信号を検出すると、“インタ
ーフエイスチエツク”を発生する。ICUが肯定信号を記
憶し、そして除外信号が記憶されなかつた時は、ICU
は、第７図に示されたように、バスサイクルのステータ
ス６に入る。

バイト転送肯定信号、▲▼はバスサイクルの
出力制御へ通常応答を表示するため、MC6800とは異種の
８ビツトデバイスによつて用いられる。▲▼
信号が入力（読み取り）動作に使われた時、その信号
が、１バイトの取り出し、又は16ビツトの高位バイトの
取り出しである場合、アドレスされたデバイスはデータ
バス102dのD31−24上に、周期時間T31内でアドレスバイ
トをセツトしたか、又はセツトするだろうことを表わ
す。若し、取り出し要求が16ビツトのハーフワードであ
つたならば、ICU100は▲▼に応答して、ハー
フワードの低位バイトを取り出すよう直ちに動作する。
出力（書き込み）動作に対して、▲▼信号の
付勢は、アドレスされたデバイスがデータバス102dのD3
1−D24上の情報のみを読み取つたことと、ICUが関連す
るバスサイクルを終了するよう動作することとを表わ
す。デバイスはA31−A0に対応するロケーシヨンにバイ
トを記憶する。この場合▲▼＝１ならば、A0＝１
であり、若し▲▼＝０で且つ▲▼＝１なら
ば、A0＝１である。若し、▲▼が16ビツト記
憶（▲▼＝▲▼＝１）に応答して▲
▼が受け取られたならば、ICU100は低位バイトを記
憶するため、別のバスサイクルを自動的に遂行する。す
べてのバイト出力転送に関して、バイトはデータバスの
すべてのカドラント上で重複する。

有効メモリアドレス▲▼及び駆動Ｅ信号が、これ
らの信号に関するMC6800の仕様と合致して、▲▼
に応答して印加される。

ICUの信号のレパートリが第12図の表に示されている。
第12図で定義されていない信号が第11図に示されている
第11図は装着能力と、ICU100及び外部接続のデバイスの
間の基本的なコミユニケーシヨンとの明確な概念を与え
るための単純化した図である。

外部アーキテクチヤ、 MPU/ICUインターフエイス 第13図に示されたように、ICU100は外部デバイスと、チ
ツプ上のMPU、即ちオンチツプMPUとの間のコミユニケー
シヨンを与える。ICUへのコマンドはMPUに置かれたプロ
セツサコマンドレジスタ（PCR）108で発生される。この
レジスタの内容は第14図に細部に示されている。コマン
ドに対するステータス応答はICU100の中の検出ロジツク
109中で発生され、そして、後で説明されるような18本
のステータス応答信号ラインSR0−SR17を介してMPUへ転
送される。第15図及び第16図のタイミング図で示されて
いるように、コマンドは入力クロツクの降下エツジにお
いてのみ、ICUによつて取り上げられる。前のコマンド
に対するサービスが進行していなければ、又はHALT状態
のためにMPUへのサービスが臨時に禁止されているので
なければ、ICUは、コマンドが検出されるまで、降下エ
ツジ毎にPCR108の内容をストローブし且つ緩衝記憶す
る。PCR階層は３つのレベル、PCR、PCR′及びPCR″を含
む。PCR108は最高のレベルであり、MPUにおけるコマン
ド全体を表示する。PCR108はMPU中の物理的なレジスタ
である必要はないことは、この道の専門家には理解され
るだろう。PCR′108は、コマンドシーケンスの間でICU
中でバツフアされるときのPCR108の完全な複製である。
コマンドシーケンスはバスサイクルのステータス６及び
７で重複されるから、PCR′108′はバスサイクルの間で
変更することが出来る。PCR′108′の信号はバスサイク
ル全体にわたつて維持されなければならないので、PC
R′108′はアドレス選択を制御するため、若しくは機能
コードを設定するために用いることは出来ない。従つ
て、緩衝記憶を行うための第３のレベルが必要となる。
これはPCR′108′の選択ビツトを受け取るPCR″108″に
よつて与えられ、PCR″はバスサイクル全体にわたつ
て、即ちPCR1（Ｓ）、PCR2（Ｐ）及びPCR3（B₃）の間、
固定されねばならない。また、PCR4（B₄）、PCR10
（W₁₀）、PCR11（W₁₁）及びPCR12（Ａ）がPCR″108″中
にバツフア記憶される。PCR″108″は第13図に示された
ように実現化され、各バスサイクルの開始時に、PCR′1
08′からロードされ、そしてコマンドシーケンスによつ
て緩衝記憶の読み出しが行われる。

例えばバスサイクルのようなコマンドの実行は、PCR′1
08′がロードされた後、半クロツクだけ早期に開始す
る。現在のコマンドに対するサービスが完了し、且つバ
ス除外がなければ、ICU100は、現在のコマンドの進行状
態を表わす信号の上昇エツジの直後に次のコマンドの検
索を始める。第16図に示されたように除外状態（例え
ば、バスのエラー）の場合、ICUは、除外状態信号の立
ち上りエツジ後、2Tまで、次のコマンドの検索を開始し
ない。それにも拘らず、PCR′108′のロードはクロツク
の負の遷移の時にだけに生ずる。換言すれば、コマンド
の感知は通常の場合より2Tだけ遅延されるということで
ある。このことは、MPUがPCRの現在の内容を置換し又は
取り消すための時間をMPUに与える。従つて、MPUは、コ
マンドがクロツクの負の遷移で、PCR′中に安定してロ
ードされるように、入力クロツクの上昇エツジでICUへ
コマンドを供給するようデザインされねばならない。PC
R108と、31ビツトのアドレス出力（アドレス出力レジス
タAOR110から来る）との両方は、ICU100が動作を行うた
めに必要とされるすべての情報を提供する。

プロセッサのインターフエイスはまた、第23図に示され
ているように、２つの32ビツトのデータ路、DI（MPUデ
ータ入力レジスタ、DIR111へ差し向けられる）及びDO
（データ出力）112を含んでいる。各通路の高位バイト
は低位ストレージに含まれている任意のバイトのセツト
に関連した低位ストレージアドレスと常に対応する。最
上位ビツトは高位バイトの高位ビツトである。使われる
べきデータ路、DO又はDIの何れかの各16ビツトのハーフ
ワードは１ビツトの整列コード、即ちアライメントコー
ドでMPUによつて特定される。すべてのハーフワード転
送はDO又はDIの高位ハーフワードか又は低位ハーフワー
ドの何れかを介して行われる。すべてのバイト転送は指
定されたハーフワードデータ路の低位バイト位置を介し
て行われる。

本発明に従つたICUの実施例と共に使われる特定のMPUに
対して、すべてのワード転送は２個のマイクロ命令によ
つて、ハーフワードを一時に転送して達成する。これら
の２つのマイクロ命令の各々はハーフワードを対象とし
ている。更にまた、これらのマイクロ命令の第１の命令
はストレージ中のすべてのバイトアドレスＡのハーフワ
ードを対象としている。ハーフワードハイ即ち、高位ハ
ーフワード（HWH）の取出し又は記憶としてのこのマイ
クロ命令はPCR108の中でMPUにより区別され、そして第
２のハーフワード動作が続くことを暗示する。第２のマ
イクロ命令はストレージ中のバイトアドレスＡ＋２のハ
ーフワードを対象としている。対象ハーフワードのオペ
ランドは、各レジスタのためのアライメントコードによ
つて特定された如くに、DI111か又はDO112の何れかの高
位又は低位ハーフワードの何れかを使う。ICU100に対し
て、これらの２つのコマンドの各々は、すべてのコマン
ドの場合と同様に、それ自身のステータス応答を発生す
る。本発明の実施例と共に使われた特定のMPUはアライ
メントをチエツクしない。従つて、ICU100は、低位アド
レスビツトがワード（隣り合つた４個のバイトを表わ
す）に対する出力サイクルを遂行する前に、低位アドレ
スビツトをチエツクしなければならない。更に、取り出
しコマンドの場合、若しAO＝１ならば、ICUはコマンド
を実行する代りにMPUコマンドに応答して、奇数命令ア
ドレスの除外ステータスを発生する。

既に説明したMPU/ICUインターフエイス機能に加えて、
割り込み要求レジスタ（IRR）113及び外部リセツトレジ
スタ（XRR）114が第13図に示したようにICU100の中に設
けられる。IRR113はICUの10個の割り込みピンから取り
出される割り込み信号を緩衝記憶する。ステートインヂ
ケータはMPUとICUの外部ピンの間の直接接続によつて表
示されることは注意を要する。ICUの外部ピンは第13図
の下部に示されている各ピンと共に、すべて第12図の表
で定義される。第13図のステートインヂケータはここで
開示されたICUに関係はないが、然し、本発明の実施例
に使われた特定のMPUの機能に関係する。より特定して
言えば、MPUはIBMシステム370のプロセツサに相当して
いる。従つて、本発明の実施例はIBMシステム370のプロ
セツサと、モトローラMC68000コンパチブルデバイスと
のインターフエイスを与える。然しながら、この実施例
は１列であつて、本発明に従つて、他の組み合せが可能
であることを再度強調する。

説明を簡略化するため、本発明の実施例に使われる特定
のMPUはシステム370MPUであるとして説明する。

実施手段、 実行ロジツク 第21図はICU100のアドレス回路の細部を示す。この回路
はMPUのアドレス出力A0110から、アドレスビツトA01及
びA00を受け取る非同期アドレス選択ロジツク115を含ん
でいる。アドレス選択ロジツク115はまた、後述する制
御ロジツクから信号Ｚ′、Ｙ′及びWIP′を受け取り、
そして下記の真理値表に従つて、出力ゲート信号AG1及
びAG2を発生する。以下の表で、Ｘは“無関係”の条件
を表わす。

ロジツク115のAG1出力はアドレスバス上の低位アドレス
ビツトA1としてA01又は▲▼の何れかを選択する
のに使われる。ロジツク115のAG2出力はA0110からのA03
1−A02ビツトか又は、１を加えられたA031−A02アドレ
スの何れかを選択するのに使われる。増加されたアドレ
スはA0110のA031−A02ビツトに１を加えるALU116によつ
て発生される。AG1及びAG2によつて選択されたアドレス
ビツトと、A0110からのアドレスビツトA032は３状態ド
ライバ117によつて表示された３状態アドレスバスに供
給される。３状態アドレスバスはアドレス付勢フリツプ
フロツプ118によつて付勢される。

データフローロジツクは第23図に示されており、図示さ
れたように相互接続された入力マルチプレクサ（IMUX）
121、出力マルチプレクサ（OMUX）122及び入力／出力レ
ジスタ（IOR）123を含む。OMUX122はまた、データバス
からレジスタIOROへ高位バイトを導くため、ダブルサイ
クル入力の第１バスサイクルの期間で使われる。IOROに
は、ダブルサイクルの最終サイクルで使われるバイトが
バツフアされる。このようにして、事前設定される共通
バツフア（IORO）の仕様が第２サイクルの間でハーフワ
ードを組み立てる処理を単純化する。然しながら、第２
サイクルのためのデバイス応答は第１サイクルのための
応答と同じである必要はないこと、即ち、ハーフワード
は物理的に２つのスパンに分離して別のストレージに入
れうることは注意を要する。

本発明の実施例で実施されているように、OMUX122はす
べての入力サイクルに対して、IOROへD0、D1及びD3を接
続する。然しながら、IOR123の実際のロードは検出シー
ケンスによつて決定される。例えば、或る取り出しサイ
クルはIOR3及びIORO中のワードの低位バイトで終了す
る。同じ状態が入力サービスサイクルの間でも生ずる。
IOROは上述の２つの状態の何れにも使われない。

OMUX122非同期制御ロジツクは第24図に示される表によ
つて定義される。高位ハーフワードの出力の緩衝記憶動
作（第24図に示された表中のＱ＝０）の場合、重要な制
御はアライメントコードＡ″だけである。PCR″108″
（第13図）のロードは、D23（上位ハーフワード記憶の
実行の間）及びH26（以下に細部を述べる出力サービス
サイクルの最初のマクロサイクルの間）において、コマ
ンドシーケンスによつて付勢される。これは、PCR″10
8″がMPU/ICUサイクルの“ワインダツプ”（wind−up）
及び“走り初め”（atart−up）（第15図参照）の終り
に対応するコマンドシーケンスの第１の実行及び第２の
実行の終りでロードされることを意味する。一方、IOR1
23は、MPU/ICUバスサイクルの“コマンド及び検索”フ
エースの第２の負のエツジまで、即ち、コマンドシーケ
ンスの開始後、3.5Tまで、ロードされない。従つてOMUX
122は、この場合のタイミング要求を満足させるため
に、PCR″108″の第２ロードの後、1.5Tの周期内で“設
定”されなければならない。

すべての出力バスサイクルに対して、OMUX122の設定は
第24図に示したようにWIP′Ｙ′、Ｚ′及びAO′の出力
値及びPCR″108″の内容に依存する。WIP′、Ｘ′、
Ｚ′及びAO′の出力値はバスサイクルのS1の期間で出現
し、そしてアドレスバスの仕様を満足するように、S3の
開始までに安定にされねばならない。一方OMUX122は出
力データの仕様を満足するために、S4の終りまで、即
ち、入力制御（WIP′、Ｙ′、Ｚ′及びAO′）の設定
後、約１クロツク（Ｔ）までに安定にされなければなら
ない。

入力サイクルの場合、OMUXの設定は、検出シーケンスの
S5まで生じない、デコードされたデバイス応答に依存す
る。従つて、OMUX122は終了シーケンスのS6の終りにお
いてストローブされるデータのための時間内に設定され
なければならない。従つて、OMUX122の設定時間はすべ
ての場合、最も厳しいT/2である。

第24図のOMUX制御ロジツク表と同様なIMUX制御ロジツク
表が第25図に示されている。OMUX122と共にIMUX121は検
出及び終了シーケンスの間で設定し、且つS6及びS7の間
の負のエツジにおいて設定を満足しなければならない。
IMUX121のための４つのバイト入力は32ビツトの双方向
性データバスへ直接接続される。IMUXの他の４つのバイ
ト入力は第23図に示されたようにIOR123から取り出され
る。

機能制御ロジツクは第19図に示されており、バスサイク
ルの間のみに有効である信号FC0、FC1及びFC2を発生す
る。入力はPCR″108″からである。このロジツクは２入
力オアゲート130、131及び132を含む。PCR″（Ｂ″₃）
のサービスサイクル表示ビツトがこれらのオアゲートの
夫々の１つの入力へ供給される。PCR″１（Ｓ″）はオ
アゲート130の他の入力へ供給され、PCR″２（Ｐ″）は
オアゲート131の他の入力へ供給される。PCR″２
（Ｐ″）はまた、オアゲート132の第２入力へ供給され
るが、然し、この入力は反転入力である。オアゲート13
0、131及び132の出力は３状態ドライバ133、134及び135
を経てICUの出力ピンへ接続される。

バスサイクル制御（第12図及び第13図参照）は種々の出
力ストローブを含んでいる。アドレスストローブのフリ
ツプフロツプ137は第26図に示されている。アドレスス
トローブのフリツプフロツプ137の出力は反転３状態ド
ライバ138を経てICUの出力ピンに接続される。データス
トローブのロジツクは第26図に示されている。データス
トローブ選択ロジツク140は第27図に示された真理値表
によつて定義される。選択ロジツク140はWIP′、Ｙ′、
Ｚ′及びAO′信号を入力として受け取る。選択ロジツク
140はまた、PCR′、108′からの出力信号Ｂ′₃及びＷ′
＝Ｗ′₉Ｗ′₁₀Ｗ′₁₁を受け取る。選択ロジツク104によ
り発生された出力はアンドゲート141、142及び143へ供
給されるLDS′、UDS′及びWS′である。これらの２入力
アンドゲートはオアゲート145を通つて、データストロ
ープ付勢フリツプフロツプ144によつて付勢される。ア
ンドゲート141、142及び143はまた、オアゲート145を経
たアンドゲート146の出力によつて付勢される。アンド
ゲート146への入力はPCR′108′からのＢ′₃及びＢ′₄
信号であり、このアンドゲートはデータストローブ・フ
リツプフロツプ137の出力によつて付勢される。アンド
ゲート141、142及び143の出力は関連する反転３状態ド
ライバ147、148及び149を介してICUの出力ピンへ接続さ
れる。第26図にはまた、MC6800周辺制御の▲▼信
号を発生する有効メモリアドレス（VMA）ロジツクが示
されている。このロジツクの出力は、オアゲート153を
経てICUの出力ピンへ接続される。オアゲート153の他の
入力はアンドゲード154から供給され、アンドゲート154
はPCR′108′からＢ′₃及びＢ′₄信号を入力として受け
取る。アンドゲート154はデータストローブ付勢フリツ
プフロツプ144によつて付勢される。Ｂ′₃＝Ｂ′₄＝１
は出力サービスサイクルの間にのみ出力することは注意
する必要がある。

第26図のロジツクによつて、レベル−ゼロのサービスサ
イクルは、（１）アドレスの内容によつて、そして
（２）３本のデータストローブ・サービスアドレスピン
147、148及び149によつて完全に限定される。サービス
アドレスは特定のSENSE/CONTROLサイクルを区別する。
すべてのサービスサイクルのためのサービスアドレスの
タイミングは、アドレスストローブ（AS）のタイミング
と同じである。サービスアドレスはアンドゲート146の
作用によつてサービスサイクルが限定される。レベル−
ゼロ入力サービスサイクル（SENSE）に対して、アドレ
スストローブ（▲▼）がアドレスストローブ及びデ
ータストローブの両方のために使われる。換言すれば、
アドレスストローブはアドレス／データ・ストローブの
複合能力で外部デバイスに作用する。レベル−ゼロ出力
サービスサイクル（CONTROL）に関しては、３状態ドラ
イバ152によつて駆動される出力サービスストローブが
データストローブとして付勢される。そのタイミング
は、アンドゲート154の作用によつて、通常の記憶サイ
クルの間で、データストローブのタイミングに対応す
る。▲▼はレベルとは無関係に、すべての入力サ
ービスサイクルに対する通常の応答であるから、これに
より、モトローラのコンパチブル自動ベクトル要求を維
持することが出来る。一方、出力サービスサイクルに対
しては、▲▼は許されず、若し使われたならば、
インターフエイスチエツクが発生される。従つて、SENS
EサイクルのためのサービスアドレスのタイミングはCON
TROLサイクルのタイミングとは異なつていることは注意
を要する。CONTROLサイクルに対しては、サービスアド
レスはSENSEサイクルよりも１ロジツクの遅延で現われ
る。これは、SENSE/CONTROLサイクルがMC68000に関連し
ておらず、従つてサービスアドレス信号のタイミングは
モトローラの仕様に合致する必要がないから、全く問題
がない。

５個のバスサイクル制御出力信号の最後が読み取り／書
き込み（R/）信号である。読み取り／書き込みフリツ
プフロツプ151が第20図に示されている。フリツプフロ
ツプ151の出力は３状態ドライバ153を介してICUの出力
ピンへ接続されている。

バスサイクル入力プログレス（BCIP）信号は第12図に示
された表に示されたタイミング信号の１つである。バス
サイクル入力プログレスのフリツプフロツプ154は第17
図に示されている。フリツプフロツプ154の出力は反転
３状態ドライバ156を介してICUの出力ピンへ接続されて
いる。第18図はフリツプフロツプ154の動作を示すタイ
ミング図である。

外部デバイスはバスサイクルの制御出力信号に応答して
１以上の非同期制御入力信号を生ずる。９個の制御入力
信号がある。

▲▼ ▲▼ ▲▼ ▲▼ ▲▼ ▲▼ ▲▼ ▲▼ ▲▼ 各制御入力信号は第58図の下部に示されたように、負の
エツジでトリガされる関連したＤタイプフリツプフロツ
プ161−169のＤ入力に供給される。このようにして、こ
れらの信号はブロツクの各負のエツジでサンプルされ
る。一方、同期フリツプフロツプの出力は検出シーケン
スロジツク170に供給される。この非同期制御ロジツク
は次項のICU制御で説明する。

実施例、 制御ロジツク ICUの制御ロジツクの全般の構成は第28図のブロツク図
で与えられる。このブロツク図によつて、ICUの複雑な
制御機能は協同して動作する下記の４つのシーケンスに
分けて説明される。

（１）MPUサービスシーケンス （ａ）コマンドシーケンス （ｂ）実行シーケンス リセツト出力 ハツフア読み取り バツフア書き込み バスサイクル HALT（停止）出力 （ｃ）ポスト終了シーケンス （２）バス仲裁シーケンス （３）割り込みシーケンス （４）外部リセツトシーケンス 術語、“シーケンス”は関連するロジツクにより遂行さ
れる論理ステツプのシーケンスを意味する。換言すれ
ば、これは、ロジツクがどのようにして実施化されるか
ということとは区別して、ロジツクが遂行する動作その
ものの順序である。これらステツプを以下に説明する。

バス仲裁シーケンス、割り込みシーケンス及び外部リセ
ツトシーケンスは相互に完全に独立しており、且つMPU
サービスシーケンスからも独立している。これら３つの
独立したシーケンスの各々は常時付勢することが出来
て、それらの特定の信号を検出し、且つそれに応答して
連続的に動作する。一方、MPUサービスシーケンスはシ
ーケンスのエンドレスチエーンを含んでおり、エンドレ
スチエーンの各シーケンスは、それ自身の動作を終了す
前に、少くとも１つの他のシーケンスを付勢する。２個
以上のMPUサービスシーケンスは同時に動作を行わな
い。多くの場合、それは一時に１つのシーケンスが遂行
される。然しながら、或る種のMPUサービスシーケン
ス、即ち第28図のスイツチ位置により示されたコマンド
シーケンス、そしてポスト終了シーケンスの各々は相互
に排他的である。これらのシーケンスの夫々を付勢し、
又は滅勢する特定の連結は以下に説明される。

更に、MPUサービスシーケンスはバス仲裁ロジツクから
の３個の信号（BGE、BR′及びBGACK）により３つの位置
（コマンドシーケンス、PTS4及びPTS6）にインターロツ
クされる。第28図に示されたこのインターロツクは関連
したシーケンスでバスサイクルの開始を阻止する。その
間、バスは仲裁のため、臨時に利用不可能になる。

ICU制御機能の全般的な複雑性のために、第28図に示さ
れた機能の解析はその機能を理解し、且つ成功裡に実行
するために不可欠なことである。従つて、この機能の解
析は独特であり、本発明の要素の１つである。良好な実
施例は第28図に直接基礎を置いており各シーケンスは分
離して実行される。実際的なそのような実行の模式図は
示す必要はない。例えば、MPUサービスシーケンスは単
一の“状態マシン”のロジクによつて実行することが出
来る。それにも拘らず、第28図はそのような“状態マシ
ン”のベースとして、又は実施化の１態様として示して
ある。

本発明に従つた制御シーケンスの各々の実施例を以下に
述べる。全体として、以下の説明は３つの要素を含んで
いる。即ち、（１）タイミング図、シーケンスが行うこ
とを特定すること、（２）そのシーケンスの論理的実行
を述べた論理図又は真理値表、（３）その実施装置の動
作を述べたフローチヤート、以上の３つの要素である。
項目（３）は項目（１）によつて説明される要件を満足
することが理解されるであろう。

先ず、シーケンス相互のコミユニケーシヨン及びシーケ
ンス内コミユニケーシヨンのために使われる実施要素の
或るものについて先ず述べることとする。

シーケンス相互の及びシーケンス内のコミユニケーシヨ
ンロジツク このロジツクは、１つのシーケンスによつて、又は１以
上のシーケンスによつてセツト／リセツトされる制御フ
リツプフロツプを含む。フリツプフロツプの状態はセツ
ト／リセツトのシーケンスによるか、又は他のシーケン
スによつて、後で問合せられる。これらのフリツプフロ
ツプのなかに、WIP、Ｙ及びＺフリツプフロツプ及びそ
れらのバツフア、そしてWIP′、Ｙ′及びＺ′フリツプ
フロツプがある。これらのフリツプフロツプは第41図に
示されており、この項で説明する。他のそのようなフリ
ツプフロツプはバス付与付勢（BGE）フリツプフロツプ
である。このフリツプフロツプの機能はバス仲裁の項で
詳細に説明する。

ワード処理（WIP）フリツプフロツプ204（第29図参照）
はフルワード（32ビツト）が転送されることを表示する
ため、記憶コマンド又はハーフワード取り出しコマンド
と組合わされて使われる。ICUの入力が高位ハーフワー
ド（HWH）取り出しコマンドを遂行しており、アドレス
が整列ワードであつて且つデバイスが▲▼の
応答をしている時、WIPフリツプフロツプ204はバスサイ
クル検出シーケンスによりセツトされる。次に、ICUは
ワードの高位ハーフワードを転送し、そしてMPUからの
次のハーフワード取り出しコマンドに対処するため、入
力／出力レジスタ（IOR）123中に低位ハーフワードを同
時にバツフア記憶する。WIP＝１の存在で検出された次
のこのコマンドは外部デバイスからではなくIOR123から
低位のハーフワードを取り出すようICUを動作させて、
これにより付加的なバスサイクルを回避する。次に、WI
Pフリツプフロツプはリセツトする。WIPフリツプフロツ
プ204はまた、高位ハーフワード記憶コマンドに応答し
て、ICUによつてセツトされる。高位ハーフワード記憶
コマンドのためのターゲツトアドレスは整列ワードであ
る。この状態の下で、ICUはIOR123中に高位ハーフワー
ドをバツフア記憶する。WIP＝１を知らせる、次のハー
フワード記憶サイクルは、特に、▲▼を含みすべて
のデータストローブを使つた32ビツトのフルワードを送
り出すために修飾される。次に、WIPフリツプフロツプ2
04は、デバイスが▲▼に応答したことを条件
として、このバスサイクルの検出シーケンスの終りでリ
セツトされる。▲▼、▲▼又は▲
▼応答のために、付加的なサイクルが必要な場
合、WIPフリツプフロツプ204は、ワードのすべてのバイ
トが転送されてしまうまで、リセツトされない。換言す
れば、WIPフリツプフロツプ204は、フルワードの記憶を
完了するバスサイクルの終りで通常リセツトされる。

Ｙフリツプフロツプ206（第30図参照）はバスサイクル
制御によつて使われ、（１）ダブルサイクルの第２バス
サイクル（Ｙ＝１）及び（２）ワード書き込み動作のバ
スサイクルとを判別する。Ｙフリツプフロツプ206は各
バスサイクルの開始シーケンスの最初の負のエツジで、
上述の目的のために常時付勢可能である。バスサイクル
の開始シーケンスにおいて、上述の負の遷移は（１）ダ
ブルサイクルの必要を確認したときか、又は（２）ワー
ド書き込み動作のＺ′Ｙ′＝00及びＺ′Ｙ′＝10サイク
ル中で、▲▼或は▲▼に応答してかの
何れかで、バスサイクル検知シーケンスによつてバツフ
アされる。次のバスサイクルの間で、Ｙフリツプフロツ
プ206はＹ′フリツプフロツプ207をセツトし、後者はそ
のバスサイクルの期間の間セツト状態に留まる。Ｙフリ
ツプフロツプ206はコマンドシーケンスCDSで付勢される
各バスサイクルの開始時にリセツトされるか又は、外部
デバイスからの通常応答に応答して、ワード書き込み動
作のＺ′Ｙ′＝01サイクルの検出シーケンスによつてリ
セツトされる。

Ｚフリツプフロツプ208（第31図参照）はワード書き込
み動作のサイクルを判別するため、Ｙフリツプフロツプ
と結合してバスサイクル制御に使われる。Ｚフリツプフ
ロツプ208は各バスサイクルの開始シーケンスの最初の
負のエツジにおいて、この目的のために、常時付勢可能
である。各バスサイクルにおいて、上述の負のエツジは
Ｚ′フリツプフロツプ209にバツフアされる。Ｚ′フリ
ツプフロツプ209の出力は、WIPフリツプフロツプ204が
セツト状態にある時にのみ有効である。Ｚフリツプフロ
ツプ208は、Ｚ′Ｙ′＝00サイクルの期間、▲
▼に応答して、又はＺ′Ｙ′＝01サイクル期間、▲
▼に応答して、ワード書き込み動作の間バスサ
イクル検出シーケンスによつてのみセツトされる。Ｚフ
リツプフロツプ208は、付勢された毎バスサイクルの開
始時において、コマンドシーケンスによつて常にリセツ
トされる。

WIP′フリツプフロツプ205（第29図）及びＹ′フリツプ
フロツプ207（第30図）は、バスサイクルの最初の負の
エツジにおいてWIPフリツプフロツプ204及びＹフリツプ
フロツプ206の状態を捕獲し、そして、バスサイクルの
間で発生するWIP及びＹフリツプフロツプ204及び206の
変化とは独立して、バスサイクルの全期間の間、これら
の状態を保持する。アドレスバス101もまたバスサイク
ルの最初の負のエツジで付勢されるから、WIP′及び
Ｙ′フリツプフロツプ205及び207の伝播時間は、MC6800
0に特定された対応する時間内で有効になるようにアド
レスさせるため、充分に短かい時間でなければならな
い。

バス仲裁 ICUのバス仲裁アーキテクチヤはMC68000のアーキテクチ
ヤと実質的に同じであるが、然し、MC68000のためにデ
ザインされた或る種の基本タイプのデバイスの互換性に
影響する特別な変化を含んでいる。即ち、MC68000の仕
様に含まれている変化とは一致しない特別な変化を含ん
でいる。バス仲裁アーキテクチヤの必須の要素を以下に
説明する。

以下に記載されるバスサイクルのみを除いて、バス仲裁
はバスサイクルが終了するたびに利用可能である。

（１）HALT（停止）と共に、又はHALTなしで通常終了す
る保留（HOLD）を持つバスサイクル（CCC＝111に応答し
て遂行されるバスサイクル）。

（２）バス要求状態とは無関係に、そのサイクルの終り
において、バス仲裁の実行のため条件づけられたバスサ
イクルである“修飾”サイクル。但し、ダブルサイク
ル、又はマクロサイクルを除く。修飾サイクルは特定さ
れた状態の下で、32ビツトのフルワードの高位ハーフワ
ードの記憶又は取り出しと関連している。

（３）HALTが不活性な場合であつて、ダブルサイクルの
最初のバスサイクル（内部サイクル）。

（４）下記の如き、ワード書き込み動作の特定のサイク
ル。

（ａ）▲▼応答でなく且つHALT要求がない場
合のWIP/00サイクル。

（ｂ）▲▼又は▲▼応答があり且
つHALT要求がない場合のWIP/10サイクル。

プロセツサは通常HALT（▲▼信号及び▲
▼）、又は▲▼及び▲▼信号（疑似
HALT）から生じたすべての除外的終了によつて停止され
る。バス仲裁は常時、利用可能であり、プロセツサはこ
れらの信号の任意の１つの付勢状態により停止される。

バスのマスタデバイスは２の非同期信号、BR及びBGACK
を制御する。ここで表示BR、BGACKなどは簡略化のた
め、ロジツクレベルを表わすものとする。ICUはAS及びB
Gを駆動する。これらの信号を統率する基本ルールは第3
2図のタイミング図に具体化されており、以下のことを
含む。

（１）BRはいつでも付勢することが出来、且つBRはBGAC
Kを付勢した直後に、原始データによつて通常取り消さ
れる。

（２）BGはBRに対する応答であり、若し、バスサイクル
の間でBRが付勢されると、BGはS6の開始直後にのみ発生
する。

（３）BGACKはBG・▲▼に対する応答である。BGACK
は、BGが活性で且つASが同時に不活性でなければ付勢し
てはいけない。

（４）バス“使用中”状態はBGACK＋ASの条件で活性に
なる。

（５）BGはBGACKの付勢に応答して取り消される（BRの
取り消しの前に）。

若し、MC68000デバイスのバス仲裁ロジツクが上述の条
件と一致しなければ、そのデバイスはICUのこの実施手
段では使用出来ない。特に、バスを“獲得”するためHA
LT−入力のみを使うデバイスは、上記の（３）項の条件
に反するので使用から除外される。

このバス仲裁アーキテクチヤの論理的実施手段が第33図
に示され且つその真理値表が第34図に示されている。関
連するタイミング図は第35図及び第36図に示されてい
る。第33図のロジツクは以下の５つの基本コンポーネン
トを含んでいる。

（１）デバイス制御ロジツク、即ち、BRフリツプフロツ
プ226及び227と、BGACK（Ａ）フリツプフロツプ228、22
9及び230。

（２）状態制御ロジツク、即ち、Ｇロジツク221、Ｇフ
リツプフロツプ225及びVAフリツプフロツプ231。

（３）ICUの他のシーケンスにより制御されるBGEフリツ
プフロツプ。

（４）アンドゲート223で構成されるバス付与ロジツ
ク。

（５）３状態付勢（TSE）ロジツク、即ちオアゲート232
及びアンドゲート233。

BRロジツクは負エツジでトリガされるBRフリツプフロツ
プ227と、正エツジでトリガされるBR′フリツプフロツ
プ226を含む。BR′フリツプフロツプは、BRフリツプフ
ロツプの状態に追従する。BR′フリツプフロツプ226に
対してクロツクをゲートするSVD信号VRによつて定義さ
れる、BRフリツプフロツプ227の状態が有効である時は
常に、BR′フリツプフロツプ226はBRフリツプフロツプ2
27の状態をコピーする。BRフリツプフロツプの状態が、
▲▼の最終的な遷移のため無効である場合、VRはゼ
ロである。次に、VRが活性になつたことを条件として、
BRの内容がBR′フリツプフロツプ226中にコピーされる
前に、付加的なクロツク期間が経過する。従つて、この
構成は２段検出構成である。

BGADK（Ａ）ロジツクはBRロジツクと実質的に同じ自由
動作ロジツクであるが、唯一の相異は第３のフリツプフ
ロツプ（Ａ″）230が１クロツクの全期間（Ｔ）の位相
関係で、フリツプフロツプ229に追従することである。
従つて、第３フリツプフロツプ（Ａ″）は（Ａ′）の前
の状態を表示し、そして▲▼信号中の遷移を
判別するためにＡ′と共に使うことが出来る。

無認可肯定（UA）フリツプフロツプ231はＧロジツク221
だけによつてセツト及びリセツトが行われ、そして、Ｇ
信号の不在のとき、Ａ′フリツプフロツプ229の付勢を
フラグする。これが“無認可肯定”状態である。UAフリ
ツプフロツプ231は、UA＝１、Ａ′＝０の条件が取り除
かれた時は、リセツトされる。このロジツクは▲▼
の不在のときには▲▼がデバイスにより決し
て付勢されない条件を反映している。

Ｇロジツク221は第33図に示された５個のフリツプフロ
ツプによつて駆動され、UA及びＧフリツプフロツプ231
及び225の状態を決定する。従つて、これら２つのフリ
ツプフロツプ及びＧロジツク221は“状態マシン”を構
成しており、状態マシンの現在状態は、表示された外部
状態と、それ自身の前の状態（UA及びＧ信号のフイード
バツクを介して）と、Ａ′フリツプフロツプ229の“履
歴”（Ａ″フリツプフロツプ230によつて与えられる）
とによつて決定される。状態の変化はクロツクの正の遷
移のときのみに発生し、それ故、Ｇロジツクは、次の正
の遷移のための設定時間を満足するために、Ｔより小さ
い伝播時間を持たなくてはならない。

BGEフリツプフロツプ222は第37図の表に表わされたよう
にセツト及びリセツトされる。無条件のリセツトが各バ
スサイクルの開始時、即ちバスサイクルのS0に始まるク
ロツクが正に遷移するときに生ずる。バスサイクルを開
始するための条件は、そのバスサイクルの前のクロツク
期間の間のコマンドシーケンス又はポスト終了シーケン
スによつて決定される。若し、BGEが付勢されており、
そしてBR′フリツプフロツプの出力もまた活性である
か、又は活性化しようとしているとすると、バスサイク
ルは開始されない。従つて、▲▼信号はICUによつ
て失われることがない。

BGEフリツプフロツプ222は、下記の特別のサイクルを除
いて、各バスサイクルの検出シーケンスが終了するクロ
ツクの正のエツジでセツトされる。

（１）HALTと共にか、又はHALTなしの何れかで、通常終
了するマクロサイクルのすべてのサイクル。

（２）上述した修飾サイクル。

（３）マクロサイクルではなく、HALT−入力が検出され
ない内部サイクル。

（４）ワード書き込み動作の特定のサイクル。BGEフリ
ツプフロツプ222は、コマンドシーケンス（バスサイク
ルが遅延されるか、又はプロセツサが停止（halt）され
るかの何れかである時）の間、又は、ICUのリセツトシ
ーケンスの間、又はインターフエイスチエツクがバスサ
イクルの開始を阻止した時（シーケンスの除外）とにセ
ツトされる。

従つて、BGE信号は、▲▼の付勢をバスサイクルに
同期して、そして（１）クロツク周期５及び６の間の正
のエツジよりも早くなく、（２）各マクロサイクルの終
了時か、又は（３）MPUのためにバスサイクルを開始す
る際に、ICUが遅延される時、▲▼を発生させる。B
GE信号はひとたび付勢されると、それは、BR′及びＡ′
がクロツクの前の正の遷移において、滅勢にされなけれ
ば、リセツトされない。換言すれば、▲▼の再ゲー
トはBGEフリツプフロツプ222により行われることはな
い。反対に、▲▼の滅勢は▲▼又は▲
▼に応答して、Ｇ信号のみで決定される。従つて、IC
UがBGEフリツプフロツプ222をセツトする時は常に、そ
れは仲裁のためにバスを開放する。ICUがMPUサービスの
ために次にバスを必要とする時は、それは、BR′及び
Ａ′の同時リセツト状態によつて表示されたバス利用可
能状態になると直ちに、BGEフリツプフロツプ222をリセ
ツトする。換言すると、ひとたびデバイスがバスに接続
されると、デバイスは、デバイスが必要とする時間だけ
バスを保留する。ICUがそれを”取り上げる”ことは出
来ない。然し、ICUがバスを持つた時は常に、ICUが必要
とする時間だけバスを保留する。

バス付与ロジツクはアンドゲート223のみを含む。BGEが
活性である時、▲▼は、デバイスがバス（Ｇ付勢）
を必要とする時は常に付勢される。▲▼は常に、Ｇ
の滅勢、即ちデバイスがバスを開放した時に、付勢され
る。

TSE信号はバスのすべての３状態制御を付勢する。これ
は、他の制御によつて３状態にされる双方向性データバ
スとアドレスバスを確実に排除する。TSE信号は第33図
に示されたオアゲート232及びアンドゲート233を使つて
発生される。ICU制御は、以下の条件が満足される時
に、バスから除去される。

（１）BGE活性（バスはMPUにより開放されている）。

（２）Ｇ又はＡ′活性（バスはデバイスにより要求され
ている）か、又はHALT−出力の活性。

（３）AS不活性（MPUのためのバスサイクルは終了した
か又はそのバスサイクルの不在）。

従つて、MPUのための”最後の”バスサイクルの間、TSE
はバスサイクルの状態７の間で低下し始める。原理的に
言えば、デバイスは、若しそれが▲▼を同時
に付勢しなければ、直ちにそのサイクルを開始する。

最後に、ICUのバス仲裁アーキテクチヤの実施手段に関
して要約すると、BGEフリツプフロツプ222及びアンドゲ
ート223と、BR′フリツプフロツプ226と、Ａ′フリツプ
フロツプ229を含むロジツクは、夫々が異なつた責任を
持つ、バスサイクル制御ロジツク及びバス仲裁Ｇロジツ
クがICUのただ１つの外部バスを動的に共用する手段で
あることを注意することは重要である。バスサイクル制
御ロジツクはBR′及びＡ′フリツプフロツプの状態と一
致する時間でBGEフリツプフロツプをリセツト及びセツ
トすることによつて、バスが必要であることを表明す
る。同様に、Ｇロジツク221はＧフリツプフロツプ225を
介してバスが必要であることを表わす。これらの２つの
独立し且つ相互に排他的な動的はBG信号を発生するた
め、アンドゲート223によつて組み合わされる。重要な
点は、第33図に示された論理構成の結果として、バスサ
イクル制御ロジツクのデザイナはそのデザインを遂行す
るためにＧロジツク221の特定の動作を知る必要がない
ことである。そして、その逆も真であつて、どんな仲裁
ルールであつても、Ｇロジツク221によつて、バスサイ
クルのプロトコルのどんな形式にも完全に調和して実施
することが出来る。本発明の実施例において、第38図の
表によつて定義されるＧロジツクはMC68000のバス仲裁
プロトコルに対して厳密にではないが相当密接に適合す
る。然しながら、この性質はバスサイクル制御アーキテ
クチヤの仕様や実施に支障を与えない。従つて、第34図
に示された論理構成はマイクロプロセツサの機能を一層
細かく分離する際に、重要な利益をマイクロプロセツサ
のデザイナに与える。一方、これはアーキテクチヤ的要
素の選択に柔軟性を与え、且つ実施手段の単純化を計る
ことになる。

コマンドシーケンス コマンドシーケンス（CDS）200（第28図参照）の目的は
MPUからのコマンドを検出し、バツフアし、コマンドの
実行を開始することにある。これ等の機能はこの制御順
序に独特性がある。コマンドシーケンス200はまた、通
常のHALT開放機能を遂行する。コマンドシーケンス200
と、その入力バウンド及び出力バウンド制御信号の論理
図は第41図に示されている。制御ロジツクは後述する
が、その細部については説明しない。

コマンドシーケンス201は２つの状態C0及びC1と、コマ
ンドシーケンス付勢フリツプフロツプの出力に対応する
単一の位相（α）を含むものとして特定される。C0はク
ロツクの高電位に対応し、C1はクロツクの低電位に対応
する（第38図を参照）。コマンドシーケンスが開始する
と、シーケンスは、コマンドが実行出来るまで連続的に
動作する。例えば、バスの使用中はコマンドの実行を遅
らせる。タイミングは微妙である。STOPコマンドはクロ
ツクの負のエツジで有効になり、そしてその出力は、次
の正のクロツクエツジの設定時間を満足させるために、
クロツク周期の半分（T/2）以下で、ロジツクによつて
解決されなければならない。START/STOPコマンドは別に
して、その他のコマンドはクロツクの正のエツジの後に
有効になる。コマンドシーケンスはステータス応答を発
生する。これは、コマンドが却下された場合か又はバツ
フア書き込みシーケンスの間にのみ発生する。何れの場
合でも、ステータスはただ１つの正のクロツクエツジの
みで有効である。即ち、ステータス信号は正のクロツク
エツジによつて、設定時間及び保留時間が決められる。
若し、コマンドシーケンスが、コマンド却下の場合のよ
うな除外的なステータスの表示で終了したとすれば、コ
マンドシーケンスの滅勢の結果として、ステータスの滅
勢が生ずる。この場合、コマンドシーケンスは2Tの遅延
後に回復する。然し、プロシード（進行）ステータスが
付勢されている間に、若しコマンドシーケンスが反履さ
れたとすると、新しいコマンドの動作は次の正のエツジ
の時間で新しいステータス応答を発生する。この新しい
ステータス応答はNOOPの場合、又は無ステータスがコマ
ンドシーケンスから出力された場合、ゼロである。

コマンドシーケンスは以下のシーケンスによつて付勢さ
れるか、又は付勢可能になる。

（１）バスサイクルを開始しようとしている時のインタ
ーフエイスチエツク。

（２）外部要求。

（３）リセツト出力。

（４）バスサイクル検出シーケンス（条件付だが通
常）。

（５）バツフア読み取りシーケンス（BRS）（バツフア
書き込みシーケンスがコマンドシーケンスと同時に動作
する）。

（６）ポスト終了（PTS4以外のすべてのシーケンスと、
再履行が生じた場合はPTS3）。

（７）HALTでない場合、MC68000シーケンス。

マクロサイクル制御210はマクロサイクルの開始と、そ
のサイクルが連続していること（アドレスストロープの
付勢／滅勢とは独立して）と、その終了とを判別する。
この制御は第42図に細部が示されており、以下の基本素
子を含む。即ち、それはHOLDフリツプフロツプ211、マ
クロサイクル−進行中（MIP）フリツプフロツプ212、ST
ARTフリツプフロツプ213及びSTOPフリツプフロツプ214
である。コマンド停止のための、そして、HOLDフリツプ
フロツプをクリアするためのタイミング図は第39図及び
第40図に示されている。

HOLDフリツプフロツプ211はPCRバツフア、即ちPCR′６
のビツト６を表わす。このビツトはPCRの動作フイール
ドの高位ビツトであり、それはマクロサイクルの開始又
は維持についてのMPUの要求を表わす。従つて、HOLDフ
リツプフロツプ211は、PCR′108′がロードされる毎
に、即ちコマンドシーケンスの間でクロツクの負の遷移
があつたときに、セツトされ又はリセツトされる。MPU
からのマクロサイクル開始要求は、このビツトが０から
１へ切換つた取出、検出される。これは、バスサイクル
が完了した時か、又はバスがプロセツサに対してアイド
ルしている間に発生する。同時に、MPUからのマクロサ
イクル停止要求は、このビツトが上述の方向とは反対方
向、即ち１から０へ変換した時に検出される。これはマ
クロサイクルの最後のバスサイクルのS7の間に生ずる
か、然しそれはまた後に、バスがアイドルしている間に
生ずる。

MIPフリツプフロツプ212は動作中のマクロサイクルを判
別する。それはまた、複数入力ストレージデバイスに対
するマクロサイクルを判別するため、バスに関する▲
▼ピンを駆動する。これは、アドレスストローブ
（▲▼）がマクロサイクルの間で上昇し又は降下す
るので必要である。MIPフリツプフロツプ212はマクロサ
イクルの最初のバスサイクルの間でセツトされ、同時に
▲▼が付勢される。MIPフリツプフロツプは、以下
の状態の１つで、クロツクの正の遷移によつて常にリセ
ツトされる。

（１）MPUからの停止要求に応答して。この場合、MIPフ
リツプフロツプ212は、STOPコマンドがコマンドシーケ
ンスによつてPCR′108′中にロードされた後、クロツク
の半周期にリセツトされる。これはマクロサイクルの最
後のバスサイクルのS7の終りで通常生ずる。

（２）MPUからの不適法コマンドに応答して。コマンド
シーケンスを終了させるリセツトがクロツクの正のエツ
ジで発生する。

（３）奇数命令アドレスに応答して。この場合、MIPフ
リツプフロツプ212は、アドレス除外が検出された時間
で、進行中のバスサイクルのS7の終りでリセツトされ
る。このサイクルはマクロサイクルのICU強制（ICU−fo
rced）の最終のサイクルになる。

（４）すべての除外デバイス終了に応答して。この場合
は、終了の発生元及び除外の検出の時間を除いて、上述
の（３）項と同じである。検出は検出シーケンスの間に
生ずる。

MIPフリツプフロツプ212の遷移時間は、ASが次に活性に
なる時間の前に▲▼が不活性になるこを保証する
ため、１クロツク周期より小さくなければならない。MI
Pフリツプフロツプのための最小オフ時間（不活性状
態）はクロツクの２周期である。NOOPコマンドがマクロ
サイクルを終了させ、その後、保留（HOLD）コマンドを
持つバスサイクルが１クロツク期間の間続いた場合、最
小時間が起りうる。

STARTフリツプフロツプ213は次のバスサイクルでマクロ
サイクルの開始を要求する。その結果、MIPフリツプフ
ロツプ212は次のバスサイクルのS1とS2の間の正の立上
りエツジでセツトされる。STARTフリツプフロツプ213
は、PCR′108′がロードされ且つPCR′６が０から１へ
変化する時にセツトされる。それは、以下の３つの状態
の１つによつてリセツトされるまで、セツトに留まる。

（１）マクロサイクルの最初のバスサイクルの間で、MI
Pフリツプフロツプ212の付勢。然し、このバスサイクル
は、若しSTARTフリツプフロツプ213がHOLDを有するNOOP
により、又はバツフアサイクルを生ずるコマンドによつ
てセツトされたならば、一時には生じない。このSTART
フリツプフロツプ213のこのリセツトは、コマンドシー
ケンスが終つた後に生ずる。

（２）すべてのコマンド却下によるコマンドシーケン
ス。

（３）STOPフリツプフロツプ214のセツト。これは、STA
RTフリツプフロツプ213がHOLDを持つNOOPによりセツト
されたこと、そして、次のバスサイクルがマクロサイク
ルのために要求されないか、又は遂行されないことを暗
示する。この状況の下で、STARTフリツプフロツプのセ
ツトから実質的な影響を受けない。

STOPフリツプフロツプ214は、PCR′108′がロードさ
れ、且つPCR′６が０に変つた時、セツトされる。これ
は、コマンド停止を表わし、以下のことを発生させる。

（１）MIPフリツプフロツプ212がクロツクの正のエツジ
でリセツトされること。

（２）BGEフリツプフロツプ222がクロツクの次の正の遷
移でセツトされ、そしてコマンドシーケンスは、以下の
状態が優勢であれば、コマンドシーケンスは繰り返され
ること。

（ａ）HALT₂フリツプフロツプが付勢されており、その
場合、コマンドシーケンスのHALT開放機能が付勢されて
いるか又は、 （ｂ）BR′フリツプフロツプ226が活性であるか又は、 （ｃ）STOPコマンドがNOOPであること。

ICUは自身のPCR′６を既にクリヤしているから、停止
（STOP）コマンドはマクロサイクルの除外終了に続く次
のコマンドとして発生することは出来ない。これは、他
のマクロサイクルがMPUによつて開始されるまでは０に
変化するのを阻止する。STOPフリツプフロツプ214は、
その付勢に続く正のクロツクの間、即ちSTOPフリツプフ
ロツプの活動状態がクロツクのほぼ半周期（T/2）の期
間内で、条件付きでリセツトされる。

コマンドシーケンス制御ロジツクに要求された動作は第
43図から第51図までのフローチヤートで細部が示されて
いる。実施のフオームは任意であるが、どのようなフオ
ーム（PLA、組合せロジツクなど）であれ、それはこれ
らのフローチヤートによつて特定される動作を生じなけ
ればならない。これらのフローチヤートは制御ロジツク
の動作を説明するために或る程度の細部まで”読み取
る”こととし、また本明細書のフローチヤートをどのよ
うにして読むかについて説明する。

第43図を先ず参照すると、コマンドシーケンスはクロツ
クの正のエツジで開始する。CMUX選択フリツプフロツプ
203が１にセツトされていれば、これはコマンドが既に
緩衝記憶されているが然し未だ実行することは出来ない
ことを意味する。従つて、コマンドシーケンスは反覆さ
れる。他方、CMUX選択フリツプフロツプ203が０にセツ
トされているならば、PCR108の内容はクロツク周期０及
び１の間の負の遷移によりPCR′108′中へ読み取られ、
且つ同時に、START及びSTOPフリツプフロツプ213及び21
4は条件付けでセツト又はリセツトされる。CMUX選択動
作の後、ロジツクにおける次のステツプはHALTフラグを
チエツクすることである。コマンドシーケンスのステツ
プ８及びステツプ10は相互に排他的である。何故なら
ば、（１）HALTフラグはマクロサイクルの間の検出シー
ケンス（DTS）によつてセツトすることが出来ず、
（２）HALTフラグは、STOPフリツプフロツプ214が通常
停止の間でHALTによつてリセツトされている時に、セツ
トされるからである。最初に、HALTフラグが０であると
仮定して、STOPフリツプフロツプがその状態を決めるた
めチエツクされる。若し、STOPフリツプフロツプ214が
ゼロであれば、オペレーシヨンコードC₇C₈がチエツクさ
れる。若しコードがNOOPを表わす00であれば、ロジツク
は最初に戻り、そしてコマンドシーケンスは次の正のク
ロツクの始めで繰返される。若しコードが01であれば、
HALT−出力シーケンスが付勢され、そしてBGフリツプフ
ロツプが付勢される。“付勢”（enabled）とは対応す
るフリツプフロツプのＪ入力が活性化されることを意味
する。ここから、ロジツクはコマンドシーケンスを終了
するための、第48図に示された流れ線図に行く。若しコ
ードが10があればリセツト出力シーケンスが付勢され
て、プロセスはまた第48図に示された流れ線図に行く。

第48図を参照すると、コマンドシーケンスの終りはPCR1
08を選択するため、CMUX選択フリツプフロツプ203のＫ
入力の付勢と、コマンドシーケンス付勢フリツプフロツ
プ202のＫ入力の付勢と、遅延リング210へのリセツト入
力の付勢とを含む。CMUX選択フリツプフロツプ203のＫ
入力が活性化されると、コマンドシーケンスが次に付勢
された時、MPUからの次のコマンドを検索するための準
備が行われる。コマンドシーケンス付勢フリツプフロツ
プ202のＫ入力の付勢はクロツクの次の正の遷移のシー
ケンスの取り消しを準備し、そして遅延リングへのリセ
ツト入力の付勢は遅延リング210に同期リセツトのロジ
ツクを準備する（第41図参照）。

第43図を再度参照する。上述の説明はコマンドシーケン
ス201によつて遂行される開始ステツプと最終ステツプ
について行われた。HALTフラグがステツプ８でチエツク
された時、それが１を発見したと仮定する。この場合、
ロジツクは通常のHALT開放機能を示す第44図へ移行す
る。BGEフリツプフロツプ222はこのロジツクの実行中は
常に付勢されていることは注意を要する。最初に、HALT
₂フリツプフロツプがチエツクされ、若し０にセツトさ
れていれば、HALTフラグ・フリツプフロツプのＫ入力が
付勢される。次に、ロジツクは、コマンドデコードにお
いてコマンドシーケンスを連続するように、第43図へ戻
る（ステツプ12）。一方、HALT₂フリツプフロツプが１
にセツトされているならば、これはNOOP、即ちC₇C₈＝00
であるか否かについて決定が行われる。若し、NOOPであ
れば、ロジツクは、コマンドシーケンスがクロツクの次
の正の遷移で繰返される第43図へ単純に戻る。若し、NO
OPでなければ、CMUXフリツプフロツプ203のＪ入力が第4
3図へ戻る前にPCR′108′を選択する準備のため付勢さ
れる。

再度第43図を参照し、HALTフラグが０であり、且つSTOP
フリツプフロツプ214が１であるとする。この場合、ロ
ジツクは次に、コマンド停止ロジツクを示す第45図へ移
行する。最初に、それは、XSフリツプフロツプ215のＪ
入力を付勢することによつて、STOPフリツプフロツプを
リセツトする。加えて、MIPフリツプフロツプ212のＫ入
力が付勢される。これらのステツプはSTOPフリツプフロ
ツプ214の出力によつて直接に遂行される（第42図参
照）。HALT₂フリツプフロツプがチエツクされ、若し１
にセツトされていれば、BGEフリツプフロツプ222及びHA
LTフラグ・フリツプフロツプは付勢され、後者は通常の
HALT開放機能を遂行するための準備をする。この場合、
▲▼はバスサイクルの４及び５の周期の間の負
のクロツク遷移で、HALTフリツプフロツプにラツチされ
た。BGE及びHALTフラグ・フリツプフロツプのＪ入力が
付勢された後、これはNOOP、即ちC₇C₈＝00であるか否か
についての決定が行われる。若し、NOOPならば、ロジツ
クは次の正のクロツクでコマンドシーケンスを繰返すた
め、第43図へ戻る。若しNOOPでなければ、CMUX選択フリ
ツプフロツプ203のＪ入力は、コマンドシーケンスを反
覆するための第43図へ戻る前に、PCR′108′を選択する
ため付勢される。HALT₂フリツプフロツプに戻つて、若
しそれが０にセツトされていれば、ロジツクは、HALT₂
フリツプフロツプがあたかも、１にセツトされていたか
のように進行する。一方、若しBR′フリツプフロツプ22
6が０にセツトされていれば、それがNOOPであるか否か
についての決定が行われる。若し、NOOPであれば、BGE
フリツプフロツプ222のＪ入力が、コマンドシーケンス
を反覆するための第43図へ戻る前に、付勢される。若
し、NOOPでなければ、ロジツクはコマンドデコード動作
を行うための第43図へ単純に戻る。

第43図のコマンド動作がコード11を発生したならば、バ
スサイクルが特定される。次に、ロジツクは、第46図に
進み、そこで（１）Ｙ及びＺフリツプフロツプ206及び2
08のＫ入力がこれらのフリツプフロツプをリセツトする
ために付勢され、そして（２）バスサイクル判別フイー
ルド（BBB）がデコードされる。若し、BBBフイールドが
X00又はX11であれば、これらのコードは定義されないか
ら、コマンド却下ロジツクが開始される。バスサイクル
コードが001であれば、これは読み取りサイクルを表わ
し、最初に行われるべきことはアクセス幅の決定、即
ち、バイトであるか、ハーフワードであるか、又は１ワ
ードの第１ハーフワードであるかの決定である。何れの
場合でも、WIPフリツプフロツプ204はチエツクされて、
前のバスサイクルがメモリからの整列ワードを取り出し
たか否かを決定する。若し、そうでなければ、ロジツク
は、バスサイクルの設定が結論付けられている第47図へ
移行する。デコードされた書き込みバスサイクルのため
に同じようなロジツクがある。ここで再度、バイト又は
高位ハーフワード（ワード）出力のためのアクセス幅が
決定されて、WIPフリツプフロツプ204は、アクセス幅と
一致するかのチエツクを行う。高位ハーフワード（ワー
ド）出力に対して、フルワード出力が抑制、即ちサツプ
レスされるべきか否かについての決定を行うために、サ
ツプレスピンがチエツクされる。若し、サツプレスされ
るべきならば、高位のハーフワードを記憶するため、バ
スサイクルが開始（第47図参照）される。若しそうでな
ければ、遅延リング210がテストされて、コマンドシー
ケンスを２回経た後、A1′＝A0′＝０であるか否かの決
定が行われる。これはNORの動作素子▲
▼によつて図面中に示されている。A1′≠A0′＝０であ
れば、非整列ワードアドレスが検出され、そしてバスサ
イクルが開始されて、高位ハーフワードを記憶する。

第47図に戻つて、バスサイクルの設定がBGEフリツプフ
ロツプ222をチエツクすることにより続行される。この
ステツプは閉鎖、即ちロツクするのを阻止し、そして
“記号化した”ルートを与える。若し、BGEフリツプフ
ロツプの出力が１ならば、BR′フリツプフロツプ226は
チエツクされ、そして０ならば、BR′フリツプフロツプ
はBGEフリツプフロツプが０にセツトされていたかのよ
うに扱われる。何れの場合でもBGACK′フリツプフロツ
プはそのレベルを決めるためにチエツクされる。（これ
ら２つのフリツプフロツプの各々はクロツクの正のエツ
ジでセツト又はリセツトされる。伝播時間はコマンドシ
ーケンスによつて機能するロジツクの保留時間を与える
のに充分な時間であると仮定する。）若し、BGACK′フ
リツプフロツプが０であれば、これは結局、バスが利用
可能であることを表わす。次になされる事柄はバス付与
（▲▼）を滅勢するためBGEフリツプフロツプ222の
Ｋ入力を付勢することである。次に、PCR″108″のロー
ド入力及びBCIPフリツプフロツプ154のＪ入力が付勢さ
れて、開始シーケンスが付勢される。これが達成された
時、ロジツクは既に説明したように、コマンドシーケン
スを終了する第48図へ移行する。他方、BR′フリツプフ
ロツプ226又はBGACK′フリツプフロツプをテストした時
に、若し何れかがセツトされていたとすると、バスは利
用不可能であり、CMUX選択フリツプフロツプ203のＪ入
力はPCR′を選択するために付勢される。ロジツクは次
に第43図に戻つて、次の正のクロツクでコマンドシーケ
ンスを反覆する。

第46図に戻つて、読み取りサイクルが検出され、アクセ
ス幅がハーフワードのためにデコードされ、そしてWIP
フリツプフロツプ204が１であり、MPUが低位のハーフワ
ード又はフルワードの取り出しを試みていることを表示
したものと仮定する。この場合、WIPフリツプフロツプ2
04のＫ入力はそのフリツプフロツプをリセツトするため
に付勢され、次にバツフア読み取りシーケンスが付勢さ
れ、そしてPCR″のロード入力が付勢される。この時点
で、ロジツクは既に述べたように、コマンドシーケンス
の終了を示す第48図へ移行する。他方、バス幅はバイト
であるか、又は高位ハーフワード（HWH）であると検出
され、且つWIPフリツプフロツプ204が１であり、MPUが
不一致のコマンドを発生したことを表示したと仮定す
る。この場合、ロジツクはコマンド却下シーケンスのた
めの第49図へ進む。WIPフリツプフロツプ204が１である
ならば、書き込みサイクルに対しても同じ結果が得られ
る。第49図に示されているように、コマンド却下プロセ
ス中の第１ステツプは遅延リングをテストすることにな
る。若し、それはna不適法コマンドが検出されたことを
表示する０であつた場合、BGEフリツプフロツプ222のＪ
入力が付勢され、そして遅延リングを歩進するための準
備が行われる。また、CMUX選択フリツプフロツプ203の
Ｊ入力が付勢されてPCR′108′を選択する。この時点
で、ロジツクはコマンドシーケンスを繰返すため第43図
へ復帰する。このプロシージヤの目的は１クロツク遅延
を行うことである。この遅延は、遅延リングが１になつ
た時、達成される。次に、WIPフリツプフロツプ204をリ
セツトする準備が行われ、補助遅延シーケンスが付勢さ
れる。そしてまた、MPUへのコマンド却下ステータス信
号が付勢され、XHフリツプフロツプ215のＪ入力がPCR′
６をクリアする準備のため付勢され、そしてSTART及びS
TOPフリツプフロツプ213及び214がリセツトされる。そ
して最後に、MIPフリツプフロツプ212をリセツトにする
準備が行われる。この準備が行われると、ロジツクは第
48図のコマンドシーケンスの終了へ進む。

再び第46図に戻つて、高位ハーフワードを記憶するため
に、書き込みサイクルが検出されており、WIPフリツプ
フロツプ204が０であり、且つワード出力がサツプレス
されていないと仮定する。再び、遅延リング210がテス
トされ、若し０又は１ならば、PCR″108″のロード入力
は付勢され、歩進出力は遅延リング210の歩進を準備す
るため付勢され、そしてCMUX選択フリツプフロツプ203
のＪ入力はPCR′108′を選択するために付勢される。こ
の時点で、ロジツクはコマンドシーケンスを反覆するた
め第43図へ復帰する。遅延リングがテストされて、２で
あることが見出された時、２つの低位アドレスビツトは
両方とも０であるから、バツフア書き込みシーケンスの
準備が行われて、次のコマンドを検索する。ロジツクは
コマンドシーケンスを繰り返すため第43図へ復帰する。
バツフア書き込みシーケンスの準備はWIPフリツプフロ
ツプ204のＪ入力を付勢すること、バツフア書き込みシ
ーケンスを付勢することを含む。次のコマンドの準備は
MPUへのプロシードステータスを付勢すること、PCR108
を選択するため、CMUX選択フリツプフロツプ203のＫ入
力を付勢すること、遅延リング210へのリセツト入力を
付勢することとを含む。

これまでの説明は通常の読み取り又は書き込み動作を含
むバス又はバツフアサイクルの設定についてなされて来
た。第46図において、若し入力サービスサイクルコード
の101又は110が検出されたならば、ロジツクは第50図へ
進む。コード101はサービスサイクルの入力、コード110
はサービスサイクルの出力である。何れかが検出された
時、最初に行われることはWIPフリツプフロツプ204をチ
エツクすることである。それは１であつてはならない。
若し１であつたならば、MPUはエラーであり、ロジツク
は前に述べたコマンド却下シーケンスのための第49図へ
移動する。WIPフリツプフロツプ204が０ならば、次にな
すべきことはアライメントコードをチエツクすることで
ある。入力サービスサイクルの場合、アライメントコー
ドが０であるか、若しくは出力サービスサイクルの場
合、アライメントコードが１であるときは、ロジツクは
バスサイクルを遂行するため第47図へ移行する。ここ
で、入力サービスサイクルのためのアライメントコード
が第２マイクロサイクルを表示する１であると仮定す
る。すると、バツフア読み取りシーケンスが付勢され
て、PCR″108″のロード入力が付勢される。この時点
で、ロジツクはコマンドシーケンスが終了する第48図へ
移行する。他方、出力サービスサイクルのアライメント
コードが０（第１マイクロサイクルの表示）であると仮
定すると、有効データを送り出すためのMPU時間を与え
る2T遅延を発生することが必要である。若し遅延リング
210が０又は１であれば、PCR″108″のロード入力が付
勢され、歩進入力が遅延リングの進歩を与えるため付勢
され、そしてCMUXフリツプフロツプ203がPCR′108′を
選択するため付勢される。この時点で、プロセスは第43
図に復帰して、コマンドシーケンスを反覆する。遅延リ
ング210が２の場合、バツフア書き込みシーケンスが付
勢され、次のコマンドの検索の準備がなされる。次に、
ロジツクは第43図へ復帰してコマンドシーケンスを繰り
返す。次のコマンドの準備は、（１）MPUへのプロシー
ドステータスと、（２）PCR108の選択フリツプフロツプ
をリセツトするため、CMUX選択フリツプフロツプ203の
Ｋ入力と、（３）遅延リング210へのリセツト入力とを
付勢することを含む。

実行シーケンス、 バスサイクル制御 第28図に戻ると、ICUの制御ロジツクの５つの“実行”
シーケンス、即ち、リセツト出力、バツフア読み出し、
バツフア書き込み、バスサイクルそしてHALT出力が示さ
れている。上述の組のうちのバスサイクル・シーケンス
を代表例として取り上げてその詳細を説明する。これは
また実行シーケンスの殆んどを占める。他の実行シーケ
ンスの細部の説明は、これらはその道の専門家には容易
に推測出来るので、本明細書では行わない。それにも拘
らず、バツフア読み取り及びバツフア書き込み動作のフ
ローチヤートは第52図及び第53図に掲げてある。

バスサイクル制御は機能的に明確な４つのシーケンス、
即ち、開始、検出、同期及び終了に分割される。これら
のサブシーケンスを順番に説明する。開始シーケンス24
0はバスサイクル毎に“開始”する。その主たる機能は
バスを付勢し、そして各信号と進行中のバスサイクルの
タイプとに特有の時間で制御出力を活性化することにあ
る。加えて、開始シーケンスはバスサイクルの次のサイ
クル、即ち検出シーケンスを付勢し、そして“早期読み
出し”が要求された場合、早期付勢のための手段が設け
られる。開始シーケンスはまた、シーケンス除外の検出
を行う（インターフエイスチエツク/B）。若し、シーケ
ンス除外が検出されると、バスサイクルは開始されな
い。その代りに、SR9が付勢され、BGEフリツプフロツプ
がセツトされ、そして2T時間の遅延後、コマンドシーケ
ンスが再入力される。

開始入力シーケンスのタイミング図が第54図に示されて
おり、実施手段の１形式が第55図に示されている。第54
図を参照すると、開始シーケンスは４つの状態（０、
１、２及び３）と４つの位相（θ０、θ１、θ２及びθ
３）を含むことが分る。これらは各バスサイクル毎にた
だ一度だけ遂行され、その周期は第54図で特定されてい
るように、常に2Tである。INS付勢フリツプフロツプ241
の出力はθで指定される。遂行される機能は、若し、除
外が検出されると、INS付勢フリツプフロツプ241がセツ
トされる時間と同時間にセツトされるシーケンス除外
（SEQX）フリツプフロツプ242の状態に従う。これは第5
4図のタイミング図に詳細が示されている。INS付勢フリ
ツプフロツプ241をセツトする付勢シーケンスはコマン
ドシーケンス（CDS/E12又はE14を参照）、ポスト終了シ
ーケンス３（再履行に対して）、及びポスト終了シーケ
ンス４（ダブルサイクル及びワード書き込み動作に対し
て）である。４つの位相はリングカウンタ243により発
生される。これらの位相信号は第55図に示したゲート機
能の遂行に加えて下記の機能を遂行する。即ち、θ１の
機能はクロツクのＹ′の入力及びWIP′フリツプフロツ
プ207及び205と、アドレス（バス）付勢フリツプフロツ
プとを付勢することである。θ２の機能はR/Wフリツプ
フロツプのＫ入力と、MIPフリツプフロツプ212のＪ入力
を付勢することである。θ３の機能はアドレスストロー
ブ付勢フリツプフロツプ144と、データバス付勢フリツ
プフロツプ125のＪ入力とを付勢することである。開始
シーケンスロジツクの動作は第56図のフローチヤートに
要約されており、第56図はコマンドシーケンスのロジツ
クの第43図乃至第51図に関して既に説明したのと同じよ
うに読むことが出来る。

バスサイクルシーケンスの第２シーケンスは検出シーケ
ンス250である。この微妙なシーケンスは出力制御に応
答するデバイスを検出して、次に遂行されるべきステツ
プを決定する。検出シーケンスのタイミング図は第57図
に与えられており、論理手段としての実施例を第58図に
示し、関連する真理値表は第61図乃至第74図に示してあ
る。第58図は、検出シーケンスロジツクと、既に説明し
た第１ステージ外部信号同期フリツプフロツプ及び丁度
今完了したコマンドの終了応答を伝達するICUのステー
タス報告素子との関係を示している。

検出シーケンスは、MPUに対してありうる18の終了ステ
ータス応答のうち14のステータス応答の任意の１つを発
生することが出来る。他の４つのステータス応答（SR
9、SR10、SR11及びSR13）は第58図に示されたように、
他の制御シーケンスによつて発生される。各ステータス
信号の重みづけは第59図に示された表に要約してある。

検出シーケンスは開始シーケンス240だけによつて付勢
され、そしてバスサイクルのステータス４及び５と、δ
により表示される単一の位相を含んでいる。ひとたび付
勢されると、そのシーケンスは連続的に動作する。即
ち、有効な応答が検出されるまで、第57図に示されたよ
うに、状態４及び５を確実に反覆する。それは次に、出
力信号を発生して、選ばれた次のシーケンスの制御を発
生する。選ばれた次のシーケンスとは、同期シーケンス
260か、又は終了シーケンス270の何れかであり、そして
後者はまた、コマンドシーケンス又はポスト終了シーケ
ンスでありうる。

BERR信号及び３つのDTEXN信号の任意の１つの信号を含
む除外応答は、厳格なスキユー公差がない複合信号の完
全な非同期表示を許容する２エツジ検出法によつて処理
される。これらの除外信号の任意の１つのうちの第１の
検出は検出シーケンスに少くとも１つの付加的サイクル
（４′/5′で示されている）を遂行させる。その付加的
サイクルの間で、それは再度検出応答をサンプルするこ
とが出来る。状態４′/5′の間で検出されたすべての除
外応答、又は通常応答は無条件で認知される。然しなが
ら、状態４′/5′の間で若し応答が検出されなければ
（前の信号は超越したか又は除去された）、検出シーケ
ンスは状態４に戻り、その通常の動作を続ける。

検出シーケンスは以下の機能を遂行する。

（Ａ）510個のデバイス応答の任意の１つの検出に加え
て、ステータス取り消し信号（単独で発生する▲
▼は検出されない）の検出。

（Ｂ）MPUからのコマンド及び他の制御との組み合せ
で、デバイス応答の論理解析。

（Ｃ）SRO9、SR10、SR11及びSR13（第58図参照）以外の
すべてのステータス信号の発生及び緩衝記憶。

（Ｄ）項目（Ｂ）の信号に基づいて、下記の何れかの機
能。（ａ）S4を反覆すること、（ｂ）S4′を開始するこ
と、（ｃ）下記のグループ（イ）からの１つのシーケン
ス、又は下記のグループ（ロ）からの１つのシーケンス
を条件付きで付勢して終了すること。

（イ）．（ａ）バスサイクルの状態S6/S7を含む終了シ
ーケンスか又は、（ｂ）MC68000同期シーケンス。

（ロ）．終了シーケンスのみに結合した以下のシーケン
スの１つ（上記の（イ）．（ａ）項）。（ａ）コマンド
シーケンスか又は（ｂ）異常状態を取り扱うためのポス
ト終了シーケンス（６つのうちの１つ）。

（Ｅ）結果が（Ｄ）（イ）．（ａ）項である場合、検出
シーケンスはまた、MPUへステータスをゲートするから
（第58図のG0を参照）、有効なステータスがS6の正のエ
ツジでMPUに利用可能になる。

（Ｆ）緩衝記憶が必要な時は、入力バスサイクルの６及
び７の間の負のエツジでIOR123のロードを可能にする。

（Ｇ）バス付与（▲▼）の条件付き付勢。

（Ｈ）MPUからの対応コマンドに応答して、整列したフ
ルワードの取り出しの検出。この場合、WIPフリツプフ
ロツプ204は後続のコマンドシーケンスをフラグするた
めにセツトされる。

（Ｉ）フルワードを記憶するバスサイクルを検出したと
きにWIPフリツプフロツプ204のリセツト。（WIP′＝
１） （Ｊ）ダブルサイクルの必要性の検出。この場合、Ｙフ
リツプフロツプ206はセツトされ、PTS4は付勢される。
同時に、Ｙ及びＺフリツプフロツプ206及び208のセツト
及びリセツト動作を通じてワード書き込み動作を制御す
る。

（Ｋ）XRVフリツプフロツプ215で行われる２エツジ検出
方法を使うことによつて、厳格なスキユー公差がない、
複数の非同期除外デバイス応答信号の使用を許容するこ
と。

（Ｌ）“プロシード”取り消し信号の同期非を検出する
手段を介して取り消し“処理”を行うこと。プロシード
取り消し処理は、デバイスがその応答を有効であると決
定する前に、通常の応答0.5Tを、デバイスに予測（信
号）させる。若し有効でなければ、取り消し信号のタイ
ムリな付勢が、割り込みなしで、バスサイクルを連続さ
せる。

これらのＡ乃至Ｌの機能すべては第60図に示された実施
例及び第61図乃至第74図に示された関連する真理値表に
よつて遂行されることは理解されるであろう。

第28図の同期シーケンス260はモトローラMC6800周辺デ
バイスを処理するために与えられている。これらのデバ
イスは▲▼信号を有するバスサイクルに応答し、
そして、この信号を検出すると、検出信号は、終了シー
ケンス270（通路１又は２）に直接働きかけないで同期
シーケンス（第28図の通路３）を付勢する。それは、同
期シーケンスの間でICUが▲▼と共に▲▼
に応答することであり、▲▼はMC6800デバイスへ
の有効な“動作”信号である。デバイスは次に、その入
力／出力（I/O）機能を遂行し、そして、ICUは共通同期
信号（ENABLE）と一致して、その同期シーケンスを完成
する。同期シーケンスの期間は、VPAがENABLE信号に関
して現われた時間に完全に従属する。ENABLE信号（Ｅ）
は入力クロツク（CLK）から排他的に取り出された自由
動作する“低速クロツク”である。これはバスサイクル
からも、MC6800デバイスの部分からも完全に独立してい
る。Ｅ信号の目的はMC6800デバイスのための同期を与え
ることにある。

同期シーケンスはMC6800デバイスに関するモトローラ社
の公知の仕様を満足させなければならず、これはこの道
の専門家には、これ以上の説明なしで、容易に実施出来
る事柄なので、同期シーケンスの実施例は本明細書では
記載しない。更にまたこのシーケンスは本発明の要旨で
はない。

終了シーケンス270（第28図参照）は各バスサイクルの
最終シーケンスである。それは以下の終了機能を遂行す
る。

（１）クロツクの６及び７の間の負の遷移で、すべての
ストローブを否定すること。特に▲▼、▲▼、
▲▼及び▲▼の否定。

（２）バスサイクルのS7の終りにおける他の制御、即ち
下記の制御を付勢し又は滅勢すること。R/W（付勢）、
▲▼（条件付き付勢）及び▲▼（滅勢）。

（３）S7の終りでアドレスバス及びデータバスを３状態
にすること。

終了シーケンスは２つの状態（６及び７）と、τで表わ
される１つの位相を含む。それは各バスサイクルの間た
だ一度だけ遂行され、従つて、その期間は１クロツク期
間である。それ自身はいかなる後続のシーケンスをも付
勢しない。終了シーケンスを付勢するシーケンスは検出
シーケンスであり、間接的にはコマンドシーケンス又は
すべてのポスト終了シーケンス（PTS）が付勢された時
ごとか、又は第28図に示されたように、MC6800の同期シ
ーケンス260によるシーケンスである。このシーケンス
の実施手段は上述の記載から容易に推考しうるからこれ
以上の説明は行わない。

ポスト終了シーケンス 検出シーケンス250の終り、又は同期シーケンスの終
り、即ちS5又はS5′の終りにおいて、下記の２つのシー
ケンス（加えて、終了シーケンス）のうちの１つが付勢
される。それは（１）コマンドシーケンスか、又は
（２）ポスト終了シーケンスかである。ポスト終了シー
ケンスは下記の状態の任意の１つの状態で常に付勢され
る。

（１）すべての除外終了。

（２）非マクロサイクルのHALTによる通常の終了。

（３）ダブルサイクル又はワード書き込み動作の検出さ
れた内部サイクルの通常の終了。

ポスト終了シーケンスは与えられた順序で次の機能を遂
行する。

（１）開放を検出すること。この場合の術語”開放”は
関連したデバイス応答信号を除去することを意味する。

（２）複数の信号の開放の順序が重要な場合、その状
態、即ちステータスを発生すること。

ステータスバツフアレジスタを介してか、又は直接にMP
Uへステータスを与える。

（４）必要ならば、ポスト終了の遅延（2T）を発生する
こと。

（５）（イ）コマンドシーケンスか、（ロ）ダブルサイ
クル01又は02の第２バスサイクル、及びワード書き込み
サイクルの11のサイクルか、（ハ）同じサイクルへの再
履行かの何れかを付勢すること。

ポスト終了シーケンスの代表的な特性は第75図のタイミ
ング図に示されている。６つの別個のポスト終了シーケ
ンス（PTS）が特定されている。それらは関連するバス
サイクルに応答するデバイスを表わす以下の項目であ
る。

PTS1インターフエイスチエツク：このシーケンスはコマ
ンドシーケンスを付勢する前にポストステータス遅延を
単に供給する。ACK信号の開放制限はなく、且つ前に形
成されたステータスはステータスバツフアからゲートさ
れる。HALT信号はこのシーケンスによつてチエツクされ
る。HALT信号はステータスの表示とコマンドシーケンス
の開始を遅らせる。BERRもDTEXN信号もこのシーケンス
に重要ではない。

PTS2−DTEXN（データ転送除外）：このシーケンスは除
外信号が否定されるとMPUへ除外ステータスを表示し、
コマンドシーケンスが開始する前に、ポストステータス
遅延を挿入する。このステータスはステータスバツフア
レジスタ（SBR）からゲートされる。単純化のために、
すべてのDTEXNはSBR中に前に記憶された特定のDTEXNと
は独立して、開放状態を満足するために不活性でなけれ
ばならない。HALT開放が遂行される。BERRはチエツクさ
れない。

PTS3−HALTを持つたBERR（再履行要求）：このシーケン
スは優先開放／逆開放検出を与え、そして、これを検出
すると、 （ａ）優先開放では、バスサイクルは再履行される。但
しこの場合、再履行要求は無条件であり、且つサイクル
はマクロサイクルの一部ではないことを条件とする。無
条件再履行要求のない場合のマクロサイクルに対して
は、再履行却下ステータスがポストステータス遅延とコ
マンドシーケンスの付勢に続いて発生される。そして、 （ｂ）逆開放では、除外ステータス（再履行は取り消さ
れる）が、ポストステータス遅延とコマンドシーケンス
の付勢に続いてMPUに与えられる。

開放のタイプとは独立して、DTEXN信号はチエツクされ
ない。更に、インターフエイスは、INS（再履行）を付
勢し且つBGEフリツプフロツプ222をリセツトする前に、
利用性がチエツクされる。却下された再履行ステータ
ス、又は取り消された再履行ステータスがセツトされる
と、WIPフリツプフロツプ204はリセツトされる。

PTS4−通常の終了／内部サイクル：このシーケンスはダ
ブルサイクルの第２バスサイクル、01、10及び前のサイ
クルの通常の終了に続くワード書き込み動作の11のサイ
クルを付勢する。上記の前のサイクルはBGEフリツプフ
ロツプ222の状態を決定する。開始シーケンスはPTS4の
後継シーケンスであつてコマンドシーケンスではない。
ステータスはMPUへゲートされない。BGE＝１であれば、
インターフエイスは、INSを付勢し且つBGEフリツプフロ
ツプ222をリセツトする前に、HALTの開放と利用可能性
についてチエツクされる。

PTS5−BERR及び非HALT（時間切れ）：このシーケンス
は、BERRが否定されると、緩衝記憶された時間切れステ
ータスをMPUに与え、そしてコマンドシーケンスが開始
する前に、ポストステータス遅延（2T）を挿入する。時
間切れは、デバイスからの如何なる応答もないこと、即
ち検出シーケンスを終了する応答がないことを意味す
る。

PTS6−一般的な開放：このシーケンスは、デバイス応答
とは独立して、除外ステータスが発声された時、即ち奇
数命令アドレスが発声された時に使われる。PTS6は、
（１）若し、HALT、BERR及びすべてのDTEXN信号の何れ
かが存在すれば、これらの信号の開放を待ち、そして
（２）開放が完成すると、ステータスバツフアからのス
テータスをゲートし、そして2T期間の遅延の後、コマン
ドシーケンスを付勢する。

本発明のポスト終了アーキテクチヤはバスサイクルに対
して起りうるすべての応答のために取られるべき動作を
適格に特定しているので、このポスト終了アーキテクチ
ヤはマイクロプロセツサのデザインに有効に利用出来
る。回路のデザインプロセスから生じた最終的な不測の
事態に対して間違つた応答をすることは最早やなくな
る。ポスト終了が関連したバスサイクルの実際上の終
了、即ちS7の終了の瞬時まで、ポスト終了シーケンスは
常に動作するという事実を参照すれば、術語“ポスト終
了”の意味が理解出来るであろう。然しながら、何れの
場合でも、ポスト終了シーケンスは“共同−終了”シー
ケンスと呼ぶのが正確かも知れない。ポスト終了シーケ
ンスの実際の実施手段は明細書に記載され且つ第76図、
第77図及び第78図に示されたPTS3の論理的実施手段その
ものであるから、これ以上の説明はしない。

〔発明の効果〕

以上説明したように、本発明の１チツプのマイクロプロ
セツサと共に集積されたインターフエイス制御ユニツト
はビツト幅が異なつた種々の形式の複数のマイクロプロ
セツサの間で、夫々のマイクロプロセツサに属する周辺
装置の形式に拘らず、データバスを共用してデータ転送
を自由に行うことが出来、例えば従来の８ビツト及び16
ビツトのマイクロプロセツサが混在したシステムで、夫
々のマイクロプロセツサに属する従来の周辺装置、例え
ばデイスプレー、フロツピーデイスク、キーボード等々
の補助装置のデザインを変更することなく、新世代の１
チツプ32ビツトのマイクロプロセツサに直ちに結合出来
る広範な互換性を達成することが出来る。

【図面の簡単な説明】

第１図は本発明の主要な構成部分を示す図、第２図は本
発明に従つて実施例に使われる特定のMPUのアドレスス
ペースの構成を説明する図、第３図はサービスサイクル
のためのアドレスバスのフオーマツトを説明する図、第
４図は第4A図と第4B図との連結関係を示す図、第4A図及
び第4B図は本発明に従つたICUの実施例に使われる特定
のMPUのACDフイールドを指定するSENSE及びCONTROLサイ
クルの図表、第５図は第5A図と第5B図との連結関係を示
す図、第5A図及び第5B図は本発明のICUに使われる特定
のMPUのためのデータバスのフオーマツトを指定するSEN
SE及びCONTROLサイクルの図表、第６図はICUバスサイク
ルに対して、区別されうるデバイス応答の図表、第７図
はICUの4Tバスサイクルのタイミング図表、第８図は取
り消し信号のタイミングを示すタイミング図、第９図は
ICU割り込み要求グループの図表、第10図は本発明のICU
に使われる特定のMPUの割り込み応答プロセスのためにI
CU装置を適用する図表、第11図はICUに対して、外部デ
バイスの代表的な装着を示すブロツク図、第12図は第12
A図、第12B図及び第12C図の連結関係を示す図、第12A
図、第12B図および第12C図は信号検出及び信号の機能に
従つたICUのピン指定を要約した図表、第13図は第13A図
及び第13B図の連結関係を示す図、第13A図及び第13B図
はICUの外部インターフエイス及びMPUに対するICUの関
係を示す機能ブロツク図、第14A図及び第14B図はMPUの
コマンドレジスタ（PCR）の必要な内容の細部を示す機
能図及びその図表、第15図及び第16図はMPU/ICUインタ
ーフエイスサイクルのタイミング図、第17図はICUバス
サイクル入力プログレス制御ロジツクの詳部のブロツク
図、第18図はバスサイクル入力プログレス信号の動作の
タイミング図、第19図はICU機能コードのロジツクの細
部を示すブロツク図、第20図はICU読み取り／書き込み
制御ロジツクの細部を示すブロツク図、第21図はICUの
アドレス選択装置のブロツク図、第22図は第21図で示さ
れたアドレス選択ロジツクを定義する真理値図表、第23
図は第23A図および第23B図の連結関係を示す図、第23A
図および第23B図はICUのデータフロー装置のロジツクを
示すブロツク図、第24図は第24A図、第24B図、第24C図
および第24D図の連結関係を示す図、第25図は第25A図、
第25B図、第25C図および第25D図の連結関係を示す図、
第24A、24B、24C、24D、25A、25B、25C、25D図は第23図
に示された入力及び出力マルチプレクサのための非同期
制御ロジツクを定義する真理値図表、第26図はICUのア
ドレス及びデータストローブの制御ロジツクのブロツク
図、第27図は第26図に示したデータストローブ選択ロジ
ツクを定義する真理値図表、第28図は第28A図および第2
8B図の連結関係を示す図、第28A図および第28B図はICU
制御セクシヨンの論理構成及び動作を示すブロツク図、
第29図、第30図及び第31図は第21図に示したアドレス選
択ロジツクへの制御入力を説明するブロツク図、第32図
は本発明のICUのバス仲裁アーキテクチヤの基本特性を
説明するためのタイミング図、第33図はバス仲裁ロジツ
クを説明するブロツク図、第34図はバス仲裁ロジツクの
Ｇロジツクを定義する真理値図表、第35図及び第36図は
バス仲裁ロジツクの動作を説明する図、第37図は第37A
図及び第37B図の連結関係を示す図、第37A図および第37
B図はBGEフリツプフロツプのセツト／リセツト状態を要
約する表、第38図はコマンドシーケンスのタイミング
図、第39図はコマンド停止のタイミング図、第40図は保
留（HOLD）フリツプフロツプをクリヤにするためのタイ
ミング図、第41図は第41A図と第41B図との連結関係を示
す図、第41A図及び第41B図はICUのコマンドシーケンス
及びその入力バウンド及び出力バウンドを説明するため
のブロツク図、第42図はICUマクロサイクルの制御ロジ
ツクのブロツク図、第43図乃至第51図はコマンドシーケ
ンス制御ロジツクの要求された動作を説明するためのフ
ローチヤート、第52図及び第53図はバツフアの読み取り
／書き込みロジツクの動作を説明するためのフローチヤ
ート、第54図は開始シーケンスの動作を説明するための
タイミング図、第55図は第55A図と第55B図の連結関係を
示す図、第55A図および第55B図は開始シーケンスのロジ
ツクを示すブロック図、第56A図および第56B図は開始シ
ーケンスの動作を説明するための流れ図、第57図は検出
シーケンスの動作を説明するためのタイミング図、第58
図はMPUと交信するICUのステータスロジツクのブロツク
図、第59図は第59A図、第59B図、第59C図、および第59D
図の連結関係を示す図、第59A図、第59B図、第59C図お
よび第59D図はステータス応答信号の発生を説明するた
め、ステータス応答信号を要約した図表、第60図は検出
シーケンスを実行するロジツクを説明するためのブロツ
ク図、第61図乃至第74図は検出シーケンスの検出及び解
析ロジツクを定義する真理値図、第75図はポスト終了シ
ーケンスの動作を説明するためのタイミング図、第76図
はポスト終了シーケンス３のタイミング図、第77図はポ
スト終了シーケンス３（PTS3）の論理の実行を説明する
ためのブロツク図、第78図は第78A図および第78B図の連
結関係を示す図、第78A図および第78B図はポスト終了シ
ーケンス３のロジツクのための真理値図である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】単一チップマイクロプロセッサ（第１図）
   において、 オフチップデバイスが接続される外部信号ピン（第１
   図）と、 マイクロプロセッサ・ユニット（第１図、MPU）と、 上記マイクロプロセッサ・ユニット及び上記単一チップ
   マイクロプロセッサの上記外部信号ピンにそれぞれ接続
   されたインターフェイス制御ユニット（第１図、ICU）
   であって、上記マイクロプロセッサ・ユニットと論理的
   に区別して構成されたものとを有し、 上記インターフェイス制御ユニットは、 上記マイクロプロセッサ・ユニットおよび上記外部信号
   ピンに接続され、相互の通信を実行するためのレジス
   タ、ラッチ、マルチプレクサ、データ路、アドレス路を
   含む実行手段（第23図）と、 上記マイクロプロセッサ・ユニットからのコマンド及び
   上記オフチップデバイス（例えば第11図におけるデバイ
   ス103、104等）からの制御信号に応答する制御手段であ
   って、上記実行手段を制御し、上記外部信号ピンにバス
   サイクルを規定する信号シーケンスを生成する制御手段
   （第28図）とを有し、 上記制御手段は、 上記マイクロプロセッサ・ユニットからのコマンドに応
   答するコマンド手段（第28A図、200）と、 各コマンドの実行開始状態を表すステータス信号を上記
   マイクロプロセッサ・ユニットに供給するステータス手
   段（第58図）とを有し、 上記マイクロプロセッサ・ユニットからのコマンドに応
   答して上記コマンド手段が上記実行手段によるデータ転
   送を遂行させ、 上記ステータス手段は上記データ転送が論理的に完了し
   たときに、上記特定のコマンドの実行開始状態を示すス
   テータス信号を供給することを特徴とする単一チップマ
   イクロプロセッサ。
2. 【請求項２】オフチップデバイスが接続される外部信号
   ピン（第１図）と、 マイクロプロセッサ・ユニット（第１図、MPU）と、 上記マイクロプロセッサ・ユニット及び上記単一チップ
   マイクロプロセッサの上記外部信号ピンにそれぞれ接続
   されたインターフェイス制御ユニット（第１図、ICU）
   であって、上記マイクロプロセッサ・ユニットと論理的
   に区別して構成されたものと、 上記インターフェイス制御ユニットに接続され、メモリ
   アドレス領域とサービスアドレス領域とに区分されたデ
   ータ記憶のための記憶手段（第２図）とを有し、 上記インターフェイス制御ユニットは、 バスサイクルの期間で、上記マイクロプロセッサ・ユニ
   ット及び上記オフチップデバイスの間に出力アドレス路
   （第13A図、101、110）を与えるアドレス手段（第21
   図）と、 バスサイクルの期間で、上記マイクロプロセッサ・ユニ
   ット及び上記オフチップデバイスの間に双方向データ路
   （第13A図、102、112）を与えるデータ手段（第23図）
   と、 上記マイクロプロセッサ・ユニットから上記インターフ
   ェイス制御ユニットへのコマンドを受け取り且つ緩衝記
   憶するためのプロセッサコマンド入力手段（第13B図、1
   08′、108″）と、 上記マイクロプロセッサ・ユニットからのコマンドに基
   づいて、メモリアクセスのバスサイクルか、またはサー
   ビスアクセスのバスサイクルの何れかを遂行するため、
   上記マイクロプロセッサ・ユニットからのコマンドに応
   答する、上記プロセッサコマンド入力手段に接続された
   制御手段（28図）とを含み、 上記メモリアドレス領域（第２図）は上記メモリアドレ
   スのバスサイクルの間でアクセスされ、上記サービスア
   ドレス領域（第２図）は上記サービスバスサイクルの間
   でアクセスされ、 上記サービスアドレス領域は、上記外部で接続された補
   助装置に対する割り込み肯定用のアドレススペース（第
   ２図、レベル１〜７）と、上記マイクロプロセッサ・ユ
   ニットの制御及び感知用のアドレススペース（第２図、
   SA0〜SA2）とに分割されており、 上記割り込み肯定用のアドレススペースならびに制御及
   び感知用のアドレススペースにより、上記マイクロプロ
   セッサ・ユニットの機能を拡張し、所望の目的マイクロ
   プロセッサとともに用いられる上記オフチップデバイス
   の動作に関連して上記マイクロプロセッサ・ユニットが
   上記所望の目的マイクロプロセッサをシミュレイトする
   ことを特徴とするマイクロプロセッサ。