JPH059678Y2 - - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、時計の目覚し音により他の外部機器
を作動させるタイマー装置に関するものである。

［従来の技術］ 従来、家庭用電気器具、その他の電動式機械器
具を作動させるタイマー装置は、一般にタイマー
装置内に時計部を有していた。

しかし、電動式機械器具の作動開始を一定時間
後に行なうタイマー装置として、今日では、タイ
マー装置本体に時計部を有することなく、タイマ
ー装置本体とは別体のアラーム時計とタイマー装
置本体とを組み合せることにより、電動機械器具
である外部機器を一定時間後に作動させるものも
有る（例えば実開昭57−73690号）。

このアラーム時計と組み合せるタイマー装置
は、アラーム時計の発するアラーム報知音に基い
て電気的に電源スイツチをオン状態とするもので
あり、アラーム報知音と他の音との識別は帯域フ
イルターによる他の音質の音を除去する方法や、
一定以上の大きさの音が長時間持続した場合にタ
イマー装置を作動させる方法が有る。

尚、アラーム時計は、今日、極めて誤差の小さ
い水晶発振器を用いた電子時計が多用される様に
なり、且つ、アラーム報知音も電子音とするもの
が多く用いられている。

［考案が解決しようとする問題点］ アラーム時計とタイマー装置本体とを別体とす
るタイマー装置は、アラーム時計の報知音により
タイマー装置における電源スイツチをオン状態と
するものであり、音検出に際して音質、音の大き
さによりアラーム報知音を識別するものである
も、大きな騒音が続く場合等にはタイマースイツ
チをオン状態とする誤動作を生じる場合が有つ
た。

［問題を解決するための手段］ 本考案は、アラーム時計と、該アラーム時計と
は別体の制御部とで構成されるタイマー装置であ
つて、該制御部と組み合せるアラーム時計には電
子音のアラーム報知音及びアラーム報知音とは異
なるアラームセツト音を発音する電子時計を用
い、制御部は、アラーム報知音やアラームセツト
音を感知する音検出回路、該音検出回路の出力を
パルス信号に変換するローパスフイルター、所要
の基準信号を発生させる第２基準信号発生回路、
この基準信号を前記パルス信号と同期させる同期
回路、前記パルス信号を基準信号に基いて一定時
間間隔で記録し、以てパラレル信号に変換して出
力するシフトレジスタ、所定のパラレルデータを
記憶する２個の記憶回路、前記シフトレジスタか
らのパラレル信号と２個の記憶回路に各々設定し
た所定のパラレルデータとを比較する２個の一致
検出回路、及び、該２個の一致検出回路からの各
一致信号により外部機器の電源を各々オン又はオ
フ状態とする電源制御回路を設けることとする。

［作用］ 本考案に係るタイマー装置は、アラーム時計と
制御部とを別体としている故、アラーム時計のみ
を取り出して使用することができ、外部機器の電
源をオン又はオフ状態とする制御部は、音検出回
路によりアラーム報知音等の音を検出し、ローパ
スフイルターにより可聴高周波成分を除去し、一
定以上の大きさの音が持続する時間に基いた幅を
有するパルス信号とし、このパルス信号をシリア
ルインパラレルアウトのシフトレジスタへ一定周
期のクロツク信号に基いて記録させる故、シフト
レジスタからのパラレル信号は、音検出回路に入
力された音の長さに基いた幅を有するパルス信号
のパルス幅に従つたＨレベル信号とＬレベル信号
の組み合せとなり、このパラレル信号が２個の記
憶回路に各々記憶されたパラレルデータと一致し
たとき、即ち、音検出回路に入力される音が所定
の長さと間隔を持つ断続音の場合のみに各一致検
出回路から一致信号が出力され、この各一致信号
により電源制御回路が作動してリレースイツチ等
の電源スイツチをオフ及びオン状態とさせること
ができるものである。

［実施例］ 本考案は上述の如くアラーム時計のアラーム報
知音により外部機器の電源スイツチをオン状態と
するタイマー装置であり、アラーム時計のアラー
ムセツトを行なつた場合にアラームセツト音を発
音してアラームセツトを確認すると共に、該アラ
ームセツト音に基いて電源スイツチを確実に一旦
オフ状態とし得るものである。

このアラーム時計は従来のアナログ形電子時計
とほぼ同様であり、第１図に示す様に発振器１４
と分周回路１６とで構成される基準信号発生回路
１２を有し、水晶発振器等で作られる正確な基準
周波数信号を分周回路１６にて分周し、所要の周
波数の基準信号とする。この基準信号を波形整形
回路２０、駆動回路２２、駆動用モータ２４、輪
列２６から成る時刻表示機構１８に入力し、基準
信号に基いて駆動回路２２により駆動用モータ２
４を回転させ、輪列２６を介して駆動用モータ２
４により長針及び短針等を駆動して時刻を表示さ
せるものであること従来と同様である。

そして、アラーム音形成回路２８は基準信号発
生回路１２における分周回路１６から、例えば
2048Hzの基準信号、８Hzの基準信号、及び１Hzの
基準信号を受けて各基準信号を重畳し、2048Hzの
可聴音を0.5秒間に４回発音させ、0.5秒間の間隔
を置いて更に0.5秒間に４回発音させる如きアラ
ーム報知音を発音するアラーム音信号を形成する
ものであり、新たに付加するアラームセツト音形
成回路３０は分周回路１６から例えば2048Hzの基
準信号と４Hzの基準信号を受けて両基準信号を重
畳することにより2048Hzの可聴音を１秒間に４回
断続させる様に発音するアラームセツト音信号を
形成するものである。

又、アラーム回路３２はアラームスイツチ３
４、アラームセツトスイツチ３６、アンド回路、
スピーカ等で構成され、アラームスイツチ３４は
前記時刻表示機構１８における輪列２６に連動
し、時刻表示機構１８が所定の時刻を表示すると
きにオン状態とされて時刻信号を出力し、アラー
ムセツトスイツチ３６はオン状態とされたときに
アラームセツト信号を出力し、この時刻信号及び
アラームセツト信号が入力される第１アンド回路
３８は両信号が入力されたときに開かれ、アラー
ム音形成回路２８からのアラーム音信号を通過さ
せるものであり、第１アンド回路３８を通過した
アラーム音信号に基いて増幅器４６がスピーカ４
８を作動させてアラーム報知音を発音させること
は従来のアラーム回路３２と同様であり、更に本
実施例においては、アラームセツトスイツチ３４
の出力端子をパルス発生器４０に接続し、該パル
ス発生器４０の出力端子を第２アンド回路４２及
びオア回路４４を介して増幅器４６へ接続し、第
２アンド回路４２の一入力端子は前記アラームセ
ツト音形成回路３０に接続している故、本実施例
のアラーム回路３２においては、設定時刻に達し
たときにアラーム報知音が発音される他、アラー
ムセツトスイツチ３６をオン状態としてアラーム
セツトを行なつたとき、パルス発生器４９から一
定時間だけＨレベルのセツトレデイ信号が出力さ
れ、以て第２アンド回路４２が開かれる故、アラ
ームセツトを行なつた時にアラームセツト音信号
によるアラームセツト音がスピーカ４８から発音
されることになる。

この様にアラーム報知音を発音し得るアラーム
時計と組み合せる制御部は、第２図に示す如くマ
イク５２及び増幅器５４により構成される音検出
回路５０の出力端子をローパスフイルター５６を
介してシフトレジスタ７０のデータ入力端子と同
期回路６４におけるパルス発生器６６とに接続す
るものであり、更に、発振器６０と分周回路６２
とで構成される第２基準信号発生回路５８からの
基準信号出力端子を同期回路６４におけるパルス
カウンタ６８のφ入力端子に接続し、パルス発生
器６６とパルスカウンタ６８で構成される同期回
路６４でパルス発生器６６の出力端子をパルスカ
ウンタ６８のプリセツト入力端子に接続し、パル
スカウンタ６８のキヤリー信号出力端子を該パル
スカウンタ６８のリセツト入力端子及び前記シフ
トレジスタ７０のφ入力端子に接続するものであ
る。

そして、シフトレジスタ７０のパラレル出力端
子は第１一致検出回路７２に接続し、該第１一致
検出回路７２には第１記憶回路７４の出力端子が
接続され、該一致検出回路７２の出力端子は電源
制御回路８０におけるフリツプフロツプ８２のセ
ツト入力端子に接続される。

この電源制御回路８０はセツトリセツト型フリ
ツプフロツプの他、スイツチングトランジスタ及
びリレースイツチ等で構成され、セツトリセツト
型フリツプフロツプ８２のＱ出力端子を保護抵抗
器８４を介してスイツチングトランジスタ８６の
ベースに接続し、スイツチングトランジスタ８６
のエミツタを接地し、平滑回路９６の＋出力端子
からリレーコイル８８を介してスイツチングトラ
ンジスタ８６のコレクタに接続し、交流電源入力
端子９４の一方はリレースイツチ９０を介して外
部機器用交流電源出力端子９８に接続する。

尚、リレーコイル８８と並列に挿入されたダイ
オード９２はスイツチングトランジスタ８６がオ
フ状態となつたとき、リレーコイル８８に生じる
起電力を消去させるものである。

そして、第２図に示す実施例では、アラーム時
計のアラームをセツトしたときに生ずるアラーム
セツト音により電源制御回路８０におけるフリツ
プフロツプ８２を確実にリセツトする為に、前記
シフトレジスタ７０のパラレル信号出力端子を第
２一致検出回路７６の入力端子に接続し、該第２
一致検出回路７６には第２記憶回路７８の出力端
子をも接続し、第２一致検出回路７６の出力端子
をフリツプフロツプ８２のリセツト入力端子に接
続している。

従つてこのタイマー装置の動作としては、アラ
ーム時計のアラームセツトスイツチ３６をオン状
態とすると、アラーム時計の動作として、先ず第
３図のＡ信号に示す様にＨレベルのアラームセツ
ト信号がアラーム回路３２における第１アンド回
路３８及びパルス発生４０に送られる。このアラ
ームセツト信号の発生によりパルス発生器４０は
セツトレデイ信号としてＣ信号に所要幅のＨパル
スを出力し、このセツトレデイ信号により第２ア
ンド回路４２が開かれ、アラームセツト音形成回
路３０からのアラームセツト音信号が第２アンド
回路４２、オア回路４４を通つて増幅器４６に送
られる。このＤ信号に示されるアラームセツト音
信号は前述の様に2048Hzの可聴高周波と４Hzの基
準信号とを重畳したものである故、2048Hzの高音
が１秒間に４回断続して発生され、アラームをセ
ツトしたことが確認できる。

そして、所要時間が経過し、アラーム設定時刻
になるとアラームスイツチ３４がオン状態とな
り、Ｂ信号に示すＨレベルの時刻信号が第１アン
ド回路３８に送られる。従つて第１アンド回路３
８はアラームセツト信号及び時刻信号により開か
れアラーム音形成回路２８からのアラーム音信号
を通し、Ｅ信号に示すアラーム音信号はオア回路
４４を通過して増幅器４６に送られる。このアラ
ーム音信号は、前述の様に2048Hzの可聴高周波と
８Hz及び１Hzの基準信号を重畳している故、0.5
秒間に４回断続したアラーム報知音が発音され、
0.5秒間の休止の後、0.5秒間に４回の断続したア
ラーム報知音を発音することを繰り返すことにな
る。

この様にしてアラーム時計からアラームセツト
音やアラーム報知音が発音されると、アラーム時
計の直近にマイク５２を位置させる様に配置され
た制御部では、アラームセツト音又はアラーム報
知音等をマイク５２で集音し、増幅器５４で増幅
した後、ローパスフイルター５６を通し、可聴高
周波成分を除去してＦ信号に示すパルス信号と
し、このシリアルのパルス信号をシフトレジスタ
７０のデータ入力とする。

又、同期回路６４におけるパルスカウンタ６８
のφ入力端子には発振器６０及び分周回路６２か
ら成る第２基準信号発生回路５８からの基準信号
が入力されており、前記ローパスフイルター５６
からのパルス信号が同期回路６４におけるパルス
発生器６６に接続されている故、パルス発生器６
６はパルス信号の立ち上り時にＧ信号に示す同期
信号を出力する。この同期信号はパルスカウンタ
６８のプリセツト入力とされ、パルスカウンタ６
８は同期信号に対して僅かに遅れたキヤリー信号
を出力することになる。このパルスカウンタ６８
はリセツトによりカウント値がゼロクリアされた
後、第２基準信号発生回路５８からの基準周波数
信号によりキヤリー信号を出力する間隔を、アラ
ーム報知音の可聴高周波成分を除去したパルス信
号が８Hzの場合にはその２倍の1/16秒間隔でキヤ
リー信号を出力し得る様に設定しておく。

従つて、パルスカウンター６８のキヤリー信号
を同期回路６４からシフトレジスタ７０へ送るク
ロツク信号とすると、該クロツク信号は第３図の
Ｈ信号に示す様に1/16秒間隔で出力されており、
音検出回路５０におけるマイク５２にアラームセ
ツト音が入力され、ローパスフイルター５６から
パルス信号が出力されると、該パルス信号の立ち
上りに一致した同期信号がパルス発生器６６から
出力され、この同期信号によりパルスカウンタ６
８はプリセツトされる故、クロツク信号の出力タ
イミングをずらし、以てパルス信号の立ち上りか
ら僅かに遅れたタイミングで先ずクロツク信号を
出力し、このクロツク信号によりパルスカウンタ
６８はリセツトされてカウント値をゼロクリア
し、1/16秒間隔でクロツク信号を続けて出力す
る。従つて、アラームセツト音に基くパルス信号
がＨレベルとＬレベルとが等間隔の４Hzであれ
ば、0.5秒後にシフトレジスタ７０の８ビツトに
は第４図Ａに示す様にＨレベルとＬレベルとが２
個ずつ交互に記録されることになる。又、音検出
回路５０におけるマイク５２がアラーム報知音を
集音したときはローパスフイルター５６から８Hz
のパルス信号が出力され、該パルス信号の立ち上
りに一致した同期信号によりパルスカウンタ６８
がプリセツトされつつ1/16秒間隔でクロツク信号
を出力する故、シフトレジスタ７０の８ビツトに
は第４図Ｂに示す様にＨレベルとＬレベルとが交
互に記録されることになる。

このシフトレジスタ７０に記録された８ビツト
の情報をパラレル信号として第１一致検出回路７
２及び第２一致検出回路７６に出力し、例えば第
２記憶回路７８にはビツトQ0、ビツトQ1、ビツ
トQ4，ビツトQ5をＨとし、ビツトQ2，ビツト
Q3，ビツトQ6、ビツトQ7、をＬとするデータを
記録させておけば、第２記憶回路７８からのパラ
レルデータとシフトレジスタ７０からのパラレル
信号とが一致し、第２一致検出回路７６はＩ信号
にＨレベルの一致信号を出力し、電源制御回路８
０におけるフリツプフロツプ８２をリセツトす
る。又、第１記憶回路７４にはビツトQ0、ビツ
トQ2、ビツトQ4、ビツトQ6をＬ、ビツトQ1、
ビツトQ3、ビツトQ5、ビツトQ7をＨとするデー
タを記録しておけば、アラーム報知音が発音され
たときに第１一致検出回路７２がＪ信号に一致信
号を出力し、電源制御回路８０におけるフリツプ
フロツプ８２をセツト状態とし、フリツプフロツ
プ８２のＱ出力であるＫ信号をＨレベルとしてス
イツチングトランジスタ８６を導通させ、リレー
スイツチ９０をオン状態として外部機器を電源に
接続することになる。

尚、アラーム時計は所定の電子音をアラーム報
知音とするものであれば、アナログ式時刻表示に
限ることなく、デジタル時計であつても良いこと
は言う迄もまく、又、記憶回路に設定するパラレ
ルデータは、アラーム報知音の断続状態とクロツ
ク信号のタイミングに合せる様にしておけば足り
るものである。

本考案の実施例は、この様にマイク５２に入力
された音の断続状態を1/16秒間隔で検出して電源
制御回路８０をオン・オフするタイマー装置であ
る故、音検出回路５０におけるマイク５２に、ア
ラームセツト音やアラーム報知音以外の音が入力
された場合は、この雑音が0.5秒間に４回断続す
ることを１秒間隔で繰り返す特殊な断続音でない
限り電源制御回路８０におけるリレースイツチ９
０をオン状態にすることがなく、又、１秒間に４
回断続して発音時間と休止時間ととが同一とされ
る特殊な断続音でない限りリレースイツチ９０を
オフ状態にすることがなく、一般的にはアラーム
報知音やアラームセツト音以外の音が入力される
ことにより作動する場合が生じる虞が極めて少な
く、誤動作を生じないタイマー装置である。

［考案の効果］ 本考案は、制御部にローパスフイルター、第２
基準信号発生回路、シフトレジスタ及び一致検出
回路を設け、ローパスフイルターにより可聴高周
波成分を除去し、以てマイクが集音した音を、該
音の持続時間に対応した幅のパルス信号に変換
し、このパルス信号の長さをクロツク信号のタイ
ミングにより測定する様にしてシフトレジスタに
記録させ、このシフトレジスタに記録されたデー
タをＨ・Ｌ信号の組み合せとしたパラレル信号と
して検出するものであり、一定の組み合せのパラ
レル信号の場合、即ち、特定の断続状態のマイク
に入力された場合にのみ電源スイツチをオフ状態
やオン状態にするタイマー装置である故、外部機
器への電力供給を設定時刻以外に行なう誤動作を
防止することができるタイマー装置である。

【図面の簡単な説明】

第１図はアラーム時計の回路を示すブロツク
図、第２図は制御部の回路を示す図、第３図はタ
イムチヤート図、第４図はシフトレジスタのラツ
チデータ例を示す図。 １２……基準信号発生回路、１８……時刻表示
機構、２８……アラーム音形成回路、３２……ア
ラーム回路、５０……音検出回路、５６……ロー
パスフイルター、６４……同期回路、７０……シ
フトレジスタ、７２……第１一致検出回路、７４
……第１記憶回路、８０……電源制御回路、９４
……交流電源入力端子、９８……出力端子。

Claims (1)

1. 【実用新案登録請求の範囲】 基準信号発生回路と、 該基準信号発生回路からの基準信号に基いて駆
   動され、時刻を表示する時刻表示機構と、 前記基準信号発生回路からの複数種の基準信号
   に基いてアラーム音信号を形成するアラーム音形
   成回路と、 前記基準信号発生回路からの複数種の基準信号
   に基いてアラーム音信号とは異なるアラームセツ
   ト音信号を形成するアラームセツト音形成回路
   と、 アラームセツトを行なつたとき、短時間だけ前
   記アラームセツト音形成回路からのアラームセツ
   ト音信号によりアラームセツト音を発音し、アラ
   ームセツト状態のときに前記時刻表示機構にて表
   示される時刻が設定時刻になると前記アラーム音
   形成回路からのアラーム音信号によりアラーム報
   知音を発音するアラーム回路と、 を有する時計部と、 この時計部と分離可能に設けられ、 前記時計部からのアラームセツト音及びアラー
   ム報知音を感知する音検出回路と、 音検出回路にて感知されたアラームセツト音及
   びアラーム報知音から可聴高周波成分を除去して
   パルス信号に変換するローパスフイルターと、 基準信号を発生する第２基準信号発生回路と、 第２基準信号発生回路からの基準信号を前記ロ
   ーパスフイルターからのパルス信号より一定時間
   遅れのクロツク信号とする同期回路と、 該同期回路からのクロツク信号により前記パル
   ス信号を所要時間間隔で記録し、パラレル信号と
   して出力するシフトレジスタと、 所定のパラレルデータが設定された第１記憶回
   路と、 前記パラレルデータと異なる所定のパラレルデ
   ータが設定された第２記憶回路と、 前記シフトレジスタからのパラレル信号と第１
   記憶回路に設定されたパラレルデータとの一致を
   検出する第１一致検出回路と、 前記シフトレジスタからのパラレル信号と第２
   記憶回路に設定されたパラレルデータとの一致を
   検出する第２一致検出回路と、 該第２一致検出回路からの一致信号により外部
   機器の電源をオフ状態とし、第１一致検出回路か
   らの一致信号により外部機器の電源をオン状態と
   する電源制御回路と、 を有する制御部と、 から成るタイマー装置。