JPH0595271A - エミツタ結合論理回路 - Google Patents
エミツタ結合論理回路Info
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- JPH0595271A JPH0595271A JP4059564A JP5956492A JPH0595271A JP H0595271 A JPH0595271 A JP H0595271A JP 4059564 A JP4059564 A JP 4059564A JP 5956492 A JP5956492 A JP 5956492A JP H0595271 A JPH0595271 A JP H0595271A
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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Abstract
(57)【要約】
【目的】本発明はＣＭＯＳ回路に直結又はＣＭＯＳ回路
から直結するＥＣＬ回路を提案する。 【構成】ＥＣＬ回路１２は、ＣＭＯＳ回路１０が発生す
る入力信号を受信する入力ノードを有する。入力信号は
第１の電位Ｖ0 及び第２の電位Ｖ1 間においてスイング
すなわち遷移する。さらにＥＣＬ回路１２はＥＣＬコア
回路Ｑ3 、Ｑ4 、ＲL を含み、このＥＣＬコア回路
Ｑ3 、Ｑ4 、ＲL は入力ノードに接続され、受信した信
号に応答して第３の電位Ｖ2 及びほぼ（Ｖ1 −Ｖ0 ）の
２倍である第４の電位Ｖ3 間において振れる中間電気信
号を発生する。さらにＥＣＬ回路は、ＣＭＯＳ回路の入
力端又は他のＥＣＬ回路に結合する出力駆動回路を含
む。出力駆動回路は、ＥＣＬコア回路の出力端に結合さ
れた入力ノードを有すると共に、Ｖ2 及びＶ3 間におい
て振れる中間電気信号に応答してＶ0 及びＶ1 間におい
て振れる第１の出力信号を発生するエミツタフオロアＥ
Ｆ1 、ＥＦ2 を有する。
から直結するＥＣＬ回路を提案する。 【構成】ＥＣＬ回路１２は、ＣＭＯＳ回路１０が発生す
る入力信号を受信する入力ノードを有する。入力信号は
第１の電位Ｖ0 及び第２の電位Ｖ1 間においてスイング
すなわち遷移する。さらにＥＣＬ回路１２はＥＣＬコア
回路Ｑ3 、Ｑ4 、ＲL を含み、このＥＣＬコア回路
Ｑ3 、Ｑ4 、ＲL は入力ノードに接続され、受信した信
号に応答して第３の電位Ｖ2 及びほぼ（Ｖ1 −Ｖ0 ）の
２倍である第４の電位Ｖ3 間において振れる中間電気信
号を発生する。さらにＥＣＬ回路は、ＣＭＯＳ回路の入
力端又は他のＥＣＬ回路に結合する出力駆動回路を含
む。出力駆動回路は、ＥＣＬコア回路の出力端に結合さ
れた入力ノードを有すると共に、Ｖ2 及びＶ3 間におい
て振れる中間電気信号に応答してＶ0 及びＶ1 間におい
て振れる第１の出力信号を発生するエミツタフオロアＥ
Ｆ1 、ＥＦ2 を有する。
Description
【０００１】
【産業上の利用分野】本発明はエミツタ結合論理回路に
関し、特に、相補型金属酸化膜半導体（Complementary
Metal Oxide Semiconductor,ＣＭＯＳ）回路及びエミツ
タ結合論理（Emitter-coupled logic,ＥＣＬ）回路間を
電気的に直接結合する回路に適用して好適なものであ
る。
関し、特に、相補型金属酸化膜半導体（Complementary
Metal Oxide Semiconductor,ＣＭＯＳ）回路及びエミツ
タ結合論理（Emitter-coupled logic,ＥＣＬ）回路間を
電気的に直接結合する回路に適用して好適なものであ
る。
【０００２】
【従来の技術】ＣＭＯＳ回路及びＥＣＬ回路は、それぞ
れが使用する電圧の振れ（スイング）及び電圧レベルが
著しく異なるためコンパチブルではないと一般に考えら
れている。減衰器又は増幅器を設けることによりこのよ
うな差を克服することはできるが、こうした余分な部品
の使用は、信号遅延、電力消費量の増加という望ましか
らざる結果をもたらす上に余分な回路領域をも必要とす
る。
れが使用する電圧の振れ（スイング）及び電圧レベルが
著しく異なるためコンパチブルではないと一般に考えら
れている。減衰器又は増幅器を設けることによりこのよ
うな差を克服することはできるが、こうした余分な部品
の使用は、信号遅延、電力消費量の増加という望ましか
らざる結果をもたらす上に余分な回路領域をも必要とす
る。
【０００３】望ましい到達点は、特別なインタフエース
を必要とせずにＣＭＯＳ回路及びＥＣＬ回路が直接相互
に通信を行なうことができる構成を提供することであ
る。しかしながら従来の技術はこの到達点に達してはい
ない。
を必要とせずにＣＭＯＳ回路及びＥＣＬ回路が直接相互
に通信を行なうことができる構成を提供することであ
る。しかしながら従来の技術はこの到達点に達してはい
ない。
【０００４】以下に述べる米国特許は、従来の種々のＣ
ＭＯＳ／ＥＣＬインタフエース技術及びその関連技術を
示している。
ＭＯＳ／ＥＣＬインタフエース技術及びその関連技術を
示している。
【０００５】米国特許第 4,656,375号においては、ＥＣ
Ｌ論理回路の論理レベルに対応する２つの電圧レベル間
において出力端子を切り換える相補型スイツチング回路
を提供する回路を開示している。通常は使用されないＥ
ＣＬ論理回路が相補型スイツチに２つの電圧レベルを与
えることにより温度補償機能を実行する。
Ｌ論理回路の論理レベルに対応する２つの電圧レベル間
において出力端子を切り換える相補型スイツチング回路
を提供する回路を開示している。通常は使用されないＥ
ＣＬ論理回路が相補型スイツチに２つの電圧レベルを与
えることにより温度補償機能を実行する。
【０００６】米国特許第 4,782,251号においては、ＣＭ
ＯＳのレベル信号をＥＣＬのレベル信号に変換するレベ
ル変換回路を説明している。差動増幅器回路は高電位電
源及び低電位電源間に挿入されて、両者の間を流れる電
流経路を選択する。１つのバイポーラトランジスタが複
数のバイポーラトランジスタのうちの１つのコレクタ電
位に接続され、そのエミツタ端子からＥＣＬ論理レベル
を出力する。
ＯＳのレベル信号をＥＣＬのレベル信号に変換するレベ
ル変換回路を説明している。差動増幅器回路は高電位電
源及び低電位電源間に挿入されて、両者の間を流れる電
流経路を選択する。１つのバイポーラトランジスタが複
数のバイポーラトランジスタのうちの１つのコレクタ電
位に接続され、そのエミツタ端子からＥＣＬ論理レベル
を出力する。
【０００７】米国特許第 4,794,317号においては、ＥＣ
ＬからＣＭＯＳへのレベルシフタを開示している。当該
レベルシフタはＥＣＬのバツフアに直結されたＣＭＯＳ
変換器を使用する。抵抗両端の電圧降下は、ＥＣＬ論理
レベルをＣＭＯＳ変換器のトリツプ点まで低下させる。
ＣＭＯＳ変換器のトリツプ点がＥＣＬのバツフアの出力
電圧の半分になるように、この抵抗の両端の電圧降下が
設定される。
ＬからＣＭＯＳへのレベルシフタを開示している。当該
レベルシフタはＥＣＬのバツフアに直結されたＣＭＯＳ
変換器を使用する。抵抗両端の電圧降下は、ＥＣＬ論理
レベルをＣＭＯＳ変換器のトリツプ点まで低下させる。
ＣＭＯＳ変換器のトリツプ点がＥＣＬのバツフアの出力
電圧の半分になるように、この抵抗の両端の電圧降下が
設定される。
【０００８】米国特許第 4,806,799号においては、ＥＣ
ＬからＣＭＯＳへの変換器を開示している。当該変換器
は、ＥＣＬの出力信号を受取るベースを有するＮＰＮト
ランジスタを含む。制御回路はＥＣＬの出力信号のスイ
ツチングに応答して、ＮＰＮトランジスタのエミツタを
中間ノードに結合する。
ＬからＣＭＯＳへの変換器を開示している。当該変換器
は、ＥＣＬの出力信号を受取るベースを有するＮＰＮト
ランジスタを含む。制御回路はＥＣＬの出力信号のスイ
ツチングに応答して、ＮＰＮトランジスタのエミツタを
中間ノードに結合する。
【０００９】米国特許第 4,864,159号においては、ＥＣ
Ｌ論理において使用される論理レベルをＣＭＯＳ論理に
おいて使用される論理レベルに調整する増幅器を開示し
ている。この手法は、第１の供給電圧線及び第２の供給
電圧線間に結合され、かつ並列に配列された第１及び第
２のブランチを使用するものである。
Ｌ論理において使用される論理レベルをＣＭＯＳ論理に
おいて使用される論理レベルに調整する増幅器を開示し
ている。この手法は、第１の供給電圧線及び第２の供給
電圧線間に結合され、かつ並列に配列された第１及び第
２のブランチを使用するものである。
【００１０】米国特許第 4,890,019号においては、標準
ＣＭＯＳ信号を（０、＋５）〔Ｖ〕の領域から（−0.8
、−1.6 ）〔Ｖ〕の領域にある標準ＥＣＬ信号に変換
する出力バツフアを説明している。当該出力バツフアは
一対の「接地ウエル」ＣＭＯＳトランジスタを使用す
る。
ＣＭＯＳ信号を（０、＋５）〔Ｖ〕の領域から（−0.8
、−1.6 ）〔Ｖ〕の領域にある標準ＥＣＬ信号に変換
する出力バツフアを説明している。当該出力バツフアは
一対の「接地ウエル」ＣＭＯＳトランジスタを使用す
る。
【００１１】米国特許第 4,897,564号においては、後段
のＣＭＯＳ論理回路の電圧レベルに対してシフトされて
いる電圧スイングレベルを有するＢＩＣＭＯＳ駆動回路
を開示している。これによつてＢＩＣＭＯＳ駆動回路
は、ＣＭＯＳ論理のスレシヨルド電圧よりもかなり低い
低論理レベル及びＣＭＯＳ論理をオーバードライブする
高論理レベルを生成することができる。
のＣＭＯＳ論理回路の電圧レベルに対してシフトされて
いる電圧スイングレベルを有するＢＩＣＭＯＳ駆動回路
を開示している。これによつてＢＩＣＭＯＳ駆動回路
は、ＣＭＯＳ論理のスレシヨルド電圧よりもかなり低い
低論理レベル及びＣＭＯＳ論理をオーバードライブする
高論理レベルを生成することができる。
【００１２】米国特許第 4,906,871号においては、ＡＣ
結合レベルシフト回路を開示しており、このＡＣ結合レ
ベルシフト回路は第１の電極においてＥＣＬ回路の出力
段に結合されたコンデンサ、当該コンデンサの第２の電
極に接続されたＭＯＳインバータ及びＣＭＯＳ回路の入
力段に結合される当該ＭＯＳインバータの出力ノードを
有する。このＭＯＳインバータの入力ノードにバイアス
電圧を加えるためにバイアス回路が設けられる。
結合レベルシフト回路を開示しており、このＡＣ結合レ
ベルシフト回路は第１の電極においてＥＣＬ回路の出力
段に結合されたコンデンサ、当該コンデンサの第２の電
極に接続されたＭＯＳインバータ及びＣＭＯＳ回路の入
力段に結合される当該ＭＯＳインバータの出力ノードを
有する。このＭＯＳインバータの入力ノードにバイアス
電圧を加えるためにバイアス回路が設けられる。
【００１３】米国特許第 4,912,347号においては、ＣＭ
ＯＳからＥＣＬへの出力バツフアを開示しており、この
ＣＭＯＳからＥＣＬへの出力バツフアは、ＥＣＬ論理の
「０」の出力電圧を発生する電流を供給する電流源を有
する。また当該電流源からの電流は、抵抗の抵抗値変化
を追跡してＥＣＬの論理「１」の出力電圧及びＥＣＬの
論理「０」の出力電圧間の電位差を本質的に一定に保持
する。
ＯＳからＥＣＬへの出力バツフアを開示しており、この
ＣＭＯＳからＥＣＬへの出力バツフアは、ＥＣＬ論理の
「０」の出力電圧を発生する電流を供給する電流源を有
する。また当該電流源からの電流は、抵抗の抵抗値変化
を追跡してＥＣＬの論理「１」の出力電圧及びＥＣＬの
論理「０」の出力電圧間の電位差を本質的に一定に保持
する。
【００１４】米国特許第 4,914,321号においては、共通
のバイアス網を有する差動回路を含むＢＩＭＯＳレベル
変換器を開示している。当該差動回路の一部に含まれて
いるＭＯＳトランジスタは、ＭＯＳレベルの入力信号を
受け取つてＥＣＬレベルの出力信号を出す。また差動回
路はバイポーラトランジスタを含んでおり、このバイポ
ーラトランジスタは、ＭＯＳトランジスタによつてバイ
アスされることにより相補型ＥＣＬレベル出力信号を発
生する。この組合せは差動ＥＣＬインタフエースに対し
てシングルエンデツドＭＯＳを供給する。
のバイアス網を有する差動回路を含むＢＩＭＯＳレベル
変換器を開示している。当該差動回路の一部に含まれて
いるＭＯＳトランジスタは、ＭＯＳレベルの入力信号を
受け取つてＥＣＬレベルの出力信号を出す。また差動回
路はバイポーラトランジスタを含んでおり、このバイポ
ーラトランジスタは、ＭＯＳトランジスタによつてバイ
アスされることにより相補型ＥＣＬレベル出力信号を発
生する。この組合せは差動ＥＣＬインタフエースに対し
てシングルエンデツドＭＯＳを供給する。
【００１５】
【発明が解決しようとする課題】本発明の目的は、ＣＭ
ＯＳ回路とＥＣＬ回路が相互に直接的に駆動し得る構成
を提供することであり、このことは上述の米国特許には
教示されていない。
ＯＳ回路とＥＣＬ回路が相互に直接的に駆動し得る構成
を提供することであり、このことは上述の米国特許には
教示されていない。
【００１６】本発明の他の目的は、中間のインタフエー
ス回路なしにＣＭＯＳ回路に直結することができるＥＣ
Ｌ回路を提供することである。
ス回路なしにＣＭＯＳ回路に直結することができるＥＣ
Ｌ回路を提供することである。
【００１７】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、ＣＭＯＳ回路１０に直結するエミ
ツタ結合論理回路において、第１の電位Ｖ0及び第２の
電位Ｖ1 間において動作するＣＭＯＳ回路１０から入力
信号を受信する入力ノード手段と、入力ノード手段に結
合し、かつ受信した信号に応答して第３の電位Ｖ2 及び
ほぼＶ2 ＋（Ｖ1 −Ｖ0 ）に等しい第４の電位Ｖ3 間に
おいて振れる中間電気信号を発生する手段と、上記第３
及び第４の電位Ｖ2 及びＶ3 間において振れる中間電気
信号に応答して、上記第１及び第２の電位Ｖ0 及びＶ1
間において振れる第１の出力信号を出力する中間電気信
号発生手段の出力端に結合された入力端を有する出力ノ
ード手段とを設けるようにする。
め本発明においては、ＣＭＯＳ回路１０に直結するエミ
ツタ結合論理回路において、第１の電位Ｖ0及び第２の
電位Ｖ1 間において動作するＣＭＯＳ回路１０から入力
信号を受信する入力ノード手段と、入力ノード手段に結
合し、かつ受信した信号に応答して第３の電位Ｖ2 及び
ほぼＶ2 ＋（Ｖ1 −Ｖ0 ）に等しい第４の電位Ｖ3 間に
おいて振れる中間電気信号を発生する手段と、上記第３
及び第４の電位Ｖ2 及びＶ3 間において振れる中間電気
信号に応答して、上記第１及び第２の電位Ｖ0 及びＶ1
間において振れる第１の出力信号を出力する中間電気信
号発生手段の出力端に結合された入力端を有する出力ノ
ード手段とを設けるようにする。
【００１８】
【作用】ＣＭＯＳ回路により発生される入力信号を受信
する入力ノードを含むようにしたＣＭＯＳ回路直結用Ｅ
ＣＬ回路によつて、本発明の目的が達成されると共に上
述の問題点及び他の問題点が解決される。この入力信号
は第１の電位Ｖ0 及び第２の電位Ｖ1 間においてスイン
グすなわち遷移する。さらにＥＣＬ回路は入力ノードに
結合されているＥＣＬコア回路を含み、当該ＥＣＬコア
回路は受け取つた信号に応答して中間電気信号を発生す
る。この中間電気信号は第３の電位Ｖ2 及び第４の電位
Ｖ3 間において振れる。Ｖ3 はほぼＶ2 ＋（Ｖ1 −
Ｖ0 ）に等しい。さらにＥＣＬ回路はＣＭＯＳ回路の入
力端又は他のＥＣＬ回路に結合する出力ノードを含む。
ＥＣＬコア回路の出力ノードは、Ｖ2 及びＶ3 間におい
て振れる中間電気信号に応答してＶ0 及びＶ1 間におい
て振れる第１の出力信号を発生するＥＣＬ出力駆動回路
に接続される入力端を有する。
する入力ノードを含むようにしたＣＭＯＳ回路直結用Ｅ
ＣＬ回路によつて、本発明の目的が達成されると共に上
述の問題点及び他の問題点が解決される。この入力信号
は第１の電位Ｖ0 及び第２の電位Ｖ1 間においてスイン
グすなわち遷移する。さらにＥＣＬ回路は入力ノードに
結合されているＥＣＬコア回路を含み、当該ＥＣＬコア
回路は受け取つた信号に応答して中間電気信号を発生す
る。この中間電気信号は第３の電位Ｖ2 及び第４の電位
Ｖ3 間において振れる。Ｖ3 はほぼＶ2 ＋（Ｖ1 −
Ｖ0 ）に等しい。さらにＥＣＬ回路はＣＭＯＳ回路の入
力端又は他のＥＣＬ回路に結合する出力ノードを含む。
ＥＣＬコア回路の出力ノードは、Ｖ2 及びＶ3 間におい
て振れる中間電気信号に応答してＶ0 及びＶ1 間におい
て振れる第１の出力信号を発生するＥＣＬ出力駆動回路
に接続される入力端を有する。
【００１９】ＥＣＬコア回路は、入力信号に結合するベ
ース端子及び第１の負荷を介して電力バス（ＶCC）に結
合されるコレクタ端子を有する第１のバイポーラトラン
ジスタを含む。さらにＥＣＬコア回路は、（Ｖ1 −
Ｖ0 ）／２の基準電位に結合されたベース端子、第２の
負荷を介して電力バスに結合されたコレクタ端子及び第
１のバイポーラトランジスタのエミツタ端子と共通に電
流源に結合されたエミツタ端子を有する第２のバイポー
ラトランジスタを含む。
ース端子及び第１の負荷を介して電力バス（ＶCC）に結
合されるコレクタ端子を有する第１のバイポーラトラン
ジスタを含む。さらにＥＣＬコア回路は、（Ｖ1 −
Ｖ0 ）／２の基準電位に結合されたベース端子、第２の
負荷を介して電力バスに結合されたコレクタ端子及び第
１のバイポーラトランジスタのエミツタ端子と共通に電
流源に結合されたエミツタ端子を有する第２のバイポー
ラトランジスタを含む。
【００２０】出力駆動回路は、第１のバイポーラトラン
ジスタのコレクタに結合された入力端子及び第１の出力
信号を供給する出力端子を有する第１のエミツタフオロ
アを含む。さらに出力駆動回路は、第２のバイポーラト
ランジスタのコレクタに結合された入力端子及び第２の
出力信号を供給する出力端子を有する第２のエミツタフ
オロアを含み、第２の出力信号は第１の出力信号と相補
関係にある。各エミツタフオロアのコレクタ端子は、動
作中にエミツタフオロアを飽和させないよう保持するの
に十分な高電位に結合される。各エミツタフオロアは、
ＮチヤネルＦＥＴからなる能動エミツタ負荷を有する。
ＮチヤネルＦＥＴは、ハーフラツチ構成にクロス結合さ
れる。エミツタフオロアはＥＣＬコア信号（Ｖ2〜
Ｖ3 ）を外部出力信号（Ｖ0 〜Ｖ1 ）にシフトする。
ジスタのコレクタに結合された入力端子及び第１の出力
信号を供給する出力端子を有する第１のエミツタフオロ
アを含む。さらに出力駆動回路は、第２のバイポーラト
ランジスタのコレクタに結合された入力端子及び第２の
出力信号を供給する出力端子を有する第２のエミツタフ
オロアを含み、第２の出力信号は第１の出力信号と相補
関係にある。各エミツタフオロアのコレクタ端子は、動
作中にエミツタフオロアを飽和させないよう保持するの
に十分な高電位に結合される。各エミツタフオロアは、
ＮチヤネルＦＥＴからなる能動エミツタ負荷を有する。
ＮチヤネルＦＥＴは、ハーフラツチ構成にクロス結合さ
れる。エミツタフオロアはＥＣＬコア信号（Ｖ2〜
Ｖ3 ）を外部出力信号（Ｖ0 〜Ｖ1 ）にシフトする。
【００２１】本発明の好適な実施例においては、Ｖ0 は
ほぼ０〔Ｖ〕（接地電位）であり、Ｖ1 は約 1.4
〔Ｖ〕、Ｖ2 もまた約 1.4〔Ｖ〕、Ｖ3 は約 2.8
〔Ｖ〕、基準電位は約 0.7〔Ｖ〕である。
ほぼ０〔Ｖ〕（接地電位）であり、Ｖ1 は約 1.4
〔Ｖ〕、Ｖ2 もまた約 1.4〔Ｖ〕、Ｖ3 は約 2.8
〔Ｖ〕、基準電位は約 0.7〔Ｖ〕である。
【００２２】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００２３】図１は本発明の一実施例を示し、１つの例
としてはインバータであるが一般的には論理機能部であ
るＣＭＯＳ回路１０は、ＥＣＬ回路１２の入力端に接続
されている出力端を有する。このＥＣＬ回路１２は、や
はりインバータとして例示したが一般的には論理機能部
である。ＥＣＬ回路１２は、第１の出力（ＯＵＴＰＵ
Ｔ）及び第２の相補出力（ＯＵＴＰＵＴ* ）を有する。
当該明細書においてはアスタリスク（* ）を用いて相補
出力を表す。従つて、ＯＵＴＰＵＴが高レベル（これを
「Ｈ」レベルと呼ぶ）の場合にはＯＵＴＰＵＴ* は低レ
ベル（これを「Ｌ」レベルと呼ぶ）であり、逆にＯＵＴ
ＰＵＴが「Ｌ」レベルの場合にはＯＵＴＰＵＴ* は
「Ｈ」レベルである。
としてはインバータであるが一般的には論理機能部であ
るＣＭＯＳ回路１０は、ＥＣＬ回路１２の入力端に接続
されている出力端を有する。このＥＣＬ回路１２は、や
はりインバータとして例示したが一般的には論理機能部
である。ＥＣＬ回路１２は、第１の出力（ＯＵＴＰＵ
Ｔ）及び第２の相補出力（ＯＵＴＰＵＴ* ）を有する。
当該明細書においてはアスタリスク（* ）を用いて相補
出力を表す。従つて、ＯＵＴＰＵＴが高レベル（これを
「Ｈ」レベルと呼ぶ）の場合にはＯＵＴＰＵＴ* は低レ
ベル（これを「Ｌ」レベルと呼ぶ）であり、逆にＯＵＴ
ＰＵＴが「Ｌ」レベルの場合にはＯＵＴＰＵＴ* は
「Ｈ」レベルである。
【００２４】ＣＭＯＳ回路１０は、直列に接続された一
対のトランジスタＱ1 、Ｑ2 のゲートに結合された入力
端を有する。この実施例においてトランジスタＱ1 及び
Ｑ2 は、電位がＶ0 の電力バスの間に接続される。ＣＭ
ＯＳ回路１０の出力は、Ｑ1 及びＱ2 の接合点において
得られ、従つてＶ0 及びこれより高い電位Ｖ1 との間で
振れる。図示のようにＣＭＯＳ回路１０の構成は本質的
に従来通りのものである。以下に詳述するように、Ｖ0
及びＶ1 の値に留意することが重要である。
対のトランジスタＱ1 、Ｑ2 のゲートに結合された入力
端を有する。この実施例においてトランジスタＱ1 及び
Ｑ2 は、電位がＶ0 の電力バスの間に接続される。ＣＭ
ＯＳ回路１０の出力は、Ｑ1 及びＱ2 の接合点において
得られ、従つてＶ0 及びこれより高い電位Ｖ1 との間で
振れる。図示のようにＣＭＯＳ回路１０の構成は本質的
に従来通りのものである。以下に詳述するように、Ｖ0
及びＶ1 の値に留意することが重要である。
【００２５】ＥＣＬ回路１２は、一対の「コア」バイポ
ーラトランジスタＱ3 及びＱ4 を有する。トランジスタ
Ｑ3 及びＱ4 のコレクタは連携した負荷抵抗ＲL を介し
て電力レール（ＶCC）にそれぞれ接続される。トランジ
スタＱ3 及びＱ4 のエミツタは共に電流源ＩS に接続さ
れる。トランジスタＱ4 のベースは基準電圧（ＲＥＦ）
に結合される。
ーラトランジスタＱ3 及びＱ4 を有する。トランジスタ
Ｑ3 及びＱ4 のコレクタは連携した負荷抵抗ＲL を介し
て電力レール（ＶCC）にそれぞれ接続される。トランジ
スタＱ3 及びＱ4 のエミツタは共に電流源ＩS に接続さ
れる。トランジスタＱ4 のベースは基準電圧（ＲＥＦ）
に結合される。
【００２６】本発明によれば、トランジスタＱ3 のベー
ス、すなわちＥＣＬ回路１２の入力ノードはＣＭＯＳ回
路１０の出力端に直結される。
ス、すなわちＥＣＬ回路１２の入力ノードはＣＭＯＳ回
路１０の出力端に直結される。
【００２７】ＥＣＬ回路１２の高速動作を保持するには
トランジスタＱ3 及びＱ4 の飽和を防止することが重要
である。トランジスタＱ3 及びＱ4 の飽和を防止するに
は、電位がＶ2 からＶ3 に振れるようにＥＣＬ回路１２
をバイアスすると共に、ＣＭＯＳ回路１０の出力をＶ0
からＶ1 に振れさせることによつて達成することができ
る。Ｖ3 はほぼＶ2 ＋（Ｖ1 −Ｖ0 ）である。ＶCC、Ｒ
L 及びＩSの値を適切に選択することによつて得られる
この条件の下で、飽和を防止することができる。しかし
ながらＣＭＯＳ回路１０の出力レベルの中心は（Ｖ1 −
Ｖ0 ）／２にあり、トランジスタＱ3 及びＱ4 のコレク
タ出力の中心は（Ｖ3 −Ｖ2 ）／２にあるので、ＥＣＬ
回路１２の出力端は他のＣＭＯＳ回路の入力端にインタ
フエースするために必要な電位よりも大きな電位とな
る。
トランジスタＱ3 及びＱ4 の飽和を防止することが重要
である。トランジスタＱ3 及びＱ4 の飽和を防止するに
は、電位がＶ2 からＶ3 に振れるようにＥＣＬ回路１２
をバイアスすると共に、ＣＭＯＳ回路１０の出力をＶ0
からＶ1 に振れさせることによつて達成することができ
る。Ｖ3 はほぼＶ2 ＋（Ｖ1 −Ｖ0 ）である。ＶCC、Ｒ
L 及びＩSの値を適切に選択することによつて得られる
この条件の下で、飽和を防止することができる。しかし
ながらＣＭＯＳ回路１０の出力レベルの中心は（Ｖ1 −
Ｖ0 ）／２にあり、トランジスタＱ3 及びＱ4 のコレク
タ出力の中心は（Ｖ3 −Ｖ2 ）／２にあるので、ＥＣＬ
回路１２の出力端は他のＣＭＯＳ回路の入力端にインタ
フエースするために必要な電位よりも大きな電位とな
る。
【００２８】この状態を克服するため、ＥＣＬ回路１２
は、トランジスタＱ3 及びＱ4 のＶbe以上の電位を降下
させる出力駆動回路を有する。特定的にはこの出力駆動
回路は、エミツタフオロア構成をなすトランジスタを含
む。１つのエミツタフオロアを使用して出力信号に１つ
のダイオード電圧降下要素を挿入する。図示した実施例
において各出力駆動回路は、共にダーリントン形エミツ
タフオロア構成をなすように接続された２つのエミツタ
フオロアを含むことにより、各ＥＣＬコアトランジスタ
Ｑ3 及びＱ4 の出力並びに出力ノード間に２つのダイオ
ード電圧降下要素を挿入する。他の実施例おいては、必
要に応じてエミツタフオロアを追加し、ダイオード電圧
降下要素をさらに挿入しても良い。図１においては、第
１のダーリントン形エミツタフオロア（ＥＦ1 ）及び第
２のダーリントン形エミツタフオロア（ＥＦ2 ）がそれ
ぞれ、トランジスタＱ3 のコレクタ及びトランジスタＱ
4 のコレクタに結合されていることが分かる。ＥＦ1 及
びＥＦ2 はそれぞれトランジスタＱ3 及びＱ4 のベース
−エミツタパスにそれぞれ２つのダイオード電圧降下要
素すなわち約 1.4〔Ｖ〕を与える。さらに本発明によれ
ばＥＣＬ回路１２の出力はＥＦ1 及びＥＦ2 の出力エミ
ツタから取り出され、かつＶ0 及びＶ1 間において振れ
るが、これは、他のＣＭＯＳ論理回路の入力端又はＥＣ
Ｌ回路１０に従つて構成された他のＥＣＬ論理回路の入
力端に直接インタフエースするのに望ましい結果であ
る。その結果、特殊な増幅器及びレベル変換器を集積回
路に内蔵せずに、ＣＭＯＳ及びＥＣＬを混合した集積回
路を具体化することができる。
は、トランジスタＱ3 及びＱ4 のＶbe以上の電位を降下
させる出力駆動回路を有する。特定的にはこの出力駆動
回路は、エミツタフオロア構成をなすトランジスタを含
む。１つのエミツタフオロアを使用して出力信号に１つ
のダイオード電圧降下要素を挿入する。図示した実施例
において各出力駆動回路は、共にダーリントン形エミツ
タフオロア構成をなすように接続された２つのエミツタ
フオロアを含むことにより、各ＥＣＬコアトランジスタ
Ｑ3 及びＱ4 の出力並びに出力ノード間に２つのダイオ
ード電圧降下要素を挿入する。他の実施例おいては、必
要に応じてエミツタフオロアを追加し、ダイオード電圧
降下要素をさらに挿入しても良い。図１においては、第
１のダーリントン形エミツタフオロア（ＥＦ1 ）及び第
２のダーリントン形エミツタフオロア（ＥＦ2 ）がそれ
ぞれ、トランジスタＱ3 のコレクタ及びトランジスタＱ
4 のコレクタに結合されていることが分かる。ＥＦ1 及
びＥＦ2 はそれぞれトランジスタＱ3 及びＱ4 のベース
−エミツタパスにそれぞれ２つのダイオード電圧降下要
素すなわち約 1.4〔Ｖ〕を与える。さらに本発明によれ
ばＥＣＬ回路１２の出力はＥＦ1 及びＥＦ2 の出力エミ
ツタから取り出され、かつＶ0 及びＶ1 間において振れ
るが、これは、他のＣＭＯＳ論理回路の入力端又はＥＣ
Ｌ回路１０に従つて構成された他のＥＣＬ論理回路の入
力端に直接インタフエースするのに望ましい結果であ
る。その結果、特殊な増幅器及びレベル変換器を集積回
路に内蔵せずに、ＣＭＯＳ及びＥＣＬを混合した集積回
路を具体化することができる。
【００２９】ダーリントン形エミツタフオロア構成との
関連で一般に必要とされる高い電力要求を克服するた
め、本発明の回路はさらに、ダーリントン形エミツタフ
オロア回路ＥＦ1 及びＥＦ2 用の負荷として、特定的に
はｎチヤネルＦＥＴでもよい能動エミツタ負荷素子を設
ける。第１のＮチヤネルＦＥＴ（ＮCH1 ）は、Ｖ0 及び
ＥＦ1 のエミツタ間に結合される。ＦＥＴ（ＮCH1 ）の
ゲートは、エミツタフオロア回路ＥＦ2 のエミツタ及び
第２のＮチヤネルＦＥＴ（ＮCH2 ）のドレインからなる
ノードに結合される。ＦＥＴ（ＮCH2 ）のゲートは、エ
ミツタフオロア回路ＥＦ1 のエミツタ及びＦＥＴ（Ｎ
CH1 ）のドレインからなるノードに結合される。従つて
エミツタ負荷となる各ＮチヤネルＦＥＴのゲートは、反
対側のエミツタフオロアの出力によつて駆動される。注
意すべきは、この回路構成にはハーフ−ラツチが内在し
ていることである。しかしながら各エミツタフオロアを
駆動することにより、導通しているＮチヤネルＦＥＴに
逆らつて出力ノード（ＯＵＴＰＵＴ又はＯＵＴＰＵ
Ｔ* ）を十分容易に引き上げることができる。さらに導
通しているＮチヤネル素子のスレシヨルド値に一度到達
すると、正帰還が出力ノードの上昇すなわち遮断を促進
する。
関連で一般に必要とされる高い電力要求を克服するた
め、本発明の回路はさらに、ダーリントン形エミツタフ
オロア回路ＥＦ1 及びＥＦ2 用の負荷として、特定的に
はｎチヤネルＦＥＴでもよい能動エミツタ負荷素子を設
ける。第１のＮチヤネルＦＥＴ（ＮCH1 ）は、Ｖ0 及び
ＥＦ1 のエミツタ間に結合される。ＦＥＴ（ＮCH1 ）の
ゲートは、エミツタフオロア回路ＥＦ2 のエミツタ及び
第２のＮチヤネルＦＥＴ（ＮCH2 ）のドレインからなる
ノードに結合される。ＦＥＴ（ＮCH2 ）のゲートは、エ
ミツタフオロア回路ＥＦ1 のエミツタ及びＦＥＴ（Ｎ
CH1 ）のドレインからなるノードに結合される。従つて
エミツタ負荷となる各ＮチヤネルＦＥＴのゲートは、反
対側のエミツタフオロアの出力によつて駆動される。注
意すべきは、この回路構成にはハーフ−ラツチが内在し
ていることである。しかしながら各エミツタフオロアを
駆動することにより、導通しているＮチヤネルＦＥＴに
逆らつて出力ノード（ＯＵＴＰＵＴ又はＯＵＴＰＵ
Ｔ* ）を十分容易に引き上げることができる。さらに導
通しているＮチヤネル素子のスレシヨルド値に一度到達
すると、正帰還が出力ノードの上昇すなわち遮断を促進
する。
【００３０】さらに詳述するため、トランジスタＱ3 の
コレクタはＶ3 において「Ｈ」レベルであり、トランジ
スタＱ4 のコレクタはＶ2 において「Ｌ」レベルである
という初期条件を考慮してこの正帰還動作を説明する。
その結果ノードＯＵＴＰＵＴ* はエミツタフオロア回路
ＥＦ1 によつてプルアツプされてＶ1 において「Ｈ」レ
ベルとなり、ノードＯＵＴＰＵＴはエミツタフオロア回
路ＮCH2 によつてプルダウンされて「Ｌ」レベルとな
る。トランジスタＱ3 のベースの入力がＶ0 からＶ1 に
上昇すると、トランジスタＱ3 はオンになり、トランジ
スタＱ4 はオフになる。かくしてトランジスタＱ3 のコ
レクタ電圧は「Ｈ」レベル（Ｖ3 ）から「Ｌ」レベル
（Ｖ2 ）に下がると共に、トランジスタＱ4 のコレクタ
電圧は「Ｌ」レベル（Ｖ2 ）から「Ｈ」レベル（Ｖ3 ）
に上昇する。トランジスタＱ4 のコレクタ電圧の上昇は
エミツタフオロア回路ＥＦ2 をオンにし、ノードＯＵＴ
ＰＵＴをＶ0 レベルからプルアツプする。最初、エミツ
タフオロア回路ＥＦ2 がノードＯＵＴＰＵＴに供給する
電流の一部はＦＥＴ（ＮCH2 ）を介して接地に分流され
る。しかしながらノードＯＵＴＰＵＴが一度ＦＥＴ（Ｎ
CH1 ）のしきい電圧まで上昇すればＦＥＴ（ＮCH1 ）は
オンとなり、ノードＯＵＴＰＵＴ* をプルダウンし（ト
ランジスタＱ3 のコレクタ電圧の低下によりエミツタフ
オロア回路ＥＦ1 がオフになつたので）、さらにＦＥＴ
（ＮCH2）をオフにしてノードＯＵＴＰＵＴからＶ0 へ
の電流の分流を遮断し、かくしてノードＯＵＴＰＵＴの
上昇を促進してエミツタフオロアのＤＣ電力を遮断す
る。
コレクタはＶ3 において「Ｈ」レベルであり、トランジ
スタＱ4 のコレクタはＶ2 において「Ｌ」レベルである
という初期条件を考慮してこの正帰還動作を説明する。
その結果ノードＯＵＴＰＵＴ* はエミツタフオロア回路
ＥＦ1 によつてプルアツプされてＶ1 において「Ｈ」レ
ベルとなり、ノードＯＵＴＰＵＴはエミツタフオロア回
路ＮCH2 によつてプルダウンされて「Ｌ」レベルとな
る。トランジスタＱ3 のベースの入力がＶ0 からＶ1 に
上昇すると、トランジスタＱ3 はオンになり、トランジ
スタＱ4 はオフになる。かくしてトランジスタＱ3 のコ
レクタ電圧は「Ｈ」レベル（Ｖ3 ）から「Ｌ」レベル
（Ｖ2 ）に下がると共に、トランジスタＱ4 のコレクタ
電圧は「Ｌ」レベル（Ｖ2 ）から「Ｈ」レベル（Ｖ3 ）
に上昇する。トランジスタＱ4 のコレクタ電圧の上昇は
エミツタフオロア回路ＥＦ2 をオンにし、ノードＯＵＴ
ＰＵＴをＶ0 レベルからプルアツプする。最初、エミツ
タフオロア回路ＥＦ2 がノードＯＵＴＰＵＴに供給する
電流の一部はＦＥＴ（ＮCH2 ）を介して接地に分流され
る。しかしながらノードＯＵＴＰＵＴが一度ＦＥＴ（Ｎ
CH1 ）のしきい電圧まで上昇すればＦＥＴ（ＮCH1 ）は
オンとなり、ノードＯＵＴＰＵＴ* をプルダウンし（ト
ランジスタＱ3 のコレクタ電圧の低下によりエミツタフ
オロア回路ＥＦ1 がオフになつたので）、さらにＦＥＴ
（ＮCH2）をオフにしてノードＯＵＴＰＵＴからＶ0 へ
の電流の分流を遮断し、かくしてノードＯＵＴＰＵＴの
上昇を促進してエミツタフオロアのＤＣ電力を遮断す
る。
【００３１】図２は図１の回路の具体的な実施例を示
す。図２の回路において、素子がオンの場合のトランジ
スタＱ3 及びＱ4 のベース−エミツタ間の降下（Ｖbe）
は 0.7〔Ｖ〕と考えられる。Ｖ1 及びＶ2 の値は共に２
Ｖbeすなわち 1.4〔Ｖ〕であると考えられる。電位Ｖ3
は、ＶCCと同じ2.8〔Ｖ〕である。基準電圧ＲＥＦの値
は（Ｖ1 −Ｖ0 ）／２、すなわち 0.7〔Ｖ〕である。ダ
ーリントン形エミツタフオロア出力ドライバＥＦ1 及び
ＥＦ2 はそれぞれ２Ｖbeに等しい電位を降下させ、その
結果、それぞれのエミツタ出力ノードは接地電位及びＶ
1 間、すなわち０〔Ｖ〕から 1.4〔Ｖ〕の間で振れる。
ＣＭＯＳ回路１０の出力段は接地電位及び1.4〔Ｖ〕間
に結合されており、ＥＣＬ回路１２に対する入力である
Ｖ0 及びＶ1 間の振れを与える。ＩS はＥＣＬ回路１２
に適切な電力及び又は性能を与えるように選択され、一
般的な値は１〔mA〕である。負荷抵抗ＲL の値は（ＲL
×Ｉ S ＝（Ｖ0 −Ｖ1 ）＝ 1.4〔Ｖ〕）になるように選
択される。
す。図２の回路において、素子がオンの場合のトランジ
スタＱ3 及びＱ4 のベース−エミツタ間の降下（Ｖbe）
は 0.7〔Ｖ〕と考えられる。Ｖ1 及びＶ2 の値は共に２
Ｖbeすなわち 1.4〔Ｖ〕であると考えられる。電位Ｖ3
は、ＶCCと同じ2.8〔Ｖ〕である。基準電圧ＲＥＦの値
は（Ｖ1 −Ｖ0 ）／２、すなわち 0.7〔Ｖ〕である。ダ
ーリントン形エミツタフオロア出力ドライバＥＦ1 及び
ＥＦ2 はそれぞれ２Ｖbeに等しい電位を降下させ、その
結果、それぞれのエミツタ出力ノードは接地電位及びＶ
1 間、すなわち０〔Ｖ〕から 1.4〔Ｖ〕の間で振れる。
ＣＭＯＳ回路１０の出力段は接地電位及び1.4〔Ｖ〕間
に結合されており、ＥＣＬ回路１２に対する入力である
Ｖ0 及びＶ1 間の振れを与える。ＩS はＥＣＬ回路１２
に適切な電力及び又は性能を与えるように選択され、一
般的な値は１〔mA〕である。負荷抵抗ＲL の値は（ＲL
×Ｉ S ＝（Ｖ0 −Ｖ1 ）＝ 1.4〔Ｖ〕）になるように選
択される。
【００３２】さらに、本発明の好適な実施例に関するこ
の説明においては、動作中の飽和を防止するため、最小
コレクタ−エミツタ間電圧（ｍｉｎＶce）はトランジス
タＱ3 及びＱ4 の最大ベース−エミツタ間電圧（ｍａｘ
Ｖbe）に等しいと仮定してきた。しかしながらこれは概
略的であり控え目な制約である。すなわち、トランジス
タＱ3 及びＱ4 を飽和させないことを条件に、ＥＣＬ回
路１２への電力供給レベル及び電力消費量をさらに引き
下げるためＶbeを下回るＶceにおいて当該回路を動作さ
せてもよい。
の説明においては、動作中の飽和を防止するため、最小
コレクタ−エミツタ間電圧（ｍｉｎＶce）はトランジス
タＱ3 及びＱ4 の最大ベース−エミツタ間電圧（ｍａｘ
Ｖbe）に等しいと仮定してきた。しかしながらこれは概
略的であり控え目な制約である。すなわち、トランジス
タＱ3 及びＱ4 を飽和させないことを条件に、ＥＣＬ回
路１２への電力供給レベル及び電力消費量をさらに引き
下げるためＶbeを下回るＶceにおいて当該回路を動作さ
せてもよい。
【００３３】現時点における好適な実施例との観点から
述べてきたが、本発明の教示から脱することなく、図１
及び図２に示した回路に多くの修正を加えてもよい。例
えば図２において、接地電位及び一段と高い電位との間
で動作させる以外に他の電位により回路を動作させても
よい。すなわち、接地電位バスが電圧電位バスに取つて
代わつてもよい。またエミツタフオロア回路ＥＦ1 及び
ＥＦ2 を含むエミツタフオロアの数は、１個からＥＣＬ
回路１２の出力ノードにおいて所望の電位を得るために
必要な数までのいずれの数であつてもよい。また電力消
費量の増加を伴なうがＦＥＴ（ＮCH1 ）及び（ＮCH2 ）
をそれぞれ抵抗に置き換えてもよい。
述べてきたが、本発明の教示から脱することなく、図１
及び図２に示した回路に多くの修正を加えてもよい。例
えば図２において、接地電位及び一段と高い電位との間
で動作させる以外に他の電位により回路を動作させても
よい。すなわち、接地電位バスが電圧電位バスに取つて
代わつてもよい。またエミツタフオロア回路ＥＦ1 及び
ＥＦ2 を含むエミツタフオロアの数は、１個からＥＣＬ
回路１２の出力ノードにおいて所望の電位を得るために
必要な数までのいずれの数であつてもよい。また電力消
費量の増加を伴なうがＦＥＴ（ＮCH1 ）及び（ＮCH2 ）
をそれぞれ抵抗に置き換えてもよい。
【００３４】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく形式及び詳細構成の双方について
種々の変更を加えても良い。
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく形式及び詳細構成の双方について
種々の変更を加えても良い。
【００３５】
【発明の効果】上述のように本発明によれば、ＣＭＯＳ
回路から発生される入力信号を受信する入力モードをＥ
ＣＬ回路に設けることにより、中間のインタフエース回
路なしにＣＭＯＳ回路及びＥＣＬ回路を結合し、これに
よりＣＭＯＳ回路及びＥＣＬ回路が相互に直接的に駆動
することができる。
回路から発生される入力信号を受信する入力モードをＥ
ＣＬ回路に設けることにより、中間のインタフエース回
路なしにＣＭＯＳ回路及びＥＣＬ回路を結合し、これに
よりＣＭＯＳ回路及びＥＣＬ回路が相互に直接的に駆動
することができる。
【図１】図１は本発明によるエミツタ結合論理回路の一
実施例を示す接続図である。
実施例を示す接続図である。
【図２】図２は図１の回路の一実施例を示し、そこで使
用される特定の電圧レベルを示す接続図である。
用される特定の電圧レベルを示す接続図である。
１０……ＣＭＯＳ回路、１２……ＥＣＬ回路、Ｑ1 、Ｑ
2 、Ｑ3 、Ｑ4 ……トランジスタ、ＲL ……抵抗、ＥＦ
1 、ＥＦ2 ……ダーリントン形エミツタフオロア回路、
ＮCH1 、ＮCH2 ……ＮチヤネルＦＥＴ。
2 、Ｑ3 、Ｑ4 ……トランジスタ、ＲL ……抵抗、ＥＦ
1 、ＥＦ2 ……ダーリントン形エミツタフオロア回路、
ＮCH1 、ＮCH2 ……ＮチヤネルＦＥＴ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター・ウイリアム・クツク アメリカ合衆国、ニユーヨーク州10596、 マウント・キスコ、レイクサイド・ロード ルート４ (72)発明者 ルイス・マデイソン・ターマン アメリカ合衆国、ニユーヨーク州10590、 サウス・セーラム、ボツクス178、アール アール１
Claims (7)
- 【請求項１】ＣＭＯＳ回路に直結するエミツタ結合論理
回路において、 第１の電位Ｖ0 及び第２の電位Ｖ1 間において動作する
ＣＭＯＳ回路から入力信号を受信する入力ノード手段
と、 上記入力ノード手段に結合し、かつ上記受信した信号に
応答して第３の電位Ｖ2 及びほぼＶ2 ＋（Ｖ1 −Ｖ0 ）
に等しい第４の電位Ｖ3 間において振れる中間電気信号
を発生する手段と、 上記第３及び第４の電位Ｖ2 及びＶ3 間において振れる
上記中間電気信号に応答して上記第１及び第２の電位Ｖ
0 及びＶ1間において振れる第１の出力信号を出力する
上記中間電気信号発生手段の出力端に結合された入力端
を有する出力ノード手段とを具えることを特徴とするエ
ミツタ結合論理回路。 - 【請求項２】上記中間電気発生手段は、上記入力信号に
結合するベース端子及び負荷手段を介して電力バスに結
合されたコレクタ端子を有する第１のバイポーラトラン
ジスタを含み、上記出力ノード手段は、上記第１のバイ
ポーラトランジスタのコレクタに結合された入力端子及
び上記第１出力信号を供給する出力端子を有する第１の
エミツタフオロア手段を含むことを特徴とする請求項１
に記載のエミツタ結合論理回路。 - 【請求項３】上記出力ノード手段は上記第１のバイポー
ラトランジスタのＶbe以上の電圧を降下させる手段を含
み、上記電圧降下手段は出力信号を供給する出力端子を
有することを特徴とする請求項１に記載のエミツタ結合
論理回路。 - 【請求項４】上記第１の電位Ｖ0 は約０〔Ｖ〕、上記第
２及び第３の電位Ｖ1 及びＶ2 はいずれも約 1.4〔Ｖ〕
及び上記第４の電位Ｖ3 は約 2.8〔Ｖ〕であることを特
徴とする請求項１に記載のエミツタ結合論理回路。 - 【請求項５】ＣＭＯＳ回路に直結するＥＣＬ回路におい
て、 第１の電位Ｖ0 及び第２の電位Ｖ1 間において動作する
ＣＭＯＳ回路によつて発生される入力信号を受信し、上
記第１の電位Ｖ0 及び上記第２の電位Ｖ1 間において振
れる入力ノード手段と、 上記入力ノード手段に結合し、かつ上記受信した信号に
応答して第３の電位Ｖ2 及びほぼＶ2 ＋（Ｖ1 −Ｖ0 ）
に等しい第４の電位Ｖ3 間において振れる中間電気信号
を発生する手段と、 他のＥＣＬ回路の入力端又はＣＭＯＳ回路の入力端に結
合し、上記第３及び第４の電位Ｖ2 及びＶ3 間において
振れる上記中間電気信号に応答して、上記第１及び第２
の電位Ｖ0 及びＶ1 間において振れる第１の出力信号を
出力する上記中間電気信号発生手段の出力端に結合され
た入力端を有する出力ノード手段とを具え、 上記中間電気信号発生手段は、 入力信号に結合するベース端子及び負荷手段を介して電
力バスに結合されたコレクタ端子を有する第１のバイポ
ーラトランジスタと、 基準電位に結合されたベース端子、第２の負荷手段を介
して電力バスに結合されたコレクタ端子及び上記第１の
バイポーラトランジスタのエミツタ端子と共通に電流源
手段に結合されたエミツタ端子を有する第２のバイポー
ラトランジスタとを含み、 上記出力ノード手段は、 上記第１のバイポーラトランジスタのコレクタに結合さ
れた入力端子及び第１の出力信号を供給する出力端子を
有する第１のエミツタフオロア手段と、 上記第２のバイポーラトランジスタのコレクタに結合さ
れた入力端子及び上記第１の出力信号と相補関係にある
第２の出力信号を供給する出力端子を有する第２のエミ
ツタフオロア手段とを具えることを特徴とするＥＣＬ回
路。 - 【請求項６】さらに、 上記第１の電位Ｖ0 及び上記第１のエミツタフオロア手
段の出力端子間に結合された第１の能動負荷手段と、 上記第１の電位Ｖ0 及び上記第２のエミツタフオロア手
段の出力端子間に結合された第２の能動負荷手段を含む
ことを特徴とする請求項５に記載のＥＣＬ回路。 - 【請求項７】上記第１の電位Ｖ0 は約０〔Ｖ〕、上記第
２及び第３の電位Ｖ1 及びＶ2 はいずれも約 1.4
〔Ｖ〕、上記第４の電位Ｖ3 は約 2.8〔Ｖ〕及び基準電
位は約 0.7〔Ｖ〕であることを特徴とする請求項５に記
載のＥＣＬ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/679,363 US5148059A (en) | 1991-04-02 | 1991-04-02 | CMOS and ECL logic circuit requiring no interface circuitry |
| US07/679363 | 1991-04-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0595271A true JPH0595271A (ja) | 1993-04-16 |
| JP2547499B2 JP2547499B2 (ja) | 1996-10-23 |
Family
ID=24726620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4059564A Expired - Lifetime JP2547499B2 (ja) | 1991-04-02 | 1992-02-14 | エミツタ結合論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5148059A (ja) |
| JP (1) | JP2547499B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5202594A (en) * | 1992-02-04 | 1993-04-13 | Motorola, Inc. | Low power level converter |
| US5315179A (en) * | 1992-09-28 | 1994-05-24 | Motorola, Inc. | BICMOS level converter circuit |
| US5343094A (en) * | 1993-01-13 | 1994-08-30 | National Semiconductor Corporation | Low noise logic amplifier with nondifferential to differential conversion |
| FR2733101A1 (fr) * | 1995-04-12 | 1996-10-18 | Philips Electronics Nv | Circuit logique de type a emetteurs couples, fonctionnant sous une faible tension d'alimentation |
| US5684414A (en) * | 1996-02-02 | 1997-11-04 | U.S. Philips Corporation | Voltage level interface circuit with separate reference signal input and folded cascode structure |
| US5831454A (en) * | 1996-07-01 | 1998-11-03 | Motorola, Inc. | Emitter coupled logic (ECL) gate |
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