JPH0590934A - スイツチ手段 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】標準的に幅広い動作電圧を有する２個またはそ
れ以上の端子がパストランジスタによって接続されるこ
とを可能にする。パストランジスタ内のいずれの固有ダ
イオードをも順方向バイアスにならない。 【構成】トランジスタＱ２、抵抗Ｒ１、スイッチＳＷ
１、電流Ｉ１及びＩ２からなるバイアス手段を用いてパ
ストランジスタＱ１の導電率を制御する。トランジスタ
Ｑ１には様々な型式のトランジスタを用いることができ
る。抵抗Ｒ１の値及び電流源Ｉ１及びＩ２によって発生
される電流は、スイッチＳＷ１を開いた時に、トランジ
スタＱ１内の固有ダイオードが端子３２に於ける電圧変
化に拘らず順方向バイアスされないことを保証しつつ、
トランジスタＱ１を導通状態にするような十分に高い電
圧がゲート36に表れるような電流源Ｉ１によって生成さ
れるように設定される。スイッチＳＷ１が閉じると、端
子32と34との間に電流は流れない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スイッチ手段に関し、
特に大きな動作電圧範囲を有する２個のノード間を接続
するためのスイッチ手段に関する。

【０００２】

【従来の技術】用途によっては、広範囲の電圧レベルを
有する１個またはそれ以上のノードを一体的に接続する
ことをスイッチ手段に要求する場合がある。例えば、図
１に関して言えば、スイッチＳＷ１が電流ポンプの出力
端子２０を負荷２４の入力端子２２に断続的に接続する
ために使用されている場合、駆動端子２０または入力端
子２２に於ける電圧が電源電圧と接地電位との間で大幅
に変化する。スイッチＳＷ１は、前記端子に印加される
広範囲の電圧に亘ってオンまたはオフ状態を維持できな
ければならない。

【０００３】図１のスイッチＳＷ１が、図２に示される
ＭＯＳＦＥＴ２８のような絶縁ゲートを有するＭＯＳＦ
ＥＴである場合には、端子２０、２２に於ける電圧の変
化に拘らず、そのゲートに最大電源電圧または接地電位
を印加することによって、ＭＯＳＦＥＴ２８が完全にオ
ン状態またはオフ状態に維持されるようにすることは相
当簡単である。

【０００４】しかしながら、バイポーラトランジスタま
たはＭＯＳＦＥＴのように絶縁ゲートを使用しないスイ
ッチデバイスについては、トランジスタの固有ダイオー
ドに多大な電流を伝導させるようにするレベルにパスト
ランジスタのベースまたはゲートを駆動してはならな
い。従って、トランジスタをオンにするために単に最大
電源電圧をパストランジスタのベースまたは非絶縁ゲー
トに印加することはできない。

【０００５】更に、パストランジスタをオフにすると
き、トランジスタは接地電位より高い電圧を用いること
によって十分にオフにできることから、そのベースまた
はゲートに単に接地電位を印加することは好ましくな
い。トランジスタのベースまたはゲートに接地電位を印
加することによって、トランジスタをオンに戻す時に不
必要な遅れを生じる場合がある。

【０００６】

【発明が解決しようとする課題】このように、そのノー
ドに於ける電圧の変化に拘らずオンになりかつオン状態
を維持すると共に、トランジスタ内の固有ダイオードが
順方向バイアスされ得ないようにしたＦＥＴまたはバイ
ポーラスイッチデバイスを提供することが望ましい。更
に、トランジスタをオンにするときに不必要な遅れの発
生が回避されるように、そのゲートまたはベースに不必
要な低電圧を印加することなくオフになりかつオフ状態
を維持するＦＥＴまたはバイポーラスイッチデバイスを
提供することが望ましい。

【０００７】更にまた、スイッチを開いた時に２個のノ
ード間に電圧差０を維持して、次に前記スイッチを閉じ
た時に前記２ノード間の０でない電圧差から生じる電流
のスパイクを完全に防止するようなスイッチデバイスを
提供することが望ましい。

【０００８】

【課題を解決するための手段】本明細書に開示される新
規なスイッチデバイスは、従来のスイッチデバイスに関
する上述した問題を解消しつつ、標準的に広範囲の動作
電圧を有する２個またはそれ以上の端子の接続を可能に
するものである。

【０００９】この新規なスイッチデバイスでは、パスト
ランジスタが前記スイッチデバイスのノードに接続され
た電流処理端子を有する。前記パストランジスタの電流
制御端子が、前記スイッチデバイスの第１ノードに印加
される電圧の大きさを感知して、前記パストランジスタ
をオンにするためにその電流制御端子に第１電圧を印加
するバイアス手段に接続されている。前記バイアス手段
が、前記第１ノードと前記電流制御端子との電圧差が前
記パストランジスタ内の固有ダイオードを順方向バイア
スしないことを保証している。

【００１０】更に前記バイアス手段は、前記トランジス
タをオフにするときに、前記トランジスタをオフにする
のに必要な所定の電圧差を前記電流制御端子と前記第１
ノードとの間に生成する第２電圧を、前記トランジスタ
の電流制御端子に印加する。この所定の電圧差は、前記
トランジスタが次にオン状態に戻った時に不必要な遅れ
が生じないように設定される。

【００１１】更に、その新規なスイッチデバイスでは、
該スイッチデバイスが開いている間、前記スイッチデバ
イスの前記第１ノードに於ける電圧に対応する電圧が電
圧制御電圧源によって発生する。次に、このようにして
発生した電圧は、高インピーダンスモードで動作するい
ずれかの信号発生源に接続される前記スイッチデバイス
の第２ノードに印加される。それ故に、前記スイッチデ
バイスが開いている間は、前記スイッチ手段の第１及び
第２ノードが同じ電圧である。その結果、前記スイッチ
を閉じた時、該スイッチの前記第１及び第２ノード間の
いかなる電圧差によってもサージ電流が全く生じない。

【００１２】好適実施例では、この新規なスイッチデバ
イスによって提供される前記電圧制御電圧源が、前記ス
イッチデバイスがその開位置にある間、該スイッチデバ
イスの前記第２ノードに於て使用可能な高インピーダン
スモードで動作する信号発生源からのあらゆる漏れ電流
を吸収するようにソースとして機能する。

【００１３】

【実施例】図３には、ディプレション型トランジスタＱ
２、抵抗Ｒ１、スイッチＳＷ１、電流源Ｉ１及びＩ２か
らなるバイアス手段を用いてパストランジスタＱ１の導
電率を制御する本発明のスイッチデバイスの一実施例が
示されている。

【００１４】図３に示す実施例のパストランジスタＱ１
はＭＯＳＦＥＴであるが、このトランジスタＱ１には様
々な型式のトランジスタを用いることができる。図３の
回路によって、パストランジスタＱ１が絶縁ゲートを有
しない場合またはバイポーラトランジスタである場合
に、前記バイアス手段がトランジスタＱ１に於ける固有
ダイオードが順方向バイアスされることがないように構
成されていることから、大きな実用性が得られる。

【００１５】図３の前記回路の詳細な構成及び動作は次
の通りである。

【００１６】図３に於て、ディプレション型電界効果ト
ランジスタＱ１は、第１電流処理端子が前記スイッチデ
バイスの端子３２に接続され、かつ第２電流処理端子が
端子３４に接続されている。端子３２が負荷の入力に接
続することができるのに対して、端子３４は、電流源ま
たは電圧源のような信号発生器の出力に接続することが
できる。トランジスタＱ１の導電率は、端子３２または
３４のいずれかに於ける電圧に関してそのゲート３６に
於ける電圧が、そのピンチオフ電圧Ｖp に対して高電位
であるかどうかによって決定される。ピンチオフ電圧Ｖ
p は、かろうじてディプレション型トランジスタを非導
通状態にするのに十分な値を有する負のゲート対ソース
電圧（ＶGS）である。即ち、トランジスタＱ１のゲート
端子３６に於ける電圧をピンチオフ電圧Ｖp より高電位
にすることによって、トランジスタＱ１を導通状態にす
ることができる。

【００１７】ディプレション型トランジスタＱ２は、正
の電源端子３８に接続されたドレインと抵抗Ｒ１を介し
てトランジスタＱ１のゲート３６に接続されたソース
（ノード１）とを有する。トランジスタＱ２のゲート
は、何らかの未知の負荷電圧ＶLが印加される端子３２
に接続されている。トランジスタＱ２のゲート／ソース
（ＶGS）に於ける電圧降下が、トランジスタＱ２のピン
チオフ電圧Ｖp になる。従って、ノード１（トランジス
タＱ２のソース）に於ける電圧は、 ＶL ＋｜Ｖp ｜ … 式１ に等しい。

【００１８】電流源Ｉ１がトランジスタＱ１のゲート３
６と大地との間に接続されているのに対して、電流源Ｉ
２がスイッチＳＷ１を介してゲート３６と大地との間に
接続されている。抵抗Ｒ１の値及び電流源Ｉ１及びＩ２
によって発生される電流は、スイッチＳＷ１を開いた時
に、トランジスタＱ１内の固有ダイオードが端子３２に
於ける電圧変化に拘らず順方向バイアスされないことを
保証しつつ、トランジスタＱ１を導通状態にするような
十分に高い電圧がゲート３６に表れるような電流源Ｉ１
によって生成されるように設定される。

【００１９】スイッチＳＷが閉じている時、電流源Ｉ１
及びＩ２から発生した結合電流によって、ゲート３６に
於ける電圧がトランジスタＱ１をオフにする程度に十分
に低くなる。従って、ＳＷ１が閉じると、端子３２と３
４との間に電流は流れない。

【００２０】抵抗Ｒ１の値及び電流源Ｉ１及びＩ２から
発生する前記電流を設定するために使用される式は、図
５に関連して後述する。

【００２１】トランジスタＱ１がオフの時に端子３４に
接続された前記信号発生源に何らかの電流の漏れがあ
り、かつ前記信号発生源が高インピーダンスモードで動
作している場合には、これによって端子３４に於ける電
圧がドリフトする好ましくない状態となる。端子３４に
於ける電圧が接地電位に向けてドリフトした場合、ゲー
ト３６に印加されるバイアス電圧が端子３４に於ける電
圧を略１ダイオード電圧降下分越えているならば、トラ
ンジスタＱ１内の固有ダイオードが不都合にもオンにな
る。このような状態が生じることを防止するために、電
流源を電源端子と端子３４との間に接続することができ
る。この電流源は、前記信号発生源の予想される漏れ電
流より僅かに大きい電流を供給するように構成されてお
り、従って端子３４に於ける電圧が必然的に高位にドリ
フトされることになる。

【００２２】図４は、破線で示された本発明のスイッチ
デバイスの別の実施例４０を示しており、図３に関して
説明したスイッチデバイスと類似しているが、電圧制御
電圧源４２が付加されている。図４には、スイッチ４０
の端子３２に接続された入力を有する負荷４４が示され
ている。スイッチ４０の端子３４には、電流ポンプ４６
が接続されている。電流ポンプ４６は、様々な型式の信
号発生源とすることができる。

【００２３】制御可能な導体手段４８が端子３４を端子
３２または電圧源４２の出力端子５０に接続する。電圧
源４２の入力が導体５２を介して端子３２に接続されて
いる。

【００２４】導体手段４８を閉じて端子３２を端子３４
に接続している間、端子３４に於ける電圧が当然ながら
ＶL で表される端子３２の電圧と略等しい電圧になる。

【００２５】端子３２を端子３４から遮断しようとする
場合には、導体手段４８が開位置に在りかつ端子３２を
端子５０に接続するように制御される。ここで、電流ポ
ンプ４６は、導体手段４８が開位置に在る間、高インピ
ーダンスモードで動作すると仮定する。電圧源４２が、
該電圧源の制御端子に印加される線５２上の電圧ＶLと
略等しい電圧を端子５０に印加する。従って、電圧源４
２によって端子３４に於ける電圧が、導体手段４８を開
位置にした場合に端子３２に於ける電圧と略等しい電圧
になる。

【００２６】理想的には、電圧源４２の前記制御端子
が、負荷４４から多大な電流が流れないように負荷４４
に異常に高いインピーダンスを供給する。更に、電圧源
４２の出力端子５０が、導体手段４８が開位置に在る時
に端子３４に於ける全ての漏れ電流を吸収する端子３４
への十分なソースを提供すると好都合である。

【００２７】図４に示されるスイッチ手段４０の１つの
用途では、スイッチ手段４０が電流ポンプ４６の出力を
断続的に負荷４４の入力に接続するためのフェーズロッ
クループ（ＰＬＬ）回路に於て使用される。電流ポンプ
４６の出力は正の電流、負の電流または０電流とするこ
とができる。

【００２８】負荷４４は、その入力電圧がその出力周波
数に対応する電圧制御発振器（ＶＣＯ）の入力に接続さ
れたフィルタとすることができる。このフィルタとして
コンデンサを使用し、前記ＶＣＯの入力に印加される正
の電流によって前記コンデンサの電極板に電荷が蓄積さ
れ、かつ前記ＶＣＯの入力に於ける電圧を増大させてそ
の出力の周波数を増加（前記ＶＣＯの設計によっては前
記周波数を減少）させることができる。逆に、電流源４
６によって発生した負の電流によって前記コンデンサの
電極板から電荷が引き出され、かつ前記ＶＣＯの入力に
於ける電圧を低下させて、その出力の周波数を低下させ
ることができる。０電流の場合には理想的にも前記ＶＣ
Ｏの入力に於ける電圧が変化しない。

【００２９】一般に、ＰＬＬでは、単一の電流ポンプサ
イクルに不活性期間と活性期間または評価期間とが含ま
れる。評価期間では、前記ＰＬＬの出力周波数が基準信
号と比較されて、２個の信号のあらゆる位相差を測定す
る。この差に応答して、正、負または０電流が電流ポン
プ４６から出力されて、前記ＶＣＯの出力の周波数を前
記基準信号と整合させるように前記ＶＣＯの入力に印加
される。

【００３０】従って、この評価期間の間のみ、スイッチ
４０が閉位置にあって電流ポンプ４６の前記出力をＶＣ
Ｏ（負荷４４）の入力に接続する。この短い評価期間の
間、前記ＶＣＯの前記入力に接続された前記コンデンサ
が充電され、または放電され、若しくは必要に応じてそ
のままの状態に置かれる。この短い評価期間の後に、ス
イッチ４０は、電流ポンプ４６を介して端子３２から漏
れ電流が全く生じないように開状態に置かれる。

【００３１】電流ポンプ４６が不活性状態にある場合に
は、スイッチ４０が開いて導体手段４８が端子３２を端
子５０に接続する。電圧源４２によって、この不活性期
間の間端子３４が端子３２の電圧レベルＶL と略等しい
電圧に維持される。従って、導体手段４８が再び閉じた
時に、端子３２及び３４に於ける電圧差の結果として好
ましくないサージ電流が生じることはない。それ故に、
前記評価期間の間に電流ポンプ４６から供給される電流
のみが前記ＶＣＯ（負荷４４）の出力周波数に影響を与
える。

【００３２】図５には、図４のスイッチ手段４０を実行
するために使用される回路の実施例が示されている。図
４に於ける電圧源４２に対応する図５の回路の部分が、
参照符号４２によって破線で囲むようにして示されてい
る。図４の制御可能導電手段４８に対応する図５の回路
の部分が、参照符号４８によって破線で囲むようにして
示されている。

【００３３】図５に於て、トランジスタＱ１、Ｑ２、抵
抗Ｒ１、スイッチＳＷ１、及び電流源Ｉ１、Ｉ２からな
る前記回路の部分が、図３に於て同じ符号を付したコン
ポーネントと同様に動作する。

【００３４】トランジスタＱ１がオフである間、端子３
２及び３４間の電圧差を０に維持するために、電圧ＶL
と略等しい電圧が端子３４に接続されている。この機能
は、そのゲート６０が抵抗Ｒ２を介してノード１に接続
されているトランジスタＱ３によって支援される。電流
源Ｉ３がゲート６０と大地との間に接続されているのに
対して、電流源Ｉ４がゲート６０とスイッチＳＷ２を介
して大地との間に接続されている。

【００３５】好適実施例では、抵抗Ｒ１、Ｒ２が同じ値
を有するように構成され、かつトランジスタＱ、Ｑ３が
同一であるように形成され、かつ電流源Ｉ１、Ｉ３が同
一であるように構成されると共に、電流源Ｉ２、Ｉ４が
同一であるように構成される。これら各コンポーネント
の値は、スイッチＳＷ１が閉じている時にスイッチＳＷ
２を開くと、トランジスタＱ３を導通状態にするように
十分に高い電圧がゲート６０に現れると共に、トランジ
スタＱ１を非導通状態にするように十分に低い電圧がゲ
ート３６に現れるように選択される。

【００３６】直列に接続されたディプレション型トラン
ジスタＱ４、Ｑ５からなる電圧源４２が、トランジスタ
Ｑ４がトランジスタＱ５と同一であるように構成されて
いる。トランジスタＱ５のゲートは、トランジスタＱ５
のゲート対ソース電圧ＶGSが０であるようにそのソース
と共に接地されている。トランジスタＱ４のゲートが端
子３２に接続されている。同じ電流がトランジスタＱ５
及びＱ４を流れるので、双方共本質的に０のゲート対ソ
ース電圧ＶGSを有していなければならない。従って、ノ
ード２に於ける電圧は略ＶL である。

【００３７】また、トランジスタＱ４及びＱ５は、端子
３４の電圧を略ＶL に維持しようとしつつ、それぞれ端
子３４からの漏れ電流を供給しかつ吸収するソース即ち
電流源として機能する。トランジスタＱ４及びＱ５を介
して維持される前記電流は、トランジスタＱ４のゲート
対ソース電圧ＶGSが略０に維持されるように、端子３４
を介してノード２の中に流れまたはノード２から流れる
漏れ電流を微々たるものにするべく十分に高く設定され
る。

【００３８】その後に、制御信号がスイッチＳＷ１及び
ＳＷ２に印加されてスイッチＳＷ１を開きかつ同時にス
イッチＳＷ２を閉じると、トランジスタＱ１が導通状態
にされるのに対して、トランジスタＱ３が非導通状態と
なる。端子３２及び３４に於ける電圧差が略０であるの
で、これらの端子間の電圧差によるサージ電流がトラン
ジスタＱ１を介して生じることはない。

【００３９】以下の説明は、図３及び図５のスイッチデ
バイスを適当に動作させるために図３及び図５に於て使
用される前記抵抗及び電流の様々な値の設定に関するも
のである。

【００４０】トランジスタＱ１またはトランジスタＱ３
のいずれかを導通状態にするためには、それらの各ゲー
トに印加される電圧ＶG が、次式で表わされるように、
両トランジスタＱ１、Ｑ３の一方の端子に印加される電
圧ＶL からトランジスタＱ１及びＱ２のピンチオフ電圧
ＶP を引いた値より大きくなければならない。 ＶG ≧ＶL −｜Ｖp ｜ … 式２

【００４１】しかしながら、トランジスタＱ１及びＱ３
内の固有ダイオードが確実にオンにならないようにする
ために、トランジスタＱ１及びＱ３のゲートに於ける電
圧を或る電圧以下に維持しなければならない。即ち、そ
れらの各ゲートに印加される電圧は電圧ＶL ＋ダイオー
ド電圧降下より小さくなければならない。即ち、次式で
表わされる通りである。 ＶG ＜ＶL ＋Ｖdiode … 式３

【００４２】このように、式２の最小ゲート電圧ＶG を
与え、式３の最小ゲート電圧ＶG を与え、かつ電圧Ｖp
が略１ダイオード電圧降下と等しいと仮定すると、トラ
ンジスタＱ１及びＱ３をオンにする電圧ＶG の安全な電
圧レベルは、次式のように ＶG ＝ＶL ＋（１／３）｜Ｖp ｜ … 式４ となる。

【００４３】 ＶG ＝ＶL ＋｜Ｖp ｜−Ｉ１・Ｒ１ … 式５ とすると、スイッチＳＷ１が開いている時、かつ式４及
び式５を結合することによって、トランジスタＱ１及び
Ｑ３ゲートに印加されるべき必要なゲート電圧には、電
流源Ｉ１及びＩ３が次式で表される電流を発生すること
が必要である。 Ｉ１＝Ｉ３＝（２／３）｜Ｖp ｜／Ｒ１ … 式６ ここでＲ１＝Ｒ２であり、かつトランジスタＱ１及びＱ
３のピンチオフ電圧Ｖpは略等しい。

【００４４】スイッチＳＷ１が閉じている時にトランジ
スタＱ１がオフであり、かつトランジスタＳＷ２が閉じ
ている時にトランジスタＱ３がオフであるようにするた
めに、次式を満足しなければならない。 ＶG ＜ＶL −｜Ｖp ｜ … 式７

【００４５】トランジスタＱ１及びＱ２が間違いなくオ
フになることを保証するためには、このオフ状態を提供
するためのゲート電圧が次のように設定される。即ち、 ＶG ＝ＶL −２．５｜Ｖp ｜ … 式８

【００４６】 ＶG ＝ＶL ＋｜Ｖp ｜−（Ｉ１＋Ｉ２）Ｒ１ … 式９ とすれば、スイッチＳＷ１が閉じている時、式８及び式
９を用いることによって、電流源Ｉ２及びＩ４から発生
する電流が、次式のように等しくなるように設定され
る。 Ｉ２＝Ｉ４＝２．８｜Ｖp ｜／Ｒ１ … 式１０ ここで、Ｒ１＝Ｒ２であり、かつＶp は両トランジスタ
Ｑ１及びＱ３について略等しい。

【００４７】図６は、ディプレション型トランジスタを
用いた図５の構成の実際の回路に於ける実施例を示して
いる。図５のトランジスタ及び抵抗と同じ記号を有する
図６の抵抗及びトランジスタは、図５に於ける対応する
コンポーネントと同じ動作を行う。

【００４８】図６に於て、図５の電流源Ｉ１は、抵抗Ｒ
６を介して接地されたソースと第１に接続されたゲート
とを有するディプレション型トランジスタＱ６を有し、
それによってトランジスタＱ６が、次式によって決定さ
れる一定電流を流すようになっている。 Ｉ１＝Ｖp ／Ｒ６ … 式１１

【００４９】式６と式１１とを結合することによって、
次のようになる。 Ｒ１／Ｒ６＝２／３ … 式１２

【００５０】図５の電流源Ｉ２は、オンにバイアスされ
たとき、 Ｉ２＝Ｖp ／Ｒ７ … 式１３ と等しい一定電流をトランジスタＱ７が流すように抵抗
Ｒ７を介して接地されたソースと、接地されたゲートと
を有するトランジスタＱ７を有する。

【００５１】式１０と式１３とを組合わせることによっ
て、次のようになる。 Ｒ７／Ｒ１＝２．８ … 式１４

【００５２】ダイオードＤ１は、トランジスタＱ７のソ
ースに接続されたカソードと、制御電圧を受けるように
接続されたアノードとを有する。制御電圧が十分に高く
てダイアードＤ１をオンにバイアスし、かつトランジス
タＱ７のソース電圧を上昇させてトランジスタＱ７のゲ
ート対ソース電圧ＶGSをＶp 以下に減少させる場合に
は、トランジスタＱ７がオフになる。

【００５３】図６の電流源Ｉ３は、Ｖp ／Ｒ８と等しい
電流を発生するように抵抗Ｒ８を介して接地されたソー
スと、接地されたゲートとを有するトランジスタＱ８を
有する。

【００５４】図５の電流源Ｉ４は、オン状態にバイアス
された時にＶp ／Ｑの電流を発生するように抵抗Ｒ９を
介して接地されたソースと、接地されたゲートとを有す
るトランジスタＱ９を有する。図５のスイッチＳＷ２
は、トランジスタＱ９のソースに接続されたカソード
と、第２制御信号を受けるべく接続されたアノードとを
有するダイオードＤ２を有する。ダイオードＤ２の動作
は、ダイオードＤ１の動作と類似してトランジスタＱ９
を導通状態にしたり非導通状態にする。

【００５５】図５に示されるようにトランジスタＱ４と
Ｑ５とからなるような整合電圧源に関して、図６に示さ
れる回路内にトランジスタＱ１０及びＱ１１が付加され
て、トランジスタＱ４及びＱ５のドレインを電圧の変動
から絶縁している。従って、端子３８に印加される供給
電圧の如何なる変動に対しても、トランジスタＱ４のド
レイン電圧には非常に小さい変化しか生じないことにな
る。

【００５６】同様に、トランジスタＱ１１が、トランジ
スタＱ５によって発生する電流に電圧ＶL の変動が与え
る影響を防止する。トランジスタＱ１０及びＱ１１が同
一のものとして形成され、かつトランジスタＱ４及びＱ
５が同一に形成されているので、トランジスタＱ５の両
側に於ける電圧ＶGSは、トランジスタＱ４の両側に於け
る電圧ＶGSと略同じである。トランジスタＱ５に於ける
電圧ＶGSが０であることから、トランジスタＱ４のソー
スに於ける電圧はＶL と等しくなる。

【００５７】トランジスタＱ１２は、トランジスタＱ１
及びＱ３が切り換わる際に生じるトランジスタＱ１及び
Ｑ３の寄生容量をオフセットするためにのみ用いられ
る。

【００５８】図６に示される回路の残余の部分は、図５
に示される回路と同様に動作する。

【００５９】図３乃至図６に示す前記回路は、バイポー
ラトランジスタまたは電界効果トランジスタ技術のよう
な様々なトランジスタ技術を用いて実行することがで
き、かつシリコン半導体または化合物半導体技術のよう
なあらゆる半導体技術を用いて実行することができる。

【００６０】本発明の好適実施例は、ガリウム砒素（Ｇ
ａＡｓ）半導体または化合物半導体技術に於て一般にか
つ現在使用可能なコンポーネントのみで構成されてい
る。例えば、本発明の好適実施例は、絶縁ガスデバイス
やガリウム砒素（ＧａＡｓ）に於て容易に製造できない
他の構造物の使用に依存するものではない。

【００６１】以上本発明について特定の実施例を用いて
説明したが、当業者にとって明らかなように、本発明は
その技術的範囲内に於て上記実施例に様々な変形・変更
を加えて実施することができる。

【図面の簡単な説明】

【図１】信号発生源を負荷に接続するスイッチを組み込
んだ従来の回路を示す回路図である。

【図２】パストランジスタとしてＭＯＳＦＥＴを用いた
図１と同様の回路図である。

【図３】ゲートバイアス手段を用いた本発明の実施例を
示す回路図である。

【図４】電圧制御電圧源を用いた本発明の実施例を示す
回路図である。

【図５】図３及び図４に示される実施例を実行するため
に使用される回路の実施例を示す回路図である。

【図６】図５の本発明のスイッチデバイスを実行するた
めに使用される実際の回路の実施例を示す回路図であ
る。

【符号の説明】

２０ 出力端子 ２２ 入力端子 ２４ 負荷 ２８ ＭＯＳＦＥＴ ３２、３４ 端子 ３６ ゲート ３８ 電源端子 ４０ スイッチ ４２ 電圧制御電源 ４４ 負荷 ４６ 電流ポンプ ４８ 導体手段 ５０ 端子 ５２ 線、導体 ６０ ゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・シー・バード アメリカ合衆国カリフオルニア州94087・ サニーベイル・＃１・アジヤーストリート 951

Claims (15)

【特許請求の範囲】
1. 【請求項１】 第１端子と、 第２端子と、 前記第１端子に接続された第１電流処理端子と、前記第
   ２端子に接続された第２電流処理端子と、電流制御端子
   とを有する第１トランジスタと、 前記第１トランジスタの前記電流制御端子に接続された
   出力端子と、前記第１端子に接続された制御端子とを有
   する第１バイアス手段とを備え、 前記第１バイアス手段が、前記第１端子に於ける電圧の
   変化に拘らず前記第１トランジスタをオンにするため
   に、前記第１トランジスタの前記電流制御端子と前記第
   １トランジスタの前記第１電流処理端子との間に第１の
   所定の電圧差を生じさせる第１電圧を前記出力端子に生
   成するように構成され、かつ前記第１バイアス手段が、
   前記第１トランジスタをオフにするのに必要な第２電圧
   を前記出力端子に生成するように構成されていることを
   特徴とするスイッチ手段。
2. 【請求項２】 前記第１バイアス手段が、第１電源端
   子と前記第１トランジスタの前記電流制御端子との間に
   接続された第１負荷手段と、 前記第１トランジスタの前記電流制御端子と第２電源端
   子との間に接続された制御可能な第１電流源とからなる
   ことを特徴とする請求項１に記載のスイッチ手段。
3. 【請求項３】 前記第１負荷手段と前記第１電源端子
   との間に接続され、前記第１端子の電圧を受けるように
   接続された電流制御端子を有する第２トランジスタを更
   に備えることを特徴とする請求項２に記載のスイッチ手
   段。
4. 【請求項４】 制御可能な前記第１電流源が、 前記第１トランジスタの前記電流制御端子と前記第２電
   源端子との間に接続された第１電流源と、 前記第１トランジスタの前記電流制御端子に第１スイッ
   チ手段を介して接続された第１端子と前記第２電源端子
   に接続された第２端子とを有する第２電流源とからなる
   ことを特徴とする請求項３に記載のスイッチ手段。
5. 【請求項５】 前記第２電流源が、抵抗手段を介して
   そのソースに接続されたゲートを有するディプレション
   型トランジスタを有し、かつ前記第１スイッチ手段が、
   前記ディプレション型トランジスタのソースに接続され
   た第１端子と制御信号を受けるべく接続された第２端子
   とを有するダイオードを有することを特徴とする請求項
   ４に記載のスイッチ手段。
6. 【請求項６】 前記第１トランジスタが非絶縁ゲート
   を有することを特徴とする請求項２に記載のスイッチ手
   段。
7. 【請求項７】 前記第１トランジスタがバイポーラ型
   トランジスタであることを特徴とする請求項２に記載の
   スイッチ手段。
8. 【請求項８】 前記第２電圧によって、前記第１トラ
   ンジスタの前記電流制御端子と前記第１トランジスタの
   前記第１電流処理端子との間に前記第１トランジスタを
   オフにするために必要な第２の所定の電圧差が形成され
   ることを特徴とする請求項１に記載のスイッチ手段。
9. 【請求項９】 前記第１端子に於ける電圧と略等しい
   電圧を前記第２端子に印加するために生成するための電
   圧制御電圧源を更に備え、 前記電圧制御電圧源が、 固定電流を流すように接続された電流源と、前記固定電
   流を供給するために前記電流源に接続された電圧源とを
   有し、かつ該電圧源が、前記電流源及び前記電圧源の共
   通ノードに於ける電圧が前記第１端子に於ける電圧と略
   等しくなるように前記第１端子に接続された電流制御端
   子を有することを特徴とする請求項１に記載のスイッチ
   手段。
10. 【請求項１０】 前記電流源が、第２電源端子に接続
    されたソースとそのソースに接続されたゲートとを有す
    るディプレション型トランジスタからなり、かつ前記電
    圧源が、第１電源端子に接続されたドレインと、前記第
    １ディプレション型トランジスタのドレインに接続され
    たソースと、前記第１端子に接続されたゲートとを有す
    る第２ディプレション型トランジスタからなることを特
    徴とする請求項９に記載のスイッチ手段。
11. 【請求項１１】 前記共通ノードが第２トランジスタ
    を介して前記第２端子に接続され、かつ前記第２トラン
    ジスタの電流制御端子が前記第２バイアス手段に接続さ
    れていることを特徴とする請求項１０に記載のスイッチ
    手段。
12. 【請求項１２】 前記第２バイアス手段が、 第１電源端子と前記第２トランジスタの前記電流制御端
    子との間に接続された第１負荷手段と、 前記第２トランジスタの前記電流制御端子と第２電源端
    子との間に接続された制御可能な第１電流源とを有する
    ことを特徴とする請求項１１に記載のスイッチ手段。
13. 【請求項１３】 前記第１負荷手段と前記第１電源端
    子との間に接続され、前記第１端子に於て電圧を受ける
    べく接続された電流制御端子を有する第３トランジスタ
    を更に備えることを特徴とする請求項１２に記載のスイ
    ッチ手段。
14. 【請求項１４】 制御可能な前記第１電流源が、 前記第２トランジスタの前記電流制御端子と前記第２電
    源端子との間に接続された第１電流源と、 第１スイッチ手段を介して前記第２トランジスタの前記
    電流制御端子に接続された第１端子と、前記第２電源端
    子に接続された第２端子とを有する第２電流源とからな
    ることを特徴とする請求項１３に記載のスイッチ手段。
15. 【請求項１５】 前記第２電流源が、抵抗手段を介し
    てそのソースに接続されたゲートを有するディプレショ
    ン型トランジスタからなり、かつ前記第１スイッチ手段
    が、前記ディプレション型トランジスタのソースに接続
    された第１端子と制御信号を受けるべく接続された第２
    端子とを有するダイオードからなることを特徴とする請
    求項１４に記載のスイッチ手段。