JPH0590854A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
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- JPH0590854A JPH0590854A JP27616491A JP27616491A JPH0590854A JP H0590854 A JPH0590854 A JP H0590854A JP 27616491 A JP27616491 A JP 27616491A JP 27616491 A JP27616491 A JP 27616491A JP H0590854 A JPH0590854 A JP H0590854A
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- JP
- Japan
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- burst signal
- gain control
- input
- gain
- level
- Prior art date
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- Control Of Amplification And Gain Control (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【構成】 可変ゲインアンプ１０に次の入力バースト信
号ＩＦINが供給されたときには、ＲＯＭ１５から先の入
力バースト信号ＩＦINに基づく入力レベルと基準レベル
との減算出力に応じた利得制御情報が読み出され、この
先の入力バースト信号に基づいて得られた利得制御情報
に基づいて次のバースト信号ＩＦINの利得を可変ゲイン
アンプ１０で変化させるようにしている。 【効果】 高速で次のバースト信号の利得制御が可能
で、無信号時であってもノイズのバーストが発生するこ
とはない。
号ＩＦINが供給されたときには、ＲＯＭ１５から先の入
力バースト信号ＩＦINに基づく入力レベルと基準レベル
との減算出力に応じた利得制御情報が読み出され、この
先の入力バースト信号に基づいて得られた利得制御情報
に基づいて次のバースト信号ＩＦINの利得を可変ゲイン
アンプ１０で変化させるようにしている。 【効果】 高速で次のバースト信号の利得制御が可能
で、無信号時であってもノイズのバーストが発生するこ
とはない。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、いわゆるＴＤ
ＭＡ（時分割多元接続）方式等のようなディジタル通信
における離散的なバースト波を受信して得られるバース
ト信号の利得を制御する自動利得制御回路に関するもの
である。
ＭＡ（時分割多元接続）方式等のようなディジタル通信
における離散的なバースト波を受信して得られるバース
ト信号の利得を制御する自動利得制御回路に関するもの
である。
【０００２】
【従来の技術】ディジタル通信の方式として、例えばＴ
ＤＭＡ（時分割多元接続）方式は、例えば１つの中継器
に対して、多数の局が同一の搬送周波数で時間的に信号
が重ならないように送信し、相互に通信を行う方式であ
る。すなわち、信号の送受信の基本周期となるＴＤＭＡ
フレーム（一定長の時間）を定め、このフレーム内の割
り当てられた一対の時間位置（タイムスロット）を用い
て相手局と通信を行う。したがって、各局はフレーム内
の割り当てられたタイムスロットに信号を送出し、この
信号が他の信号に衝突しないようにその時間位置制御
（バースト同期制御）を行う必要がある。また、各局か
らの送信バーストが衝突しないように、各局が基準局の
時間基準に従い、送信バーストの時間位置を制御する必
要がある。一般に、このバースト同期制御と送信側にお
ける通信信号の「圧縮」及び受信側における「伸長」が
ＴＤＭＡ通信の大きな特徴である。
ＤＭＡ（時分割多元接続）方式は、例えば１つの中継器
に対して、多数の局が同一の搬送周波数で時間的に信号
が重ならないように送信し、相互に通信を行う方式であ
る。すなわち、信号の送受信の基本周期となるＴＤＭＡ
フレーム（一定長の時間）を定め、このフレーム内の割
り当てられた一対の時間位置（タイムスロット）を用い
て相手局と通信を行う。したがって、各局はフレーム内
の割り当てられたタイムスロットに信号を送出し、この
信号が他の信号に衝突しないようにその時間位置制御
（バースト同期制御）を行う必要がある。また、各局か
らの送信バーストが衝突しないように、各局が基準局の
時間基準に従い、送信バーストの時間位置を制御する必
要がある。一般に、このバースト同期制御と送信側にお
ける通信信号の「圧縮」及び受信側における「伸長」が
ＴＤＭＡ通信の大きな特徴である。
【０００３】
【発明が解決しようとする課題】ところで、上記ＴＤＭ
Ａ方式でのディジタル通信のように離散的なバースト波
で通信を行う場合において、受信機で受信されるバース
ト波のレベルは、様々な要因から一定にはならない。
Ａ方式でのディジタル通信のように離散的なバースト波
で通信を行う場合において、受信機で受信されるバース
ト波のレベルは、様々な要因から一定にはならない。
【０００４】このため、通常、上記バースト波を受信す
る場合には、その受信したバースト波に対して例えばＡ
ＧＣ回路（自動利得制御回路）等によりゲインの制御が
なされる。
る場合には、その受信したバースト波に対して例えばＡ
ＧＣ回路（自動利得制御回路）等によりゲインの制御が
なされる。
【０００５】ところが、例えば上記ＴＤＭＡ方式におけ
る受信されたバースト波のゲインを制御する場合には、
非常に高速な応答特性が要求される。すなわち、上記Ｔ
ＤＭＡ方式の場合の上記自動利得制御（ＡＧＣ）回路に
おいては、利得制御の動作開始から安定するまでの時間
が０．５ｍｓｅｃ以下であることが要求される。
る受信されたバースト波のゲインを制御する場合には、
非常に高速な応答特性が要求される。すなわち、上記Ｔ
ＤＭＡ方式の場合の上記自動利得制御（ＡＧＣ）回路に
おいては、利得制御の動作開始から安定するまでの時間
が０．５ｍｓｅｃ以下であることが要求される。
【０００６】しかし、従来の自動利得制御回路では、こ
のような高速応答を実現することが困難である。
のような高速応答を実現することが困難である。
【０００７】また、例えば、無信号時（信号が受信され
ていない時）は、当該従来の自動利得制御回路の出力が
フルゲインとなり雑音のバーストが出力されてしまうよ
うになる。
ていない時）は、当該従来の自動利得制御回路の出力が
フルゲインとなり雑音のバーストが出力されてしまうよ
うになる。
【０００８】そこで、本発明は、上述のような実情に鑑
みて提案されたものであり、例えばＴＤＭＡ方式のディ
ジタル通信のように離散的に到来するバースト波を受信
する際の、バースト波のゲインを高速に制御することが
できると共に、無信号時であってもノイズのバーストが
発生しない自動利得制御回路を提供することを目的とす
るものである。
みて提案されたものであり、例えばＴＤＭＡ方式のディ
ジタル通信のように離散的に到来するバースト波を受信
する際の、バースト波のゲインを高速に制御することが
できると共に、無信号時であってもノイズのバーストが
発生しない自動利得制御回路を提供することを目的とす
るものである。
【０００９】
【課題を解決するための手段】本発明の自動利得制御回
路は、上述の目的を達成するために提案されたものであ
り、例えばＴＤＭＡ方式のディジタル通信のように、離
散的に到来するバースト波を受信して得られる入力バー
スト信号の利得を制御する自動利得制御回路であって、
上記入力バースト信号が供給され当該入力バースト信号
の利得を変化させる（バースト信号自体の利得を変化さ
せる）可変利得手段と、上記入力バースト信号のレベル
を検知する入力レベル検知手段と、上記可変利得手段か
ら出力される出力バースト信号に必要とされるレベルに
対応する所定の基準レベルを設定する基準レベル設定手
段と、上記入力レベル検知手段からの上記入力バースト
信号の検知レベルと上記基準レベル設定手段からの基準
レベルとの減算を行う減算手段と、予め設定された複数
の利得制御情報を記憶し当該記憶されている複数の利得
制御情報の中から上記減算手段の減算出力に応じた利得
制御情報を読み出して出力する利得制御情報記憶手段と
を有し、上記可変利得手段に次の入力バースト信号が供
給された時に、上記利得制御情報記録手段に記憶されて
いる複数の利得制御情報の中から先の入力バースト信号
に対応する上記減算出力に応じた利得制御情報を読み出
して当該可変利得手段を制御するようにしたものであ
る。
路は、上述の目的を達成するために提案されたものであ
り、例えばＴＤＭＡ方式のディジタル通信のように、離
散的に到来するバースト波を受信して得られる入力バー
スト信号の利得を制御する自動利得制御回路であって、
上記入力バースト信号が供給され当該入力バースト信号
の利得を変化させる（バースト信号自体の利得を変化さ
せる）可変利得手段と、上記入力バースト信号のレベル
を検知する入力レベル検知手段と、上記可変利得手段か
ら出力される出力バースト信号に必要とされるレベルに
対応する所定の基準レベルを設定する基準レベル設定手
段と、上記入力レベル検知手段からの上記入力バースト
信号の検知レベルと上記基準レベル設定手段からの基準
レベルとの減算を行う減算手段と、予め設定された複数
の利得制御情報を記憶し当該記憶されている複数の利得
制御情報の中から上記減算手段の減算出力に応じた利得
制御情報を読み出して出力する利得制御情報記憶手段と
を有し、上記可変利得手段に次の入力バースト信号が供
給された時に、上記利得制御情報記録手段に記憶されて
いる複数の利得制御情報の中から先の入力バースト信号
に対応する上記減算出力に応じた利得制御情報を読み出
して当該可変利得手段を制御するようにしたものであ
る。
【００１０】また、本発明の自動利得制御回路では、例
えば上記ＴＤＭＡ方式のディジタル通信において更にい
わゆる周波数ホッピングをかけたような通信方式での、
複数の周波数チャンネルのバースト波を受信して得られ
るバースト信号の利得を制御することも可能である。す
なわち、この場合の本発明の自動利得制御回路は、上記
入力レベル検知手段により上記複数の周波数チャンネル
の各周波数チャンネル毎のバースト信号のレベルを検知
し、上記減算手段により上記基準レベル設定手段からの
基準レベルと上記各周波数チャンネル毎に検知した各検
知レベルとの減算を行う。ここで、この各周波数チャン
ネルに対応して得られた各減算出力を、例えばＲＡＭ等
からなる減算出力記憶手段に記憶しておくようにし、Ｒ
Ｋ算出力記憶手段からは上記可変利得手段に供給され
る入力バースト信号の周波数チャンネルに応じた減算出
力を読み出す。言い換えれば、当該減算出力記憶手段か
らは、先に記憶された各周波数チャンネルに対応する各
入力バースト信号に基づく各減算出力の中から、上記可
変利得手段に現在供給されている（或いは次に供給され
る）入力バースト信号の周波数チャンネルと同じ周波数
チャンネルに対応する減算出力が読み出される。すなわ
ち、上記可変利得手段に入力バースト信号（次の入力バ
ースト信号）が供給された時には、上記減算出力記憶手
段から当該次の入力バースト信号の周波数チャンネルと
同じ周波数チャンネルの先の入力バースト信号に対応す
る減算出力が読み出され、この減算出力に応じて上記利
得制御情報記憶手段から読み出された利得制御情報に基
づいて当該次の入力バースト信号の利得が制御されるよ
うになる。
えば上記ＴＤＭＡ方式のディジタル通信において更にい
わゆる周波数ホッピングをかけたような通信方式での、
複数の周波数チャンネルのバースト波を受信して得られ
るバースト信号の利得を制御することも可能である。す
なわち、この場合の本発明の自動利得制御回路は、上記
入力レベル検知手段により上記複数の周波数チャンネル
の各周波数チャンネル毎のバースト信号のレベルを検知
し、上記減算手段により上記基準レベル設定手段からの
基準レベルと上記各周波数チャンネル毎に検知した各検
知レベルとの減算を行う。ここで、この各周波数チャン
ネルに対応して得られた各減算出力を、例えばＲＡＭ等
からなる減算出力記憶手段に記憶しておくようにし、Ｒ
Ｋ算出力記憶手段からは上記可変利得手段に供給され
る入力バースト信号の周波数チャンネルに応じた減算出
力を読み出す。言い換えれば、当該減算出力記憶手段か
らは、先に記憶された各周波数チャンネルに対応する各
入力バースト信号に基づく各減算出力の中から、上記可
変利得手段に現在供給されている（或いは次に供給され
る）入力バースト信号の周波数チャンネルと同じ周波数
チャンネルに対応する減算出力が読み出される。すなわ
ち、上記可変利得手段に入力バースト信号（次の入力バ
ースト信号）が供給された時には、上記減算出力記憶手
段から当該次の入力バースト信号の周波数チャンネルと
同じ周波数チャンネルの先の入力バースト信号に対応す
る減算出力が読み出され、この減算出力に応じて上記利
得制御情報記憶手段から読み出された利得制御情報に基
づいて当該次の入力バースト信号の利得が制御されるよ
うになる。
【００１１】
【作用】本発明の自動利得制御回路によれば、可変利得
手段に入力バースト信号が供給されたときには、利得制
御情報記憶手段からの先の入力バースト信号に基づく減
算出力に応じた利得制御情報が読み出され、この先の入
力バースト信号に基づいて得られた利得制御情報により
次のバースト信号の利得を可変利得手段で変化させるよ
うにしている。このため、高速で次のバースト信号の利
得制御が可能となる。
手段に入力バースト信号が供給されたときには、利得制
御情報記憶手段からの先の入力バースト信号に基づく減
算出力に応じた利得制御情報が読み出され、この先の入
力バースト信号に基づいて得られた利得制御情報により
次のバースト信号の利得を可変利得手段で変化させるよ
うにしている。このため、高速で次のバースト信号の利
得制御が可能となる。
【００１２】
【実施例】以下、本発明の自動利得制御回路の実施例を
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１３】本実施例の自動利得制御回路は、例えばＴ
ＤＭＡ方式のディジタル通信のように離散的に到来する
バースト波を受信して得られる入力バースト信号の利得
を制御する自動利得制御回路であって、図１に示すよう
に、上記ＴＤＭＡ方式のディジタル通信におけるバース
ト波をＩＦ帯（中間周波数帯）に変換した入力バースト
信号ＩＦINが供給され当該入力バースト信号ＩＦINの利
得を変化させる（バースト信号自体の利得を変化させ
る）可変利得手段である可変ゲインアンプ１０と、上記
入力バースト信号ＩＦINのレベルを検知する入力レベル
検知回路（ＲＳＳＩ）１１と、上記可変ゲインアンプ１
０から出力される出力バースト信号ＩＦOUT に必要とさ
れるレベルＷＬに対応する基準レベルＲＬを設定する基
準レベル設定回路１８と、上記入力レベル検知回路１１
からの上記入力バースト信号ＩＦINの検知レベルと上記
基準レベル設定回路１８からの基準レベルＲＬとの減算
を行う減算回路１４と、予め設定された複数の利得制御
情報を記憶し当該記憶されている複数の利得制御情報の
中から上記減算回路１４の減算出力に応じた利得制御情
報を読み出して出力する利得制御情報記憶手段であるＲ
ＯＭ１５とを有し、上記可変ゲインアンプ１０に次の入
力バースト信号ＩＦINが供給された時に、上記ＲＯＭ１
５に記憶されている複数の利得制御情報の中から先の入
力バースト信号ＩＦINに対応する上記減算出力に応じた
利得制御情報を読み出して当該可変ゲインアンプ１０を
制御するようにしたものである。
ＤＭＡ方式のディジタル通信のように離散的に到来する
バースト波を受信して得られる入力バースト信号の利得
を制御する自動利得制御回路であって、図１に示すよう
に、上記ＴＤＭＡ方式のディジタル通信におけるバース
ト波をＩＦ帯（中間周波数帯）に変換した入力バースト
信号ＩＦINが供給され当該入力バースト信号ＩＦINの利
得を変化させる（バースト信号自体の利得を変化させ
る）可変利得手段である可変ゲインアンプ１０と、上記
入力バースト信号ＩＦINのレベルを検知する入力レベル
検知回路（ＲＳＳＩ）１１と、上記可変ゲインアンプ１
０から出力される出力バースト信号ＩＦOUT に必要とさ
れるレベルＷＬに対応する基準レベルＲＬを設定する基
準レベル設定回路１８と、上記入力レベル検知回路１１
からの上記入力バースト信号ＩＦINの検知レベルと上記
基準レベル設定回路１８からの基準レベルＲＬとの減算
を行う減算回路１４と、予め設定された複数の利得制御
情報を記憶し当該記憶されている複数の利得制御情報の
中から上記減算回路１４の減算出力に応じた利得制御情
報を読み出して出力する利得制御情報記憶手段であるＲ
ＯＭ１５とを有し、上記可変ゲインアンプ１０に次の入
力バースト信号ＩＦINが供給された時に、上記ＲＯＭ１
５に記憶されている複数の利得制御情報の中から先の入
力バースト信号ＩＦINに対応する上記減算出力に応じた
利得制御情報を読み出して当該可変ゲインアンプ１０を
制御するようにしたものである。
【００１４】すなわち、この図１において、入力端子１
には上記ＴＤＭＡ方式のディジタル通信におけるバース
ト波をＩＦ帯（中間周波数帯）に変換した入力バースト
信号ＩＦINが供給されている。この入力バースト信号Ｉ
ＦINは、上記可変ゲインアンプ１０に送られ、当該可変
ゲインアンプ１０により利得が制御されて出力端子２か
ら出力（出力バースト信号ＩＦOUT ）される。
には上記ＴＤＭＡ方式のディジタル通信におけるバース
ト波をＩＦ帯（中間周波数帯）に変換した入力バースト
信号ＩＦINが供給されている。この入力バースト信号Ｉ
ＦINは、上記可変ゲインアンプ１０に送られ、当該可変
ゲインアンプ１０により利得が制御されて出力端子２か
ら出力（出力バースト信号ＩＦOUT ）される。
【００１５】ここで、当該可変ゲインアンプ１０は、先
の入力バースト信号ＩＦINのレベルに基づいて上記ＲＯ
Ｍ１５から読み出された利得制御情報に基づいて、次の
入力バースト信号ＩＦINのレベルを制御するようになさ
れている。
の入力バースト信号ＩＦINのレベルに基づいて上記ＲＯ
Ｍ１５から読み出された利得制御情報に基づいて、次の
入力バースト信号ＩＦINのレベルを制御するようになさ
れている。
【００１６】このような可変ゲインアンプ１０の制御を
行うため、上記入力端子１に供給された入力バースト信
号ＩＦINは、上記入力レベル検知回路１１に供給され
る。当該入力レベル検知回路１１では、供給された入力
バースト信号ＩＦINのバーストのレベルが検知される。
この入力レベル検知回路１１からの検知レベルは、図２
に示すように入力レベルに応じた電圧値として出力（出
力電圧）されるものであり、この検知レベル（出力電
圧）は、アナログ／ディジタル（Ａ／Ｄ）変換器１２に
よりｎ1 ビットのディジタル値に変換される。
行うため、上記入力端子１に供給された入力バースト信
号ＩＦINは、上記入力レベル検知回路１１に供給され
る。当該入力レベル検知回路１１では、供給された入力
バースト信号ＩＦINのバーストのレベルが検知される。
この入力レベル検知回路１１からの検知レベルは、図２
に示すように入力レベルに応じた電圧値として出力（出
力電圧）されるものであり、この検知レベル（出力電
圧）は、アナログ／ディジタル（Ａ／Ｄ）変換器１２に
よりｎ1 ビットのディジタル値に変換される。
【００１７】当該Ａ／Ｄ変換器１２からのディジタル値
は、ＲＯＭ１３に送られる。当該ＲＯＭ１３には予め各
々ｎ2 ビットの複数のレベル情報が記憶されており、し
たがって、当該ＲＯＭ１３からは上記記憶されている複
数のレベル情報の中から上記Ａ／Ｄ変換器１２のディジ
タル値に応じたレベル情報が出力される。言い換えれ
ば、当該ＲＯＭ１３からは、上記入力レベル検知回路１
１の検知レベルに応じたレベル情報（すなわち検知レベ
ル情報）が読み出される。なお、このようなことから、
上記Ａ／Ｄ変換器１２とＲＯＭ１３とは、ディジタル的
に入力バースト信号ＩＦINのレベルを検知する回路とし
て機能している。上記ＲＯＭ１３からの検知レベル情報
は上記減算回路１４に送られる。
は、ＲＯＭ１３に送られる。当該ＲＯＭ１３には予め各
々ｎ2 ビットの複数のレベル情報が記憶されており、し
たがって、当該ＲＯＭ１３からは上記記憶されている複
数のレベル情報の中から上記Ａ／Ｄ変換器１２のディジ
タル値に応じたレベル情報が出力される。言い換えれ
ば、当該ＲＯＭ１３からは、上記入力レベル検知回路１
１の検知レベルに応じたレベル情報（すなわち検知レベ
ル情報）が読み出される。なお、このようなことから、
上記Ａ／Ｄ変換器１２とＲＯＭ１３とは、ディジタル的
に入力バースト信号ＩＦINのレベルを検知する回路とし
て機能している。上記ＲＯＭ１３からの検知レベル情報
は上記減算回路１４に送られる。
【００１８】当該減算回路１４には、上記基準レベル設
定回路１８からの基準レベル（ｎ2 ビットの基準レベル
情報）ＲＦも供給されている。ここで、当該基準レベル
ＲＦは、当該自動利得制御回路から出力される出力バー
スト信号ＩＦOUT の必要とされるレベル（すなわち、当
該自動利得制御回路の後段に接続される構成において必
要とされるレベル）ＷＬに基づいて予め設定されるもの
である。したがって、上記減算回路１４では、上記ＲＯ
Ｍ１３からのｎ2 ビットの検知レベル情報と上記基準レ
ベル設定回路１８からのｎ2 ビットの基準レベル情報と
の減算が行われることで、当該基準レベルＲＦと上記検
知レベルとの差が求められることになる。
定回路１８からの基準レベル（ｎ2 ビットの基準レベル
情報）ＲＦも供給されている。ここで、当該基準レベル
ＲＦは、当該自動利得制御回路から出力される出力バー
スト信号ＩＦOUT の必要とされるレベル（すなわち、当
該自動利得制御回路の後段に接続される構成において必
要とされるレベル）ＷＬに基づいて予め設定されるもの
である。したがって、上記減算回路１４では、上記ＲＯ
Ｍ１３からのｎ2 ビットの検知レベル情報と上記基準レ
ベル設定回路１８からのｎ2 ビットの基準レベル情報と
の減算が行われることで、当該基準レベルＲＦと上記検
知レベルとの差が求められることになる。
【００１９】この減算回路１４からの減算出力（すなわ
ちｎ2 ビットの上記差の情報）は、上記ＲＯＭ１５に送
られる。当該ＲＯＭ１５は、上述したように、予め設定
された複数の利得制御情報を記憶し当該記憶されている
複数の利得制御情報の中から上記減算回路１４の減算出
力に応じたｎ2 ビットの利得制御情報を読み出して出力
するものである。
ちｎ2 ビットの上記差の情報）は、上記ＲＯＭ１５に送
られる。当該ＲＯＭ１５は、上述したように、予め設定
された複数の利得制御情報を記憶し当該記憶されている
複数の利得制御情報の中から上記減算回路１４の減算出
力に応じたｎ2 ビットの利得制御情報を読み出して出力
するものである。
【００２０】ここで、当該ＲＯＭ１５は、上記可変ゲイ
ンアンプ１０に次の入力バースト信号ＩＦINが供給され
た時に、当該ＲＯＭ１５に記憶されている複数の利得制
御情報の中から先の入力バースト信号ＩＦINに対応する
上記減算回路１４の減算出力に応じた利得制御情報を読
み出すように制御されるようになっている。このような
当該ＲＯＭ１５の読み出し制御は、中央処理装置（ＣＰ
Ｕ）１７によりなされている。
ンアンプ１０に次の入力バースト信号ＩＦINが供給され
た時に、当該ＲＯＭ１５に記憶されている複数の利得制
御情報の中から先の入力バースト信号ＩＦINに対応する
上記減算回路１４の減算出力に応じた利得制御情報を読
み出すように制御されるようになっている。このような
当該ＲＯＭ１５の読み出し制御は、中央処理装置（ＣＰ
Ｕ）１７によりなされている。
【００２１】すなわち、当該ＣＰＵ１７は、上記可変ゲ
インアンプ１０（或いは入力端子１）に入力バースト信
号ＩＦINが供給された時には、上記ＲＯＭ１５から先の
（直前の）バースト信号ＩＦINで求めた減算回路１４の
減算出力に応じた利得制御情報を読み出すように上記Ｒ
ＯＭ１５を制御するようになっている。なお、当該ＣＰ
Ｕ１７は、当該ＲＯＭ１５の制御の他に、上記Ａ／Ｄ変
換器１２，ＲＯＭ１３，減算回路１４，上記ＲＯＭ１５
の後段のＤ／Ａ変換器１６等の制御も行っている。
インアンプ１０（或いは入力端子１）に入力バースト信
号ＩＦINが供給された時には、上記ＲＯＭ１５から先の
（直前の）バースト信号ＩＦINで求めた減算回路１４の
減算出力に応じた利得制御情報を読み出すように上記Ｒ
ＯＭ１５を制御するようになっている。なお、当該ＣＰ
Ｕ１７は、当該ＲＯＭ１５の制御の他に、上記Ａ／Ｄ変
換器１２，ＲＯＭ１３，減算回路１４，上記ＲＯＭ１５
の後段のＤ／Ａ変換器１６等の制御も行っている。
【００２２】上記ＲＯＭ１５から読み出された上記先の
入力バースト信号ＩＦINに基づく利得制御情報は、ディ
ジタル／アナログ（Ｄ／Ａ）変換器１６によりアナログ
値（すなわち電圧値）に変換される。このＤ／Ａ変換器
１６からの電圧値が上記可変ゲインアンプ１０へのゲイ
ンコントロール電圧Ｇとして当該可変ゲインアンプ１０
に送られる。なお、上述のようなことから、上記ＲＯＭ
１５とＤ／Ａ変換器１６は上記ゲインコントロール電圧
Ｇの発生回路として動作している。
入力バースト信号ＩＦINに基づく利得制御情報は、ディ
ジタル／アナログ（Ｄ／Ａ）変換器１６によりアナログ
値（すなわち電圧値）に変換される。このＤ／Ａ変換器
１６からの電圧値が上記可変ゲインアンプ１０へのゲイ
ンコントロール電圧Ｇとして当該可変ゲインアンプ１０
に送られる。なお、上述のようなことから、上記ＲＯＭ
１５とＤ／Ａ変換器１６は上記ゲインコントロール電圧
Ｇの発生回路として動作している。
【００２３】当該可変ゲインアンプ１０は、図３に示す
ように、ゲインコントロール電圧Ｇに応じて供給される
信号（上記先の入力バースト信号に対応する次の入力バ
ースト信号）ＩＦINのゲインを変化させる。当該可変ゲ
インアンプ１０の出力が上記出力端子２からの出力バー
スト信号ＩＦOUT となる。
ように、ゲインコントロール電圧Ｇに応じて供給される
信号（上記先の入力バースト信号に対応する次の入力バ
ースト信号）ＩＦINのゲインを変化させる。当該可変ゲ
インアンプ１０の出力が上記出力端子２からの出力バー
スト信号ＩＦOUT となる。
【００２４】図４には、本実施例の自動利得制御回路に
より入力バースト信号ＩＦINのゲインが制御される様子
を示している。
より入力バースト信号ＩＦINのゲインが制御される様子
を示している。
【００２５】すなわちこの図４に示すように、上記入力
バースト信号ＩＦINの各バーストＢＳＴのレベルは様々
な要因から一定にはなっていないが、上述したように、
可変ゲインアンプ１０に次の入力バースト信号ＩＦINの
バーストＢＳＴが供給された時に、先のバースト信号Ｉ
ＦINのバーストＢＳＴに基づいて設定される図３に示し
たような上記ゲインコントロール電圧Ｇを当該可変ゲイ
ンアンプ１０に供給することで、当該自動利得制御回路
からは、この自動利得制御回路の後段に接続される構成
に応じて必要とされる上記レベルＷＬに近いレベルの各
バーストＢＳＴからなる出力バースト信号ＩＦOUT が得
られる。具体的に言うと、例えば、先の入力バースト信
号ＩＦINのレベルが上記基準レベルＲＬよりも大きい場
合には次の入力バースト信号ＩＦINのレベルが下げら
れ、逆に先の入力バースト信号ＩＦINのレベルが上記基
準レベルＲＬよりも小さい場合には次の入力バースト信
号ＩＦINのレベルが上げられる。また、先の入力バース
ト信号ＩＦINのレベルが上記基準レベルＲＬと同じであ
る場合には次の入力バースト信号ＩＦINのレベルは変え
られない。なお、上記ゲインコントロール電圧Ｇは、実
際には上記Ｄ／Ａ変換器１６での処理時間分の遅れが存
在する。
バースト信号ＩＦINの各バーストＢＳＴのレベルは様々
な要因から一定にはなっていないが、上述したように、
可変ゲインアンプ１０に次の入力バースト信号ＩＦINの
バーストＢＳＴが供給された時に、先のバースト信号Ｉ
ＦINのバーストＢＳＴに基づいて設定される図３に示し
たような上記ゲインコントロール電圧Ｇを当該可変ゲイ
ンアンプ１０に供給することで、当該自動利得制御回路
からは、この自動利得制御回路の後段に接続される構成
に応じて必要とされる上記レベルＷＬに近いレベルの各
バーストＢＳＴからなる出力バースト信号ＩＦOUT が得
られる。具体的に言うと、例えば、先の入力バースト信
号ＩＦINのレベルが上記基準レベルＲＬよりも大きい場
合には次の入力バースト信号ＩＦINのレベルが下げら
れ、逆に先の入力バースト信号ＩＦINのレベルが上記基
準レベルＲＬよりも小さい場合には次の入力バースト信
号ＩＦINのレベルが上げられる。また、先の入力バース
ト信号ＩＦINのレベルが上記基準レベルＲＬと同じであ
る場合には次の入力バースト信号ＩＦINのレベルは変え
られない。なお、上記ゲインコントロール電圧Ｇは、実
際には上記Ｄ／Ａ変換器１６での処理時間分の遅れが存
在する。
【００２６】上述したように、本実施例の自動利得制御
回路においては、上記可変ゲインアンプ１０に次の入力
バースト信号ＩＦINが供給されたときには、上記ＲＯＭ
１５から先の入力バースト信号ＩＦIN（先のバースト）
に基づく減算出力に応じた利得制御情報が読み出され、
この先の入力バースト信号に基づいて得られた利得制御
情報に基づいて次のバースト信号ＩＦIN（次のバース
ト）の利得を当該可変ゲインアンプ１０で変化させるよ
うにしている。このため、高速で次のバースト信号の利
得制御が可能となる。また、上述のようにバーストのみ
ゲインを制御するようになされているため、例えば、無
信号時であってもノイズのバーストが発生することはな
い。
回路においては、上記可変ゲインアンプ１０に次の入力
バースト信号ＩＦINが供給されたときには、上記ＲＯＭ
１５から先の入力バースト信号ＩＦIN（先のバースト）
に基づく減算出力に応じた利得制御情報が読み出され、
この先の入力バースト信号に基づいて得られた利得制御
情報に基づいて次のバースト信号ＩＦIN（次のバース
ト）の利得を当該可変ゲインアンプ１０で変化させるよ
うにしている。このため、高速で次のバースト信号の利
得制御が可能となる。また、上述のようにバーストのみ
ゲインを制御するようになされているため、例えば、無
信号時であってもノイズのバーストが発生することはな
い。
【００２７】ところで、本発明の自動利得制御回路で
は、例えば上記ＴＤＭＡ方式のディジタル通信に更にい
わゆる周波数ホッピングをかけたような通信方式での、
複数の周波数チャンネルのバースト波を受信して得られ
るバースト信号の利得を制御することも可能である。
は、例えば上記ＴＤＭＡ方式のディジタル通信に更にい
わゆる周波数ホッピングをかけたような通信方式での、
複数の周波数チャンネルのバースト波を受信して得られ
るバースト信号の利得を制御することも可能である。
【００２８】すなわち、例えば図５に示すように、複数
の周波数チャンネルｆ1 ，ｆ2 ，・・・，ｆn-1 ，
ｆn ，ｆn+1 にわたって周波数ホッピングがかけられた
送信信号（送信バーストＢＳＴ）を受信し、このＲＦ帯
の信号をＩＦ帯に変換した入力バースト信号ＩＦINが供
給された場合でも、本発明の自動利得制御回路によれ
ば、この各周波数チャンネル毎の入力バースト信号ＩＦ
INの利得制御を行うことができる。
の周波数チャンネルｆ1 ，ｆ2 ，・・・，ｆn-1 ，
ｆn ，ｆn+1 にわたって周波数ホッピングがかけられた
送信信号（送信バーストＢＳＴ）を受信し、このＲＦ帯
の信号をＩＦ帯に変換した入力バースト信号ＩＦINが供
給された場合でも、本発明の自動利得制御回路によれ
ば、この各周波数チャンネル毎の入力バースト信号ＩＦ
INの利得制御を行うことができる。
【００２９】この場合の自動利得制御回路（他の実施例
の回路）は、図６に示すようになる。なお、この図６で
は、前述の図１の構成と同様に動作する構成要素には同
じ指示符号を付している。すなわち、この図６に示す自
動利得制御回路は、上記各周波数チャンネル毎の入力バ
ースト信号ＩＦINが供給され当該各周波数チャンネル毎
の入力バースト信号ＩＦINの利得を変化させる可変ゲイ
ンアンプ１０と、上記各周波数チャンネルの入力バース
ト信号ＩＦINのレベルを検知する入力レベル検知回路
（ＲＳＳＩ）１１と、前記基準レベルＲＬを設定する基
準レベル設定回路１８と、上記入力レベル検知回路１１
からの上記各周波数チャンネル毎の上記入力バースト信
号ＩＦINの検知レベルと上記基準レベル設定回路１８か
らの基準レベルＲＬとの減算を行う減算回路１４と、こ
の減算回路１４から各周波数チャンネルに対応して得ら
れた各減算出力を記憶する減算出力記憶手段としてのＲ
ＡＭ２０と、予め設定された複数の利得制御情報を記憶
し当該記憶されている複数の利得制御情報の中から上記
ＲＡＭ２０から読み出された減算出力に応じた利得制御
情報を読み出して出力するＲＯＭ１５とを有しており、
上記可変ゲインアンプ１０に次の入力バースト信号ＩＦ
INが供給された時には、上記ＲＡＭ２０から当該次の入
力バースト信号ＩＦINの周波数チャンネルと同じ周波数
チャンネルの先の入力バースト信号ＩＦINに対応する減
算出力を読み出し、この減算出力に応じて上記ＲＯＭ１
５から読み出された利得制御情報に基づいて、当該可変
ゲインアンプ１０で上記次の入力バースト信号ＩＦINの
利得を制御するようにしたものである。
の回路）は、図６に示すようになる。なお、この図６で
は、前述の図１の構成と同様に動作する構成要素には同
じ指示符号を付している。すなわち、この図６に示す自
動利得制御回路は、上記各周波数チャンネル毎の入力バ
ースト信号ＩＦINが供給され当該各周波数チャンネル毎
の入力バースト信号ＩＦINの利得を変化させる可変ゲイ
ンアンプ１０と、上記各周波数チャンネルの入力バース
ト信号ＩＦINのレベルを検知する入力レベル検知回路
（ＲＳＳＩ）１１と、前記基準レベルＲＬを設定する基
準レベル設定回路１８と、上記入力レベル検知回路１１
からの上記各周波数チャンネル毎の上記入力バースト信
号ＩＦINの検知レベルと上記基準レベル設定回路１８か
らの基準レベルＲＬとの減算を行う減算回路１４と、こ
の減算回路１４から各周波数チャンネルに対応して得ら
れた各減算出力を記憶する減算出力記憶手段としてのＲ
ＡＭ２０と、予め設定された複数の利得制御情報を記憶
し当該記憶されている複数の利得制御情報の中から上記
ＲＡＭ２０から読み出された減算出力に応じた利得制御
情報を読み出して出力するＲＯＭ１５とを有しており、
上記可変ゲインアンプ１０に次の入力バースト信号ＩＦ
INが供給された時には、上記ＲＡＭ２０から当該次の入
力バースト信号ＩＦINの周波数チャンネルと同じ周波数
チャンネルの先の入力バースト信号ＩＦINに対応する減
算出力を読み出し、この減算出力に応じて上記ＲＯＭ１
５から読み出された利得制御情報に基づいて、当該可変
ゲインアンプ１０で上記次の入力バースト信号ＩＦINの
利得を制御するようにしたものである。
【００３０】すなわち、この図６の自動利得制御回路に
おいては、上記入力レベル検知回路１１により上記複数
の周波数チャンネルの各周波数チャンネル毎の入力バー
スト信号ＩＦINのレベルを検知し、上記減算回路１４に
より上記基準レベル設定回路１４からの基準レベルＲＬ
（基準レベル情報）と上記各周波数チャンネル毎に検知
した各検知レベル（各検知レベル情報）との減算を行
う。この各周波数チャンネルに対応して得られた各減算
出力を、上記ＲＡＭ２０に記憶しておくようにし、当該
ＲＡＭ２０からは上記可変ゲインアンプ１０に供給され
る入力バースト信号の周波数チャンネルに応じた減算出
力を読み出す。言い換えれば、当該ＲＡＭ２０からは、
先に記憶された各周波数チャンネルに対応する各入力バ
ースト信号ＩＦIN（先のバースト信号）に基づく各減算
出力の中から、上記可変ゲインアンプ１０に現在供給さ
れている入力バースト信号ＩＦIN（次のバースト信号）
の周波数チャンネルと同じ周波数チャンネルに対応する
減算出力が読み出される。これにより、上記可変ゲイン
アンプ１０次の入力バースト信号ＩＦINが供給された時
には、上述のように、上記ＲＡＭ２０から当該次の入力
バースト信号ＩＦINの周波数チャンネルと同じ周波数チ
ャンネルの先の入力バースト信号に対応する減算出力が
読み出され、この減算出力に応じて上記ＲＯＭ１５から
読み出された利得制御情報に基づいて、上記可変ゲイン
アンプ１０で上記次の入力バースト信号ＩＦINの利得が
制御されるようになる。
おいては、上記入力レベル検知回路１１により上記複数
の周波数チャンネルの各周波数チャンネル毎の入力バー
スト信号ＩＦINのレベルを検知し、上記減算回路１４に
より上記基準レベル設定回路１４からの基準レベルＲＬ
（基準レベル情報）と上記各周波数チャンネル毎に検知
した各検知レベル（各検知レベル情報）との減算を行
う。この各周波数チャンネルに対応して得られた各減算
出力を、上記ＲＡＭ２０に記憶しておくようにし、当該
ＲＡＭ２０からは上記可変ゲインアンプ１０に供給され
る入力バースト信号の周波数チャンネルに応じた減算出
力を読み出す。言い換えれば、当該ＲＡＭ２０からは、
先に記憶された各周波数チャンネルに対応する各入力バ
ースト信号ＩＦIN（先のバースト信号）に基づく各減算
出力の中から、上記可変ゲインアンプ１０に現在供給さ
れている入力バースト信号ＩＦIN（次のバースト信号）
の周波数チャンネルと同じ周波数チャンネルに対応する
減算出力が読み出される。これにより、上記可変ゲイン
アンプ１０次の入力バースト信号ＩＦINが供給された時
には、上述のように、上記ＲＡＭ２０から当該次の入力
バースト信号ＩＦINの周波数チャンネルと同じ周波数チ
ャンネルの先の入力バースト信号に対応する減算出力が
読み出され、この減算出力に応じて上記ＲＯＭ１５から
読み出された利得制御情報に基づいて、上記可変ゲイン
アンプ１０で上記次の入力バースト信号ＩＦINの利得が
制御されるようになる。
【００３１】なお、上記ＲＡＭ２０の上述したような各
周波数チャンネル毎の減算出力の書き込み、及び、次の
入力バースト信号ＩＦINが供給された時に当該次の入力
バースト信号ＩＦINの周波数チャンネルに応じた周波数
チャンネルの上記先の入力バースト信号ＩＦINに対応す
る減算出力の読み出し等の制御も、上記ＣＰＵ１７によ
り行われる。
周波数チャンネル毎の減算出力の書き込み、及び、次の
入力バースト信号ＩＦINが供給された時に当該次の入力
バースト信号ＩＦINの周波数チャンネルに応じた周波数
チャンネルの上記先の入力バースト信号ＩＦINに対応す
る減算出力の読み出し等の制御も、上記ＣＰＵ１７によ
り行われる。
【００３２】図７には、上記図６の構成により各周波数
チャンネル毎の入力バースト信号ＩＦINのゲインが制御
される様子を示している。
チャンネル毎の入力バースト信号ＩＦINのゲインが制御
される様子を示している。
【００３３】すなわちこの図７に示すように、上記各周
波数チャンネルｆ1，ｆ2 ，・・・，ｆn-1 ，ｆn ，ｆ
n+1 毎の入力バースト信号ＩＦINの各バーストＢＳＴの
レベルは様々な要因から一定にはなっていないが、上述
したように、可変ゲインアンプ１０に同一の周波数チャ
ンネルの次の入力バースト信号ＩＦINのバーストＢＳＴ
が供給された時に、同じ周波数チャンネルの先のバース
ト信号ＩＦINのバーストＢＳＴに基づいて設定された上
記ゲインコントロール電圧Ｇを当該可変ゲインアンプ１
０に供給することで、当該自動利得制御回路からは、こ
の自動利得制御回路の後段に接続される構成に応じて必
要とされる上記レベルＷＬに近いレベルの各バーストＢ
ＳＴからなる各周波数チャンネル毎の出力バースト信号
ＩＦOUT が得られる。
波数チャンネルｆ1，ｆ2 ，・・・，ｆn-1 ，ｆn ，ｆ
n+1 毎の入力バースト信号ＩＦINの各バーストＢＳＴの
レベルは様々な要因から一定にはなっていないが、上述
したように、可変ゲインアンプ１０に同一の周波数チャ
ンネルの次の入力バースト信号ＩＦINのバーストＢＳＴ
が供給された時に、同じ周波数チャンネルの先のバース
ト信号ＩＦINのバーストＢＳＴに基づいて設定された上
記ゲインコントロール電圧Ｇを当該可変ゲインアンプ１
０に供給することで、当該自動利得制御回路からは、こ
の自動利得制御回路の後段に接続される構成に応じて必
要とされる上記レベルＷＬに近いレベルの各バーストＢ
ＳＴからなる各周波数チャンネル毎の出力バースト信号
ＩＦOUT が得られる。
【００３４】上述したようなことから、他の実施例の自
動利得制御回路においても、高速で次のバースト信号の
利得制御が可能となり、また、例えば無信号時であって
もノイズのバーストが発生することはないと共に、周波
数ホッピングのかかった入力バースト信号であっても、
利得の制御が可能となっている。
動利得制御回路においても、高速で次のバースト信号の
利得制御が可能となり、また、例えば無信号時であって
もノイズのバーストが発生することはないと共に、周波
数ホッピングのかかった入力バースト信号であっても、
利得の制御が可能となっている。
【００３５】
【発明の効果】上述のように、本発明の自動利得制御回
路においては、入力バースト信号のレベルを検知し、こ
の入力バースト信号の検知レベルと基準レベルとの減算
を行い、先の入力バースト信号に対応する減算出力に応
じた利得制御情報に基づいて次の入力バースト信号の利
得を制御するようにしたことにより、高速で次のバース
ト信号の利得制御が可能となり、また、例えば無信号時
であってもノイズのバーストが発生することはない。更
に、本発明の自動利得制御回路によれば、周波数ホッピ
ングのかかった入力バースト信号であっても、利得の制
御が可能となっている。
路においては、入力バースト信号のレベルを検知し、こ
の入力バースト信号の検知レベルと基準レベルとの減算
を行い、先の入力バースト信号に対応する減算出力に応
じた利得制御情報に基づいて次の入力バースト信号の利
得を制御するようにしたことにより、高速で次のバース
ト信号の利得制御が可能となり、また、例えば無信号時
であってもノイズのバーストが発生することはない。更
に、本発明の自動利得制御回路によれば、周波数ホッピ
ングのかかった入力バースト信号であっても、利得の制
御が可能となっている。
【図１】本発明実施例の自動利得制御回路の概略構成を
示すブロック図である。
示すブロック図である。
【図２】実施例の入力レベル検知回路での検知レベル
（入力レベル）と出力電圧との関係を示す特性図であ
る。
（入力レベル）と出力電圧との関係を示す特性図であ
る。
【図３】実施例の可変ゲインアンプに供給されるゲイン
コントロール電圧と制御されるゲインとの関係を示す特
性図である。
コントロール電圧と制御されるゲインとの関係を示す特
性図である。
【図４】図１の実施例回路により入力バースト信号が利
得制御される様子を説明するための図である。
得制御される様子を説明するための図である。
【図５】周波数ホッピングを説明するための図である。
【図６】本発明の他の実施例の自動利得制御回路の概略
構成を示すブロック図である。
構成を示すブロック図である。
【図７】図６の実施例回路により入力バースト信号が利
得制御される様子を説明するための図である。
得制御される様子を説明するための図である。
１０・・・・・・・可変ゲインアンプ １１・・・・・・・入力レベル検知回路 １２・・・・・・・Ａ／Ｄ変換器 １３，１５・・・・ＲＯＭ １４・・・・・・・減算回路 １６・・・・・・・Ｄ／Ａ変換器 １７・・・・・・・ＣＰＵ １８・・・・・・・基準レベル設定回路 ２０・・・・・・・ＲＡＭ
Claims (1)
- 【請求項１】 離散的に供給される入力バースト信号の
利得を制御する自動利得制御回路において、 上記入力バースト信号が供給され当該入力バースト信号
の利得を変化させる可変利得手段と、 上記入力バースト信号のレベルを検知する入力レベル検
知手段と、 所定の基準レベルを設定する基準レベル設定手段と、 上記入力レベル検知手段からの上記入力バースト信号の
検知レベルと上記基準レベル設定手段からの基準レベル
との減算を行う減算手段と、 予め設定された複数の利得制御情報を記憶し当該記憶さ
れている複数の利得制御情報の中から上記減算手段の減
算出力に応じた利得制御情報を読み出して出力する利得
制御情報記憶手段とを有し、 上記可変利得手段に次の入力バースト信号が供給された
時に、上記利得制御情報記録手段に記憶されている複数
の利得制御情報の中から先の入力バースト信号に対応す
る上記減算出力に応じた利得制御情報を読み出して当該
可変利得手段を制御することを特徴とする自動利得制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27616491A JPH0590854A (ja) | 1991-09-30 | 1991-09-30 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27616491A JPH0590854A (ja) | 1991-09-30 | 1991-09-30 | 自動利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590854A true JPH0590854A (ja) | 1993-04-09 |
Family
ID=17565631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27616491A Pending JPH0590854A (ja) | 1991-09-30 | 1991-09-30 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590854A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009135784A (ja) * | 2007-11-30 | 2009-06-18 | Ricoh Co Ltd | 無線受信装置 |
-
1991
- 1991-09-30 JP JP27616491A patent/JPH0590854A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009135784A (ja) * | 2007-11-30 | 2009-06-18 | Ricoh Co Ltd | 無線受信装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010710 |