JPH0590854A - 自動利得制御回路 - Google Patents

自動利得制御回路

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JPH0590854A
JPH0590854A JP27616491A JP27616491A JPH0590854A JP H0590854 A JPH0590854 A JP H0590854A JP 27616491 A JP27616491 A JP 27616491A JP 27616491 A JP27616491 A JP 27616491A JP H0590854 A JPH0590854 A JP H0590854A
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JP
Japan
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burst signal
gain control
input
gain
level
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JP27616491A
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Fumiaki Saga
文明 嵯峨
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Abstract

(57)【要約】 【構成】 可変ゲインアンプ10に次の入力バースト信
号IFINが供給されたときには、ROM15から先の入
力バースト信号IFINに基づく入力レベルと基準レベル
との減算出力に応じた利得制御情報が読み出され、この
先の入力バースト信号に基づいて得られた利得制御情報
に基づいて次のバースト信号IFINの利得を可変ゲイン
アンプ10で変化させるようにしている。 【効果】 高速で次のバースト信号の利得制御が可能
で、無信号時であってもノイズのバーストが発生するこ
とはない。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、例えば、いわゆるTD
MA(時分割多元接続)方式等のようなディジタル通信
における離散的なバースト波を受信して得られるバース
ト信号の利得を制御する自動利得制御回路に関するもの
である。
【0002】
【従来の技術】ディジタル通信の方式として、例えばT
DMA(時分割多元接続)方式は、例えば1つの中継器
に対して、多数の局が同一の搬送周波数で時間的に信号
が重ならないように送信し、相互に通信を行う方式であ
る。すなわち、信号の送受信の基本周期となるTDMA
フレーム(一定長の時間)を定め、このフレーム内の割
り当てられた一対の時間位置(タイムスロット)を用い
て相手局と通信を行う。したがって、各局はフレーム内
の割り当てられたタイムスロットに信号を送出し、この
信号が他の信号に衝突しないようにその時間位置制御
(バースト同期制御)を行う必要がある。また、各局か
らの送信バーストが衝突しないように、各局が基準局の
時間基準に従い、送信バーストの時間位置を制御する必
要がある。一般に、このバースト同期制御と送信側にお
ける通信信号の「圧縮」及び受信側における「伸長」が
TDMA通信の大きな特徴である。
【0003】
【発明が解決しようとする課題】ところで、上記TDM
A方式でのディジタル通信のように離散的なバースト波
で通信を行う場合において、受信機で受信されるバース
ト波のレベルは、様々な要因から一定にはならない。
【0004】このため、通常、上記バースト波を受信す
る場合には、その受信したバースト波に対して例えばA
GC回路(自動利得制御回路)等によりゲインの制御が
なされる。
【0005】ところが、例えば上記TDMA方式におけ
る受信されたバースト波のゲインを制御する場合には、
非常に高速な応答特性が要求される。すなわち、上記T
DMA方式の場合の上記自動利得制御(AGC)回路に
おいては、利得制御の動作開始から安定するまでの時間
が0.5msec以下であることが要求される。
【0006】しかし、従来の自動利得制御回路では、こ
のような高速応答を実現することが困難である。
【0007】また、例えば、無信号時(信号が受信され
ていない時)は、当該従来の自動利得制御回路の出力が
フルゲインとなり雑音のバーストが出力されてしまうよ
うになる。
【0008】そこで、本発明は、上述のような実情に鑑
みて提案されたものであり、例えばTDMA方式のディ
ジタル通信のように離散的に到来するバースト波を受信
する際の、バースト波のゲインを高速に制御することが
できると共に、無信号時であってもノイズのバーストが
発生しない自動利得制御回路を提供することを目的とす
るものである。
【0009】
【課題を解決するための手段】本発明の自動利得制御回
路は、上述の目的を達成するために提案されたものであ
り、例えばTDMA方式のディジタル通信のように、離
散的に到来するバースト波を受信して得られる入力バー
スト信号の利得を制御する自動利得制御回路であって、
上記入力バースト信号が供給され当該入力バースト信号
の利得を変化させる(バースト信号自体の利得を変化さ
せる)可変利得手段と、上記入力バースト信号のレベル
を検知する入力レベル検知手段と、上記可変利得手段か
ら出力される出力バースト信号に必要とされるレベルに
対応する所定の基準レベルを設定する基準レベル設定手
段と、上記入力レベル検知手段からの上記入力バースト
信号の検知レベルと上記基準レベル設定手段からの基準
レベルとの減算を行う減算手段と、予め設定された複数
の利得制御情報を記憶し当該記憶されている複数の利得
制御情報の中から上記減算手段の減算出力に応じた利得
制御情報を読み出して出力する利得制御情報記憶手段と
を有し、上記可変利得手段に次の入力バースト信号が供
給された時に、上記利得制御情報記録手段に記憶されて
いる複数の利得制御情報の中から先の入力バースト信号
に対応する上記減算出力に応じた利得制御情報を読み出
して当該可変利得手段を制御するようにしたものであ
る。
【0010】また、本発明の自動利得制御回路では、例
えば上記TDMA方式のディジタル通信において更にい
わゆる周波数ホッピングをかけたような通信方式での、
複数の周波数チャンネルのバースト波を受信して得られ
るバースト信号の利得を制御することも可能である。す
なわち、この場合の本発明の自動利得制御回路は、上記
入力レベル検知手段により上記複数の周波数チャンネル
の各周波数チャンネル毎のバースト信号のレベルを検知
し、上記減算手段により上記基準レベル設定手段からの
基準レベルと上記各周波数チャンネル毎に検知した各検
知レベルとの減算を行う。ここで、この各周波数チャン
ネルに対応して得られた各減算出力を、例えばRAM等
からなる減算出力記憶手段に記憶しておくようにし、R
K算出力記憶手段からは上記可変利得手段に供給され
る入力バースト信号の周波数チャンネルに応じた減算出
力を読み出す。言い換えれば、当該減算出力記憶手段か
らは、先に記憶された各周波数チャンネルに対応する各
入力バースト信号に基づく各減算出力の中から、上記可
変利得手段に現在供給されている(或いは次に供給され
る)入力バースト信号の周波数チャンネルと同じ周波数
チャンネルに対応する減算出力が読み出される。すなわ
ち、上記可変利得手段に入力バースト信号(次の入力バ
ースト信号)が供給された時には、上記減算出力記憶手
段から当該次の入力バースト信号の周波数チャンネルと
同じ周波数チャンネルの先の入力バースト信号に対応す
る減算出力が読み出され、この減算出力に応じて上記利
得制御情報記憶手段から読み出された利得制御情報に基
づいて当該次の入力バースト信号の利得が制御されるよ
うになる。
【0011】
【作用】本発明の自動利得制御回路によれば、可変利得
手段に入力バースト信号が供給されたときには、利得制
御情報記憶手段からの先の入力バースト信号に基づく減
算出力に応じた利得制御情報が読み出され、この先の入
力バースト信号に基づいて得られた利得制御情報により
次のバースト信号の利得を可変利得手段で変化させるよ
うにしている。このため、高速で次のバースト信号の利
得制御が可能となる。
【0012】
【実施例】以下、本発明の自動利得制御回路の実施例を
図面を参照しながら説明する。
【0013】本実施例の自動利得制御回路は、例えばT
DMA方式のディジタル通信のように離散的に到来する
バースト波を受信して得られる入力バースト信号の利得
を制御する自動利得制御回路であって、図1に示すよう
に、上記TDMA方式のディジタル通信におけるバース
ト波をIF帯(中間周波数帯)に変換した入力バースト
信号IFINが供給され当該入力バースト信号IFINの利
得を変化させる(バースト信号自体の利得を変化させ
る)可変利得手段である可変ゲインアンプ10と、上記
入力バースト信号IFINのレベルを検知する入力レベル
検知回路(RSSI)11と、上記可変ゲインアンプ1
0から出力される出力バースト信号IFOUT に必要とさ
れるレベルWLに対応する基準レベルRLを設定する基
準レベル設定回路18と、上記入力レベル検知回路11
からの上記入力バースト信号IFINの検知レベルと上記
基準レベル設定回路18からの基準レベルRLとの減算
を行う減算回路14と、予め設定された複数の利得制御
情報を記憶し当該記憶されている複数の利得制御情報の
中から上記減算回路14の減算出力に応じた利得制御情
報を読み出して出力する利得制御情報記憶手段であるR
OM15とを有し、上記可変ゲインアンプ10に次の入
力バースト信号IFINが供給された時に、上記ROM1
5に記憶されている複数の利得制御情報の中から先の入
力バースト信号IFINに対応する上記減算出力に応じた
利得制御情報を読み出して当該可変ゲインアンプ10を
制御するようにしたものである。
【0014】すなわち、この図1において、入力端子1
には上記TDMA方式のディジタル通信におけるバース
ト波をIF帯(中間周波数帯)に変換した入力バースト
信号IFINが供給されている。この入力バースト信号I
INは、上記可変ゲインアンプ10に送られ、当該可変
ゲインアンプ10により利得が制御されて出力端子2か
ら出力(出力バースト信号IFOUT )される。
【0015】ここで、当該可変ゲインアンプ10は、先
の入力バースト信号IFINのレベルに基づいて上記RO
M15から読み出された利得制御情報に基づいて、次の
入力バースト信号IFINのレベルを制御するようになさ
れている。
【0016】このような可変ゲインアンプ10の制御を
行うため、上記入力端子1に供給された入力バースト信
号IFINは、上記入力レベル検知回路11に供給され
る。当該入力レベル検知回路11では、供給された入力
バースト信号IFINのバーストのレベルが検知される。
この入力レベル検知回路11からの検知レベルは、図2
に示すように入力レベルに応じた電圧値として出力(出
力電圧)されるものであり、この検知レベル(出力電
圧)は、アナログ/ディジタル(A/D)変換器12に
よりn1 ビットのディジタル値に変換される。
【0017】当該A/D変換器12からのディジタル値
は、ROM13に送られる。当該ROM13には予め各
々n2 ビットの複数のレベル情報が記憶されており、し
たがって、当該ROM13からは上記記憶されている複
数のレベル情報の中から上記A/D変換器12のディジ
タル値に応じたレベル情報が出力される。言い換えれ
ば、当該ROM13からは、上記入力レベル検知回路1
1の検知レベルに応じたレベル情報(すなわち検知レベ
ル情報)が読み出される。なお、このようなことから、
上記A/D変換器12とROM13とは、ディジタル的
に入力バースト信号IFINのレベルを検知する回路とし
て機能している。上記ROM13からの検知レベル情報
は上記減算回路14に送られる。
【0018】当該減算回路14には、上記基準レベル設
定回路18からの基準レベル(n2 ビットの基準レベル
情報)RFも供給されている。ここで、当該基準レベル
RFは、当該自動利得制御回路から出力される出力バー
スト信号IFOUT の必要とされるレベル(すなわち、当
該自動利得制御回路の後段に接続される構成において必
要とされるレベル)WLに基づいて予め設定されるもの
である。したがって、上記減算回路14では、上記RO
M13からのn2 ビットの検知レベル情報と上記基準レ
ベル設定回路18からのn2 ビットの基準レベル情報と
の減算が行われることで、当該基準レベルRFと上記検
知レベルとの差が求められることになる。
【0019】この減算回路14からの減算出力(すなわ
ちn2 ビットの上記差の情報)は、上記ROM15に送
られる。当該ROM15は、上述したように、予め設定
された複数の利得制御情報を記憶し当該記憶されている
複数の利得制御情報の中から上記減算回路14の減算出
力に応じたn2 ビットの利得制御情報を読み出して出力
するものである。
【0020】ここで、当該ROM15は、上記可変ゲイ
ンアンプ10に次の入力バースト信号IFINが供給され
た時に、当該ROM15に記憶されている複数の利得制
御情報の中から先の入力バースト信号IFINに対応する
上記減算回路14の減算出力に応じた利得制御情報を読
み出すように制御されるようになっている。このような
当該ROM15の読み出し制御は、中央処理装置(CP
U)17によりなされている。
【0021】すなわち、当該CPU17は、上記可変ゲ
インアンプ10(或いは入力端子1)に入力バースト信
号IFINが供給された時には、上記ROM15から先の
(直前の)バースト信号IFINで求めた減算回路14の
減算出力に応じた利得制御情報を読み出すように上記R
OM15を制御するようになっている。なお、当該CP
U17は、当該ROM15の制御の他に、上記A/D変
換器12,ROM13,減算回路14,上記ROM15
の後段のD/A変換器16等の制御も行っている。
【0022】上記ROM15から読み出された上記先の
入力バースト信号IFINに基づく利得制御情報は、ディ
ジタル/アナログ(D/A)変換器16によりアナログ
値(すなわち電圧値)に変換される。このD/A変換器
16からの電圧値が上記可変ゲインアンプ10へのゲイ
ンコントロール電圧Gとして当該可変ゲインアンプ10
に送られる。なお、上述のようなことから、上記ROM
15とD/A変換器16は上記ゲインコントロール電圧
Gの発生回路として動作している。
【0023】当該可変ゲインアンプ10は、図3に示す
ように、ゲインコントロール電圧Gに応じて供給される
信号(上記先の入力バースト信号に対応する次の入力バ
ースト信号)IFINのゲインを変化させる。当該可変ゲ
インアンプ10の出力が上記出力端子2からの出力バー
スト信号IFOUT となる。
【0024】図4には、本実施例の自動利得制御回路に
より入力バースト信号IFINのゲインが制御される様子
を示している。
【0025】すなわちこの図4に示すように、上記入力
バースト信号IFINの各バーストBSTのレベルは様々
な要因から一定にはなっていないが、上述したように、
可変ゲインアンプ10に次の入力バースト信号IFIN
バーストBSTが供給された時に、先のバースト信号I
INのバーストBSTに基づいて設定される図3に示し
たような上記ゲインコントロール電圧Gを当該可変ゲイ
ンアンプ10に供給することで、当該自動利得制御回路
からは、この自動利得制御回路の後段に接続される構成
に応じて必要とされる上記レベルWLに近いレベルの各
バーストBSTからなる出力バースト信号IFOUT が得
られる。具体的に言うと、例えば、先の入力バースト信
号IFINのレベルが上記基準レベルRLよりも大きい場
合には次の入力バースト信号IFINのレベルが下げら
れ、逆に先の入力バースト信号IFINのレベルが上記基
準レベルRLよりも小さい場合には次の入力バースト信
号IFINのレベルが上げられる。また、先の入力バース
ト信号IFINのレベルが上記基準レベルRLと同じであ
る場合には次の入力バースト信号IFINのレベルは変え
られない。なお、上記ゲインコントロール電圧Gは、実
際には上記D/A変換器16での処理時間分の遅れが存
在する。
【0026】上述したように、本実施例の自動利得制御
回路においては、上記可変ゲインアンプ10に次の入力
バースト信号IFINが供給されたときには、上記ROM
15から先の入力バースト信号IFIN(先のバースト)
に基づく減算出力に応じた利得制御情報が読み出され、
この先の入力バースト信号に基づいて得られた利得制御
情報に基づいて次のバースト信号IFIN(次のバース
ト)の利得を当該可変ゲインアンプ10で変化させるよ
うにしている。このため、高速で次のバースト信号の利
得制御が可能となる。また、上述のようにバーストのみ
ゲインを制御するようになされているため、例えば、無
信号時であってもノイズのバーストが発生することはな
い。
【0027】ところで、本発明の自動利得制御回路で
は、例えば上記TDMA方式のディジタル通信に更にい
わゆる周波数ホッピングをかけたような通信方式での、
複数の周波数チャンネルのバースト波を受信して得られ
るバースト信号の利得を制御することも可能である。
【0028】すなわち、例えば図5に示すように、複数
の周波数チャンネルf1 ,f2 ,・・・,fn-1
n ,fn+1 にわたって周波数ホッピングがかけられた
送信信号(送信バーストBST)を受信し、このRF帯
の信号をIF帯に変換した入力バースト信号IFINが供
給された場合でも、本発明の自動利得制御回路によれ
ば、この各周波数チャンネル毎の入力バースト信号IF
INの利得制御を行うことができる。
【0029】この場合の自動利得制御回路(他の実施例
の回路)は、図6に示すようになる。なお、この図6で
は、前述の図1の構成と同様に動作する構成要素には同
じ指示符号を付している。すなわち、この図6に示す自
動利得制御回路は、上記各周波数チャンネル毎の入力バ
ースト信号IFINが供給され当該各周波数チャンネル毎
の入力バースト信号IFINの利得を変化させる可変ゲイ
ンアンプ10と、上記各周波数チャンネルの入力バース
ト信号IFINのレベルを検知する入力レベル検知回路
(RSSI)11と、前記基準レベルRLを設定する基
準レベル設定回路18と、上記入力レベル検知回路11
からの上記各周波数チャンネル毎の上記入力バースト信
号IFINの検知レベルと上記基準レベル設定回路18か
らの基準レベルRLとの減算を行う減算回路14と、こ
の減算回路14から各周波数チャンネルに対応して得ら
れた各減算出力を記憶する減算出力記憶手段としてのR
AM20と、予め設定された複数の利得制御情報を記憶
し当該記憶されている複数の利得制御情報の中から上記
RAM20から読み出された減算出力に応じた利得制御
情報を読み出して出力するROM15とを有しており、
上記可変ゲインアンプ10に次の入力バースト信号IF
INが供給された時には、上記RAM20から当該次の入
力バースト信号IFINの周波数チャンネルと同じ周波数
チャンネルの先の入力バースト信号IFINに対応する減
算出力を読み出し、この減算出力に応じて上記ROM1
5から読み出された利得制御情報に基づいて、当該可変
ゲインアンプ10で上記次の入力バースト信号IFIN
利得を制御するようにしたものである。
【0030】すなわち、この図6の自動利得制御回路に
おいては、上記入力レベル検知回路11により上記複数
の周波数チャンネルの各周波数チャンネル毎の入力バー
スト信号IFINのレベルを検知し、上記減算回路14に
より上記基準レベル設定回路14からの基準レベルRL
(基準レベル情報)と上記各周波数チャンネル毎に検知
した各検知レベル(各検知レベル情報)との減算を行
う。この各周波数チャンネルに対応して得られた各減算
出力を、上記RAM20に記憶しておくようにし、当該
RAM20からは上記可変ゲインアンプ10に供給され
る入力バースト信号の周波数チャンネルに応じた減算出
力を読み出す。言い換えれば、当該RAM20からは、
先に記憶された各周波数チャンネルに対応する各入力バ
ースト信号IFIN(先のバースト信号)に基づく各減算
出力の中から、上記可変ゲインアンプ10に現在供給さ
れている入力バースト信号IFIN(次のバースト信号)
の周波数チャンネルと同じ周波数チャンネルに対応する
減算出力が読み出される。これにより、上記可変ゲイン
アンプ10次の入力バースト信号IFINが供給された時
には、上述のように、上記RAM20から当該次の入力
バースト信号IFINの周波数チャンネルと同じ周波数チ
ャンネルの先の入力バースト信号に対応する減算出力が
読み出され、この減算出力に応じて上記ROM15から
読み出された利得制御情報に基づいて、上記可変ゲイン
アンプ10で上記次の入力バースト信号IFINの利得が
制御されるようになる。
【0031】なお、上記RAM20の上述したような各
周波数チャンネル毎の減算出力の書き込み、及び、次の
入力バースト信号IFINが供給された時に当該次の入力
バースト信号IFINの周波数チャンネルに応じた周波数
チャンネルの上記先の入力バースト信号IFINに対応す
る減算出力の読み出し等の制御も、上記CPU17によ
り行われる。
【0032】図7には、上記図6の構成により各周波数
チャンネル毎の入力バースト信号IFINのゲインが制御
される様子を示している。
【0033】すなわちこの図7に示すように、上記各周
波数チャンネルf1,f2 ,・・・,fn-1 ,fn ,f
n+1 毎の入力バースト信号IFINの各バーストBSTの
レベルは様々な要因から一定にはなっていないが、上述
したように、可変ゲインアンプ10に同一の周波数チャ
ンネルの次の入力バースト信号IFINのバーストBST
が供給された時に、同じ周波数チャンネルの先のバース
ト信号IFINのバーストBSTに基づいて設定された上
記ゲインコントロール電圧Gを当該可変ゲインアンプ1
0に供給することで、当該自動利得制御回路からは、こ
の自動利得制御回路の後段に接続される構成に応じて必
要とされる上記レベルWLに近いレベルの各バーストB
STからなる各周波数チャンネル毎の出力バースト信号
IFOUT が得られる。
【0034】上述したようなことから、他の実施例の自
動利得制御回路においても、高速で次のバースト信号の
利得制御が可能となり、また、例えば無信号時であって
もノイズのバーストが発生することはないと共に、周波
数ホッピングのかかった入力バースト信号であっても、
利得の制御が可能となっている。
【0035】
【発明の効果】上述のように、本発明の自動利得制御回
路においては、入力バースト信号のレベルを検知し、こ
の入力バースト信号の検知レベルと基準レベルとの減算
を行い、先の入力バースト信号に対応する減算出力に応
じた利得制御情報に基づいて次の入力バースト信号の利
得を制御するようにしたことにより、高速で次のバース
ト信号の利得制御が可能となり、また、例えば無信号時
であってもノイズのバーストが発生することはない。更
に、本発明の自動利得制御回路によれば、周波数ホッピ
ングのかかった入力バースト信号であっても、利得の制
御が可能となっている。
【図面の簡単な説明】
【図1】本発明実施例の自動利得制御回路の概略構成を
示すブロック図である。
【図2】実施例の入力レベル検知回路での検知レベル
(入力レベル)と出力電圧との関係を示す特性図であ
る。
【図3】実施例の可変ゲインアンプに供給されるゲイン
コントロール電圧と制御されるゲインとの関係を示す特
性図である。
【図4】図1の実施例回路により入力バースト信号が利
得制御される様子を説明するための図である。
【図5】周波数ホッピングを説明するための図である。
【図6】本発明の他の実施例の自動利得制御回路の概略
構成を示すブロック図である。
【図7】図6の実施例回路により入力バースト信号が利
得制御される様子を説明するための図である。
【符号の説明】
10・・・・・・・可変ゲインアンプ 11・・・・・・・入力レベル検知回路 12・・・・・・・A/D変換器 13,15・・・・ROM 14・・・・・・・減算回路 16・・・・・・・D/A変換器 17・・・・・・・CPU 18・・・・・・・基準レベル設定回路 20・・・・・・・RAM

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 離散的に供給される入力バースト信号の
    利得を制御する自動利得制御回路において、 上記入力バースト信号が供給され当該入力バースト信号
    の利得を変化させる可変利得手段と、 上記入力バースト信号のレベルを検知する入力レベル検
    知手段と、 所定の基準レベルを設定する基準レベル設定手段と、 上記入力レベル検知手段からの上記入力バースト信号の
    検知レベルと上記基準レベル設定手段からの基準レベル
    との減算を行う減算手段と、 予め設定された複数の利得制御情報を記憶し当該記憶さ
    れている複数の利得制御情報の中から上記減算手段の減
    算出力に応じた利得制御情報を読み出して出力する利得
    制御情報記憶手段とを有し、 上記可変利得手段に次の入力バースト信号が供給された
    時に、上記利得制御情報記録手段に記憶されている複数
    の利得制御情報の中から先の入力バースト信号に対応す
    る上記減算出力に応じた利得制御情報を読み出して当該
    可変利得手段を制御することを特徴とする自動利得制御
    回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009135784A (ja) * 2007-11-30 2009-06-18 Ricoh Co Ltd 無線受信装置

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Publication number Priority date Publication date Assignee Title
JP2009135784A (ja) * 2007-11-30 2009-06-18 Ricoh Co Ltd 無線受信装置

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