JPH0585992B2 - - Google Patents
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- JPH0585992B2 JPH0585992B2 JP60159994A JP15999485A JPH0585992B2 JP H0585992 B2 JPH0585992 B2 JP H0585992B2 JP 60159994 A JP60159994 A JP 60159994A JP 15999485 A JP15999485 A JP 15999485A JP H0585992 B2 JPH0585992 B2 JP H0585992B2
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- Japan
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- switching transistor
- terminal
- transistor
- voltage
- word line
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- 239000003990 capacitor Substances 0.000 claims abstract description 12
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- 238000000034 method Methods 0.000 description 10
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- 239000004020 conductor Substances 0.000 description 3
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、相補性回路技術で構成されたランダ
ムアクセス・ダイナミツク半導体メモリ用集積回
路に関する。
ムアクセス・ダイナミツク半導体メモリ用集積回
路に関する。
メモリセルが第１のチヤネル形式の選択トラン
ジスタを介して対応付けられているビツト線と接
続されており、選択トランジスタの選択がそれぞ
れ第２のチヤネル形式のスイツチングトランジス
タを介してデコーダの出力端から駆動され得るワ
ード線により行われるランダムアクセス・ダイナ
ミツク半導体メモリ用集積回路は、たとえば米国
電気電子学会論文集電子デバイス編（IEEE
Transaction on Electron Devices）、第ED−29
巻、第４号、1982年４月、第714〜718頁、特に第
２図から公知である。この回路ではｐチヤネル−
選択トランジスタおよびｎチヤネル−選択トラン
ジスタを介してワード線がそれぞれ選択されない
状態から選択された状態へ切り換えられる。その
ために必要なワード線キヤパシタンスの充放電は
確かにｎチヤネル−選択トランジスタの場合より
も迅速に行われるが、１つのアドレス指定された
メモリセルのメモリコンデンサが１つのｐチヤネ
ル−選択トランジスタおよび１つのｎチヤネル−
選択トランジスタを介して、選択トランジスタの
しきい電圧に相当する１つの電位までしか放電さ
れ得ない。メモリコンデンサにおける電圧のそれ
以上の下降は選択トランジスタの阻止により妨げ
られる。従つて、供給電圧および基準電位により
与えられる全電圧幅がデイジタル信号の記憶のた
めに利用され得ない。
ジスタを介して対応付けられているビツト線と接
続されており、選択トランジスタの選択がそれぞ
れ第２のチヤネル形式のスイツチングトランジス
タを介してデコーダの出力端から駆動され得るワ
ード線により行われるランダムアクセス・ダイナ
ミツク半導体メモリ用集積回路は、たとえば米国
電気電子学会論文集電子デバイス編（IEEE
Transaction on Electron Devices）、第ED−29
巻、第４号、1982年４月、第714〜718頁、特に第
２図から公知である。この回路ではｐチヤネル−
選択トランジスタおよびｎチヤネル−選択トラン
ジスタを介してワード線がそれぞれ選択されない
状態から選択された状態へ切り換えられる。その
ために必要なワード線キヤパシタンスの充放電は
確かにｎチヤネル−選択トランジスタの場合より
も迅速に行われるが、１つのアドレス指定された
メモリセルのメモリコンデンサが１つのｐチヤネ
ル−選択トランジスタおよび１つのｎチヤネル−
選択トランジスタを介して、選択トランジスタの
しきい電圧に相当する１つの電位までしか放電さ
れ得ない。メモリコンデンサにおける電圧のそれ
以上の下降は選択トランジスタの阻止により妨げ
られる。従つて、供給電圧および基準電位により
与えられる全電圧幅がデイジタル信号の記憶のた
めに利用され得ない。
本発明の目的は、冒頭に記載した種類の集積回
路を上記の欠点が生じないように構成することで
ある。
路を上記の欠点が生じないように構成することで
ある。
この目的は、本発明によれば、特許請求の範囲
第１項記載の集積回路により達成される。
第１項記載の集積回路により達成される。
本発明の好ましい実施態様は特許請求の範囲第
２項ないし第５項にあげられている。
２項ないし第５項にあげられている。
本発明により得られる利点は特に、供給電圧お
よび基準電位によりビツト線を介してメモリセル
に供給可能な全電圧幅がデイジタル信号の記憶の
ために利用されるように、選択された状態で支配
的な電位と選択されない状態で支配的な電位との
間の大きな電位差がワード線上に得られることで
ある。
よび基準電位によりビツト線を介してメモリセル
に供給可能な全電圧幅がデイジタル信号の記憶の
ために利用されるように、選択された状態で支配
的な電位と選択されない状態で支配的な電位との
間の大きな電位差がワード線上に得られることで
ある。
以下、図面に示されている実施例により本発明
を一層詳細に説明する。
を一層詳細に説明する。
第１図にはランダムアクセス・ダイナミツク半
導体メモリ（DRAM）がＺで示されている。こ
のメモリは１つのｐチヤネル・選択トランジスタ
Ｔ１および１つのメモリコンデンサＣ１を含んで
いる。これらは互いに直列に接続されて、１つの
ビツト線BLの端子１と基準電位に接続されてい
る端子２との間に接続されている。メモリセルＺ
のアドレス指定のために、選択トランジスタＴ１
のゲートと接続されている１つのワード線３が用
いられている。ワード線３の選択されない状態で
は、ワード線３は供給電圧VDDに相当する１つの
電圧レベルにあり、他方においてメモリコンデン
サＣ１が導通状態の選択トランジスタＴ１を介し
てビツト線BLに接続されている選択された状態
では、ワード線３は低い電位におかれる。電位に
よるワード線３の駆動は１つのデコーダＤの出力
端４を介して行われる。このデコーダＤは１つの
第１の技路５内に１つのｐチヤネル−トランジス
タＴ２を、またｎ個の第２の枝路６１ないし６ｎ
内にそれぞれ１つのｎチヤネル−トランジスタＴ
３１ないしＴ３ｎを有する。技路５は供給電圧
VDDに接続されている端子６と出力端４との間に
接続されており、他方において技路６１ないし６
ｎはそれぞれ出力端４と回路の基準電位との間に
接続されている。
導体メモリ（DRAM）がＺで示されている。こ
のメモリは１つのｐチヤネル・選択トランジスタ
Ｔ１および１つのメモリコンデンサＣ１を含んで
いる。これらは互いに直列に接続されて、１つの
ビツト線BLの端子１と基準電位に接続されてい
る端子２との間に接続されている。メモリセルＺ
のアドレス指定のために、選択トランジスタＴ１
のゲートと接続されている１つのワード線３が用
いられている。ワード線３の選択されない状態で
は、ワード線３は供給電圧VDDに相当する１つの
電圧レベルにあり、他方においてメモリコンデン
サＣ１が導通状態の選択トランジスタＴ１を介し
てビツト線BLに接続されている選択された状態
では、ワード線３は低い電位におかれる。電位に
よるワード線３の駆動は１つのデコーダＤの出力
端４を介して行われる。このデコーダＤは１つの
第１の技路５内に１つのｐチヤネル−トランジス
タＴ２を、またｎ個の第２の枝路６１ないし６ｎ
内にそれぞれ１つのｎチヤネル−トランジスタＴ
３１ないしＴ３ｎを有する。技路５は供給電圧
VDDに接続されている端子６と出力端４との間に
接続されており、他方において技路６１ないし６
ｎはそれぞれ出力端４と回路の基準電位との間に
接続されている。
デコーダＤの出力端４は１つのｎチヤネル−ト
ランジスタＴ５のゲートと接続されており、この
トランジスタＴ５を介してワード線３が１つの端
子７に導かれている。出力端４とトランジスタＴ
５のゲートとの間の接続路に１つのｐチヤネル−
トランジスタＴ６が挿入されており、そのゲート
は基準電位に接続されている。トランジスタＴ５
のゲートはキヤパシタンスＣを介して端子７と接
続されている。端子６とワード線３との間に接続
されている１つのｐチヤネル−トランジスタＴ８
は１つのゲート端子８と接続されている。最後
に、ワード線３の導線キヤパシタンスは１つのキ
ヤパシタンスCwLにより示されており、その接続
線は破線で示されている。
ランジスタＴ５のゲートと接続されており、この
トランジスタＴ５を介してワード線３が１つの端
子７に導かれている。出力端４とトランジスタＴ
５のゲートとの間の接続路に１つのｐチヤネル−
トランジスタＴ６が挿入されており、そのゲート
は基準電位に接続されている。トランジスタＴ５
のゲートはキヤパシタンスＣを介して端子７と接
続されている。端子６とワード線３との間に接続
されている１つのｐチヤネル−トランジスタＴ８
は１つのゲート端子８と接続されている。最後
に、ワード線３の導線キヤパシタンスは１つのキ
ヤパシタンスCwLにより示されており、その接続
線は破線で示されている。
アドレス指定過程の前にワード線３は導通状態
のトランジスタＴ８を介して供給電圧VDDと接続
される。そのためにゲート端子８に0Vの電圧
WA８（第２図）が供給される。アドレス指定過
程の開始時に、すなわち時点ｔ１で、トランジス
タＴ２のゲート端子１０に与えられている電圧
PREが0VからVDDに高められ、それにより、時
点ｔ１以前にトランジスタＴ２の導通状態でVDD
まで充電していた出力端４がトランジスタＴ２の
阻止によりVDDから切り離される。出力端４はそ
の後、電圧PREがVDDにある間は、“フローテイ
ング”の状態にある。時点ｔ２でｎ個のアドレス
信号A0ないしＡ（ｎ−１）は相応のトランジスタ
Ｔ３１ないしＴ３ｎのゲート端子に与えられ、こ
のことは第２図中に参照符号１１を付されている
Aiの経過で示されており、すべてのトランジスタ
Ｔ３１ないしＴ３ｎは阻止状態（ワード線３の選
択）にとどまる。このことは、出力端４がアドレ
ス指定過程中はほとんど放電しないことを意味す
る。その際にワード線３は全アドレス指定過程中
に、後で一層詳細に説明するように、１つの低い
電位まで放電される。ワード線３に接続されてい
るメモリセル、たとえばＺ、の選択トランジス
タ、たとえばＴ１、は導通状態となり、メモリコ
ンデンサ、たとえばＣ１、を付属のビツト線BL
に接続する（メモリセルのアドレス指定）。
のトランジスタＴ８を介して供給電圧VDDと接続
される。そのためにゲート端子８に0Vの電圧
WA８（第２図）が供給される。アドレス指定過
程の開始時に、すなわち時点ｔ１で、トランジス
タＴ２のゲート端子１０に与えられている電圧
PREが0VからVDDに高められ、それにより、時
点ｔ１以前にトランジスタＴ２の導通状態でVDD
まで充電していた出力端４がトランジスタＴ２の
阻止によりVDDから切り離される。出力端４はそ
の後、電圧PREがVDDにある間は、“フローテイ
ング”の状態にある。時点ｔ２でｎ個のアドレス
信号A0ないしＡ（ｎ−１）は相応のトランジスタ
Ｔ３１ないしＴ３ｎのゲート端子に与えられ、こ
のことは第２図中に参照符号１１を付されている
Aiの経過で示されており、すべてのトランジスタ
Ｔ３１ないしＴ３ｎは阻止状態（ワード線３の選
択）にとどまる。このことは、出力端４がアドレ
ス指定過程中はほとんど放電しないことを意味す
る。その際にワード線３は全アドレス指定過程中
に、後で一層詳細に説明するように、１つの低い
電位まで放電される。ワード線３に接続されてい
るメモリセル、たとえばＺ、の選択トランジス
タ、たとえばＴ１、は導通状態となり、メモリコ
ンデンサ、たとえばＣ１、を付属のビツト線BL
に接続する（メモリセルのアドレス指定）。
他方、アドレス信号A0ないしＡ（ｎ−１）の少
なくとも１つが、第２図中のAiの破線の経過１２
により示されているように、VDDの値をとるなら
ば、出力端４は0Vまで放電し、このことはワー
ド線３が全アドレス指定過程中にほぼVDDに保た
れることに通ずる。これはワード線３の選択され
ない状態に相当し、その際にワード線３に接続さ
れているメモリセル、たとえばＺ，はアドレス指
定されていない。
なくとも１つが、第２図中のAiの破線の経過１２
により示されているように、VDDの値をとるなら
ば、出力端４は0Vまで放電し、このことはワー
ド線３が全アドレス指定過程中にほぼVDDに保た
れることに通ずる。これはワード線３の選択され
ない状態に相当し、その際にワード線３に接続さ
れているメモリセル、たとえばＺ，はアドレス指
定されていない。
時点ｔ２以後にデコーダＤの出力端４に生ずる
電位に関係しての電位によるワード線３の駆動に
ついて以下に詳細に説明する。時点ｔ３で開始す
るVDDまでの電圧WA８の上昇はトランジスタＴ
８を阻止し、それによりワード線３は端子６から
切り離され、また“フローテイング”の状態に達
する。端子７には、上側値VDDとたとえば−2Vの
下側値との間を交番する１つの駆動電圧WA７が
与えられる。時点ｔ３以前には電圧WA７は上側
値VDDを有し、他方時点ｔ３以後は−2Vまでの下
降が始まる。出力端４がアドレス指定過程中に
VDDに相当する電位にとどまる（ワード線３の選
択）と仮定すると、トランジスタＴ５は、そのゲ
ートがVDDにより駆動されている状態にとどまる
ので、−2Vへの電圧WA７の下降の際に導通状態
となる。ワード線３はいまトランジスタＴ５およ
び端子７を介して−2Vの一定電圧を供給される
ので、コンデンサCwLにおける充電電圧は、ワー
ド線３上の電圧の経過WLにより示されているよ
うに、VDDから−2Vへ切り換わる。その結果とし
て、選択トランジスタＴ１とメモリコンデンサＣ
１との接続点１３がVDDに相当する１つの電位に
ある時だけでなく接続点１３が0Vに放電してい
る時にも、メモリコンデンサＣ１と0Vに接続さ
れているビツト線BLとの間の導通接続を選択ト
ランジスタＴ１が維持するかぎり、選択トランジ
スタＴ１は導通状態に制御される。
電位に関係しての電位によるワード線３の駆動に
ついて以下に詳細に説明する。時点ｔ３で開始す
るVDDまでの電圧WA８の上昇はトランジスタＴ
８を阻止し、それによりワード線３は端子６から
切り離され、また“フローテイング”の状態に達
する。端子７には、上側値VDDとたとえば−2Vの
下側値との間を交番する１つの駆動電圧WA７が
与えられる。時点ｔ３以前には電圧WA７は上側
値VDDを有し、他方時点ｔ３以後は−2Vまでの下
降が始まる。出力端４がアドレス指定過程中に
VDDに相当する電位にとどまる（ワード線３の選
択）と仮定すると、トランジスタＴ５は、そのゲ
ートがVDDにより駆動されている状態にとどまる
ので、−2Vへの電圧WA７の下降の際に導通状態
となる。ワード線３はいまトランジスタＴ５およ
び端子７を介して−2Vの一定電圧を供給される
ので、コンデンサCwLにおける充電電圧は、ワー
ド線３上の電圧の経過WLにより示されているよ
うに、VDDから−2Vへ切り換わる。その結果とし
て、選択トランジスタＴ１とメモリコンデンサＣ
１との接続点１３がVDDに相当する１つの電位に
ある時だけでなく接続点１３が0Vに放電してい
る時にも、メモリコンデンサＣ１と0Vに接続さ
れているビツト線BLとの間の導通接続を選択ト
ランジスタＴ１が維持するかぎり、選択トランジ
スタＴ１は導通状態に制御される。
こうして、0Vに接続されているビツト線BLが
トランジスタＴ１を介して接続点１３に接続され
るならば、予めVDDに充電されたメモリキヤパシ
タンスＣ１を0Vまで放電させることができる。
選択された状態でワード線３が0Vまでしか下げ
られないこの形式の回路では、接続点１３におけ
るメモリコンデンサＣ１の相応の充放電の際に、
トランジスタＴ１のしきい電圧の値、すなわちた
とえば1.5Vに相当す残留電圧が残留する。
トランジスタＴ１を介して接続点１３に接続され
るならば、予めVDDに充電されたメモリキヤパシ
タンスＣ１を0Vまで放電させることができる。
選択された状態でワード線３が0Vまでしか下げ
られないこの形式の回路では、接続点１３におけ
るメモリコンデンサＣ１の相応の充放電の際に、
トランジスタＴ１のしきい電圧の値、すなわちた
とえば1.5Vに相当す残留電圧が残留する。
ワード線３の考察している選択された状態で
は、トランジスタＴ６は、出力端４に電圧VDDが
与えられており且つそのゲートが基準電位に接続
されているので導通している。時点ｔ４でアドレ
ス指定過程は終了される。この時点で駆動電圧
WA７が再びVDDまで高められるので、トランジ
スタＴ５は阻止し、他方電圧WA８が0Vまで下
げられるので、ワード線３上の電圧WLは導通状
態のトランジスタＴ８を介してVDDまで高められ
る（第２図）。
は、トランジスタＴ６は、出力端４に電圧VDDが
与えられており且つそのゲートが基準電位に接続
されているので導通している。時点ｔ４でアドレ
ス指定過程は終了される。この時点で駆動電圧
WA７が再びVDDまで高められるので、トランジ
スタＴ５は阻止し、他方電圧WA８が0Vまで下
げられるので、ワード線３上の電圧WLは導通状
態のトランジスタＴ８を介してVDDまで高められ
る（第２図）。
デコーダＤの出力端４がワード線３の非選択
（Aiの経過１２）の際に時点ｔ２後に少なくとも
１つの導通状態に切り換えられているトランジス
タＴ３１ないしＴ３ｎを介して0Vまで放電する
ならば、トランジスタＴ５は電圧WA７の低下中
に時点ｔ３後は阻止状態にとどまる。たとい電圧
WA７が−2Vの下側電圧値に到達しても、キヤ
パシタンスＣを介して相応の電圧低下がトランジ
スタＴ５のゲートに伝達され、従つてトランジス
タＴ５はこの場合にも確実に阻止される。トラン
ジスタＴ６はこの電圧低下の生起の際に阻止する
ので、トランジスタＴ５のゲートは１個または複
数個の導通状態のトランジスタＴ３１ないしＴ３
ｎを介して0Vまで高められない（このことはト
ランジスタＴ５が再び導通することに通じ得る）。
ワード線３上の電圧WLはこの場合に全アドレス
指定過程中に前記の“フローテイング”の状態
に、詳細には第２図中に電圧WLの破線の経過１
４により示されているようにVDDのレベルにとど
まる。時点ｔ４でアドレス指定過程は再び終了さ
れ、これはVDDまでの駆動電圧WA７の上昇およ
び0Vまでの電圧WA８の下降により行われる。
それによつてワード線３は導通状態のトランジス
タＴ８を介して供給電圧VDDと接続され、他方ト
ランジスタＴ５の阻止状態には変化を生じない。
（Aiの経過１２）の際に時点ｔ２後に少なくとも
１つの導通状態に切り換えられているトランジス
タＴ３１ないしＴ３ｎを介して0Vまで放電する
ならば、トランジスタＴ５は電圧WA７の低下中
に時点ｔ３後は阻止状態にとどまる。たとい電圧
WA７が−2Vの下側電圧値に到達しても、キヤ
パシタンスＣを介して相応の電圧低下がトランジ
スタＴ５のゲートに伝達され、従つてトランジス
タＴ５はこの場合にも確実に阻止される。トラン
ジスタＴ６はこの電圧低下の生起の際に阻止する
ので、トランジスタＴ５のゲートは１個または複
数個の導通状態のトランジスタＴ３１ないしＴ３
ｎを介して0Vまで高められない（このことはト
ランジスタＴ５が再び導通することに通じ得る）。
ワード線３上の電圧WLはこの場合に全アドレス
指定過程中に前記の“フローテイング”の状態
に、詳細には第２図中に電圧WLの破線の経過１
４により示されているようにVDDのレベルにとど
まる。時点ｔ４でアドレス指定過程は再び終了さ
れ、これはVDDまでの駆動電圧WA７の上昇およ
び0Vまでの電圧WA８の下降により行われる。
それによつてワード線３は導通状態のトランジス
タＴ８を介して供給電圧VDDと接続され、他方ト
ランジスタＴ５の阻止状態には変化を生じない。
本発明の１つの好ましい実施態様では、ワード
線３は１つのｐチヤネル−トランジスタＴ４を介
して端子６と接続されており、その際にトランジ
スタＴ４のゲートはデコーダＤの出力端４に接続
されている。トランジスタＴ４の出力導線は第１
図中に破線で示されている。トランジスタＴ４に
より、出力端４が0Vに下げられる非選択状態で、
導通状態のトランジスタＴ４を介してワード線３
が供給電圧VDDと接続されているようにすること
ができるので、ワード線の“フローテイング”の
上記の状態が１つの一定の電位への接続により置
換されている。この実施態様の利点は、擾乱電圧
のカツプル・インがワード線３の望ましくない選
択に通じ得ないことである。
線３は１つのｐチヤネル−トランジスタＴ４を介
して端子６と接続されており、その際にトランジ
スタＴ４のゲートはデコーダＤの出力端４に接続
されている。トランジスタＴ４の出力導線は第１
図中に破線で示されている。トランジスタＴ４に
より、出力端４が0Vに下げられる非選択状態で、
導通状態のトランジスタＴ４を介してワード線３
が供給電圧VDDと接続されているようにすること
ができるので、ワード線の“フローテイング”の
上記の状態が１つの一定の電位への接続により置
換されている。この実施態様の利点は、擾乱電圧
のカツプル・インがワード線３の望ましくない選
択に通じ得ないことである。
本発明の他の実施態様によれば、１つのｐチヤ
ネル−トランジスタＴ７が端子６とデコーダＤの
出力端４との間に接続されており、そのゲートが
ワード線３と接続されている。トランジスタＴ７
は、電位が−2Vまで下げられているワード線の
選択された状態で導通し、またVDDを出力端４
に、従つてまたトランジスタＴ５のゲートに接続
する。それによつて、出力端４がワード線３の長
く持続する選択の際に漏洩電流により放電するお
それが防止される。
ネル−トランジスタＴ７が端子６とデコーダＤの
出力端４との間に接続されており、そのゲートが
ワード線３と接続されている。トランジスタＴ７
は、電位が−2Vまで下げられているワード線の
選択された状態で導通し、またVDDを出力端４
に、従つてまたトランジスタＴ５のゲートに接続
する。それによつて、出力端４がワード線３の長
く持続する選択の際に漏洩電流により放電するお
それが防止される。
本発明による回路において、デコーダＤの出力
端４を１つのｎチヤネル−トランジスタＴ９を介
して基準電位と接続することも目的にかなつてい
る。その際、トランジスタＴ９のゲート端子９は
第２図中に示されている電圧V9を与えられてい
る。電圧V9が電圧WA７の立上りの開始以前に、
すなわち時点ｔ４以前に0Vから値VDDまで高めら
れると、トランジスタＴ９が導通し、この立上り
に相当する出力端４またはトランジスタＴ５のゲ
ートにおける電圧上昇がVDDの値を越えることを
妨げる。もしこのような電圧上昇が生ずれば、回
路内の望ましくない電流経路が形成され、従つて
またその熱的過負荷が生じる可能性がある。
端４を１つのｎチヤネル−トランジスタＴ９を介
して基準電位と接続することも目的にかなつてい
る。その際、トランジスタＴ９のゲート端子９は
第２図中に示されている電圧V9を与えられてい
る。電圧V9が電圧WA７の立上りの開始以前に、
すなわち時点ｔ４以前に0Vから値VDDまで高めら
れると、トランジスタＴ９が導通し、この立上り
に相当する出力端４またはトランジスタＴ５のゲ
ートにおける電圧上昇がVDDの値を越えることを
妨げる。もしこのような電圧上昇が生ずれば、回
路内の望ましくない電流経路が形成され、従つて
またその熱的過負荷が生じる可能性がある。
本発明の前記の実施態様とならんで、他の実施
態様では、一方のチヤネル形式のトランジスタが
他方のチヤネル形式のトランジスタにより置換さ
れており、その際に前記の電圧または電圧値の代
わりにそれぞれ反対の極性の電圧が使用されてい
る。前記のメモリセルＺはｐチヤネル−選択トラ
ンジスタＴ１を含めて、それぞれ１つのｐ導電型
の半導体基板の個々に対応付けられているｎ導電
型の凹んだ部分領域内に位置しており、その上に
メモリが構成されているが、それとは異なるメモ
リセルがｎチヤネル−選択トランジスタにより構
成され、１つのｎ導電型の半導体基板のｐ導電型
の凹んだ部分領域内に設けられていてもよい。
態様では、一方のチヤネル形式のトランジスタが
他方のチヤネル形式のトランジスタにより置換さ
れており、その際に前記の電圧または電圧値の代
わりにそれぞれ反対の極性の電圧が使用されてい
る。前記のメモリセルＺはｐチヤネル−選択トラ
ンジスタＴ１を含めて、それぞれ１つのｐ導電型
の半導体基板の個々に対応付けられているｎ導電
型の凹んだ部分領域内に位置しており、その上に
メモリが構成されているが、それとは異なるメモ
リセルがｎチヤネル−選択トランジスタにより構
成され、１つのｎ導電型の半導体基板のｐ導電型
の凹んだ部分領域内に設けられていてもよい。
第１図は本発明の好ましい実施例の回路図、第
２図は第１図を説明するため種々の電圧の時間的
経過を示す波形図である。 １……ビツト線端子、２……基準電位端子、３
……ワード線、４……デコーダ出力端、５……枝
路、６……供給電圧端子、７……端子、８，１０
……ゲート端子、１３……節点、Ai……アドレス
指定信号、BL……ビツト線、Ｃ……キヤパシタ
ンス、Ｃ１……メモリコンデンサ、CwL……導線
キヤパシタンス、Ｄ……デコーダ、Ｔ１〜Ｔ９…
…トランジスタ、VDD……供給電圧、WA７，
WA８……駆動電圧、Ｚ……メモリセル。
２図は第１図を説明するため種々の電圧の時間的
経過を示す波形図である。 １……ビツト線端子、２……基準電位端子、３
……ワード線、４……デコーダ出力端、５……枝
路、６……供給電圧端子、７……端子、８，１０
……ゲート端子、１３……節点、Ai……アドレス
指定信号、BL……ビツト線、Ｃ……キヤパシタ
ンス、Ｃ１……メモリコンデンサ、CwL……導線
キヤパシタンス、Ｄ……デコーダ、Ｔ１〜Ｔ９…
…トランジスタ、VDD……供給電圧、WA７，
WA８……駆動電圧、Ｚ……メモリセル。
Claims (1)
- 【特許請求の範囲】 １ メモリセルが第１のチヤネル形式の選択トラ
ンジスタを介して対応付けられているビツト線と
接続されており、選択トランジスタの選択がそれ
ぞれ第２のチヤネル形式の第１のスイツチングト
ランジスタを介してデコーダの出力端から駆動さ
れ得るワード線により行われる相補性回路技術で
構成されたランダムアクセス・ダイナミツク半導
体メモリ用の集積回路において、ワード線３が第
１のスイツチングトランジスタＴ５を介して第１
の端子７と接続されており、この端子に極性が異
なる２つの電圧値の間を交番する１つの駆動電圧
WA７が与えられており、この駆動電圧WA７
は、メモリセルのアドレス指定のための時間間隔
ｔ１〜ｔ４内で、選択トランジスタを介してビツ
ト線と接続されているメモリコンデンサが基準電
位まで放電しているとき選択トランジスタそのも
のはなお導通しているように設定されており、ま
た第１のスイツチングトランジスタＴ５のゲート
が１つのキヤパシタンスＣを介して第１の端子７
と、またゲートで基準電位に接続されている第２
のスイツチングトランジスタＴ６を介してデコー
ダＤの出力端４と接続されていることを特徴とす
るダイナミツク半導体メモリ用集積回路。 ２ ワード線３がデコーダＤの出力端４から駆動
可能な第１のチヤネル形式の第３のスイツチング
トランジスタＴ４を介して供給電位を与えられる
第２の端子６と接続されていることを特徴とする
特許請求の範囲第１項記載の集積回路。 ３ デコーダＤの出力端４が第１のチヤネル形式
の第４のスイツチングトランジスタＴ７を介して
第２の端子６と接続されており、第４のスイツチ
ングトランジスタＴ７のゲートがワード線３に接
続されていることを特徴とする特許請求の範囲第
１項または第２項記載の集積回路。 ４ ワード線３が第１のチヤネル形式の第５のス
イツチングトランジスタＴ８を介して第２の端子
６と接続されており、第５のスイツチングトラン
ジスタＴ８のゲートが、それぞれ交番する駆動電
圧WA７が両電圧値の一方を占める時間区分ｔ３
〜ｔ４内で第５のスイツチングトランジスタＴ８
を阻止する１つの電圧WA８を与えられているこ
とを特徴とする特許請求の範囲第２項または第３
項記載の集積回路。 ５ デコーダＤの出力端４が第２のチヤネル形式
の第６のスイツチングトランジスタＴ９を介し
て、基準電位に接続されている端子に接続されて
おり、第６のスイツチングトランジスタＴ９のゲ
ートが、交番する駆動電圧WA７の縁と時間的に
合致するクロツクパルスＶ９を与えられているこ
とを特徴とする特許請求の範囲第１項ないし第４
項のいずれか１項に記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3427454.5 | 1984-07-25 | ||
| DE19843427454 DE3427454A1 (de) | 1984-07-25 | 1984-07-25 | Integrierte schaltung fuer einen in komplementaerer schaltungstechnik aufgebauten dynamischen halbleiterspeicher |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6139993A JPS6139993A (ja) | 1986-02-26 |
| JPH0585992B2 true JPH0585992B2 (ja) | 1993-12-09 |
Family
ID=6241554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15999485A Granted JPS6139993A (ja) | 1984-07-25 | 1985-07-19 | ダイナミツク半導体メモリ用集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4763301A (ja) |
| EP (1) | EP0169452B1 (ja) |
| JP (1) | JPS6139993A (ja) |
| AT (1) | ATE64229T1 (ja) |
| DE (2) | DE3427454A1 (ja) |
| HK (1) | HK28393A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238592A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | 相補型メモリの行選択線駆動回路 |
| US5051959A (en) * | 1985-08-14 | 1991-09-24 | Fujitsu Limited | Complementary semiconductor memory device including cell access transistor and word line driving transistor having channels of different conductivity type |
| US5185721A (en) * | 1988-10-31 | 1993-02-09 | Texas Instruments Incorporated | Charge-retaining signal boosting circuit and method |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2443490A1 (de) * | 1974-09-11 | 1976-03-25 | Siemens Ag | Schalter aus mos-transistoren |
| JPS51130154A (en) * | 1975-05-07 | 1976-11-12 | Nec Corp | Flip-flop circuit |
| DE2641693C2 (de) * | 1976-09-16 | 1978-11-16 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Decodierschaltung mit MOS-Transistoren |
| JPS5493335A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Decoder circuit |
| JPS5647988A (en) * | 1979-09-20 | 1981-04-30 | Nec Corp | Semiconductor memory device |
| JPS57196627A (en) * | 1981-05-29 | 1982-12-02 | Hitachi Ltd | Electronic circuit device |
| JPS5954096A (ja) * | 1982-09-22 | 1984-03-28 | Hitachi Ltd | ダイナミツク型ｍｏｓｒａｍ |
| US4618784A (en) * | 1985-01-28 | 1986-10-21 | International Business Machines Corporation | High-performance, high-density CMOS decoder/driver circuit |
-
1984
- 1984-07-25 DE DE19843427454 patent/DE3427454A1/de not_active Withdrawn
-
1985
- 1985-07-01 US US06/750,145 patent/US4763301A/en not_active Expired - Lifetime
- 1985-07-11 DE DE8585108682T patent/DE3583075D1/de not_active Expired - Lifetime
- 1985-07-11 EP EP85108682A patent/EP0169452B1/de not_active Expired - Lifetime
- 1985-07-11 AT AT85108682T patent/ATE64229T1/de not_active IP Right Cessation
- 1985-07-19 JP JP15999485A patent/JPS6139993A/ja active Granted
-
1993
- 1993-03-25 HK HK283/93A patent/HK28393A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0169452A3 (en) | 1988-01-13 |
| DE3427454A1 (de) | 1986-01-30 |
| EP0169452B1 (de) | 1991-06-05 |
| JPS6139993A (ja) | 1986-02-26 |
| EP0169452A2 (de) | 1986-01-29 |
| ATE64229T1 (de) | 1991-06-15 |
| DE3583075D1 (de) | 1991-07-11 |
| HK28393A (en) | 1993-04-02 |
| US4763301A (en) | 1988-08-09 |
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Legal Events
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