JPH0583508A - 画像通信制御方式 - Google Patents
画像通信制御方式Info
- Publication number
- JPH0583508A JPH0583508A JP3268865A JP26886591A JPH0583508A JP H0583508 A JPH0583508 A JP H0583508A JP 3268865 A JP3268865 A JP 3268865A JP 26886591 A JP26886591 A JP 26886591A JP H0583508 A JPH0583508 A JP H0583508A
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- JP
- Japan
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- control circuit
- speed transmission
- low
- transmission control
- speed
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Abstract
(57)【要約】
【目的】 通信前に送受信装置の通信モードを自動設定
可能な画像通信制御方式を得ること。 【構成】 画像情報および制御情報の送信制御を行う高
速送信制御回路１と、高速送信制御回路１からの情報の
受信制御を行う高速受信制御回路２と、高速受信制御回
路１で受信した画像情報等の有効無効を応答情報として
送信する低速送信制御回路４と、この低速送信制御回路
４からの応答情報を受信しその結果を高速送信制御回路
１へ知らせる低速受信制御回路３とを備え、高速送信制
御回路１から画像情報及び制御情報を送信する前に、あ
らかじめ高速送信制御回路１と高速受信制御回路２との
間の通信モードを自動的に設定するために、低速受信制
御回路３と低速送信制御回路４との間で通信パラメータ
の送受信をしておくこと。
可能な画像通信制御方式を得ること。 【構成】 画像情報および制御情報の送信制御を行う高
速送信制御回路１と、高速送信制御回路１からの情報の
受信制御を行う高速受信制御回路２と、高速受信制御回
路１で受信した画像情報等の有効無効を応答情報として
送信する低速送信制御回路４と、この低速送信制御回路
４からの応答情報を受信しその結果を高速送信制御回路
１へ知らせる低速受信制御回路３とを備え、高速送信制
御回路１から画像情報及び制御情報を送信する前に、あ
らかじめ高速送信制御回路１と高速受信制御回路２との
間の通信モードを自動的に設定するために、低速受信制
御回路３と低速送信制御回路４との間で通信パラメータ
の送受信をしておくこと。
Description
【０００１】
【産業上の利用分野】本発明は、画像通信制御方式に係
り、とくに低速送信制御回路と低速受信制御回路間で通
信パラメータを送受信することにより自動的に通信モー
ドを設定する画像通信制御方式に関する。
り、とくに低速送信制御回路と低速受信制御回路間で通
信パラメータを送受信することにより自動的に通信モー
ドを設定する画像通信制御方式に関する。
【０００２】
【従来の技術】図５ないし図７に従来例を示す。この図
５の従来例は画像情報及び制御情報の送信制御を行う高
速送信制御回路５と、高速送信制御回路５から送られて
くる画像情報及び制御情報の受信制御を行う高速受信制
御回路６と、高速受信制御回路６で受信した結果を応答
情報として送信する低速送信制御回路８と、低速送信制
御回路８からの応答情報を受信する低速受信制御回路７
とを備えている。
５の従来例は画像情報及び制御情報の送信制御を行う高
速送信制御回路５と、高速送信制御回路５から送られて
くる画像情報及び制御情報の受信制御を行う高速受信制
御回路６と、高速受信制御回路６で受信した結果を応答
情報として送信する低速送信制御回路８と、低速送信制
御回路８からの応答情報を受信する低速受信制御回路７
とを備えている。
【０００３】次に、上記従来例の動作について説明す
る。
る。
【０００４】（１）高速送信制御回路５から、図６に示
されるように１バイトのフラグシーケンス「０１１１１
１１０」からなる開始フラグＦと、１バイトのアドレス
部Ａと、制御情報が記述されている１バイトのコントロ
ール部Ｃと、画像情報が記述されている最大６７２バイ
トの情報部Ｉと、２バイトのフレームチェックシーケン
ス部ＦＣＳと、１バイトのフラグシーケンス「０１１１
１１１０」からなる終了フラグＦから構成されるＨＤＬ
Ｃ（Ｈｉｇｈ−ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏ
ｍｍｕｎｉｃａｔｉｏｎ）フレームで画像情報及び制御
情報が高速受信制御回路６へ送信される。
されるように１バイトのフラグシーケンス「０１１１１
１１０」からなる開始フラグＦと、１バイトのアドレス
部Ａと、制御情報が記述されている１バイトのコントロ
ール部Ｃと、画像情報が記述されている最大６７２バイ
トの情報部Ｉと、２バイトのフレームチェックシーケン
ス部ＦＣＳと、１バイトのフラグシーケンス「０１１１
１１１０」からなる終了フラグＦから構成されるＨＤＬ
Ｃ（Ｈｉｇｈ−ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏ
ｍｍｕｎｉｃａｔｉｏｎ）フレームで画像情報及び制御
情報が高速受信制御回路６へ送信される。
【０００５】（２）高速受信制御回路６はこのＨＤＬＣ
フレームを受信すると、フレームチェックを行い、正し
く受信されたことが確認されると低速送信制御回路８に
その結果を出力する。
フレームを受信すると、フレームチェックを行い、正し
く受信されたことが確認されると低速送信制御回路８に
その結果を出力する。
【０００６】（３）低速送信制御回路８は、図７に示さ
れるように１バイトのフラグシーケンス「０１１１１１
１０」からなる開始フラグＦと、１バイトのアドレス部
Ａと、１バイトのコントロール部Ｃと、２バイトのフレ
ームチェックシーケンス部ＦＣＳと、１バイトのフラグ
シーケンス「０１１１１１１０」からなる終了フラグＦ
から構成されるＨＤＬＣフレームで応答情報を低速受信
制御回路７へ送信する。
れるように１バイトのフラグシーケンス「０１１１１１
１０」からなる開始フラグＦと、１バイトのアドレス部
Ａと、１バイトのコントロール部Ｃと、２バイトのフレ
ームチェックシーケンス部ＦＣＳと、１バイトのフラグ
シーケンス「０１１１１１１０」からなる終了フラグＦ
から構成されるＨＤＬＣフレームで応答情報を低速受信
制御回路７へ送信する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来例においては、通信モードを設定するための通信パラ
メータがＨＤＬＣフレーム構成内に存在しないために、
通信前にあらかじめオペレータが高速送信制御回路５と
高速受信制御回路６の通信モードをマニュアル設定しな
ければならず、運用工数の増大および無人での自動受信
ができないという不都合があった。
来例においては、通信モードを設定するための通信パラ
メータがＨＤＬＣフレーム構成内に存在しないために、
通信前にあらかじめオペレータが高速送信制御回路５と
高速受信制御回路６の通信モードをマニュアル設定しな
ければならず、運用工数の増大および無人での自動受信
ができないという不都合があった。
【０００８】
【発明の目的】本発明の目的は、かかる従来例の有する
不都合を改善し、とくに通信前に通信パラメータの送受
信を行うことにより自動的に送受信装置の通信モードを
設定することができる画像通信制御方式を提供すること
にある。
不都合を改善し、とくに通信前に通信パラメータの送受
信を行うことにより自動的に送受信装置の通信モードを
設定することができる画像通信制御方式を提供すること
にある。
【０００９】
【課題を解決するための手段】そこで、本発明では、画
像情報および制御情報の送信制御を行う高速送信制御回
路と、高速送信制御回路からの画像情報及び制御情報の
受信制御を行う高速受信制御回路と、高速受信制御回路
にて受信した画像情報及び制御情報の有効無効を応答情
報として送信する低速送信制御回路と、低速送信制御回
路からの応答情報を受信するとともにその結果を高速送
信制御回路へ知らせる低速受信制御回路とを具備し、高
速送信制御回路から画像情報及び制御情報を送信する前
に、あらかじめ高速送信制御回路と高速受信制御回路と
の間の通信モードを自動的に設定するために、低速受信
制御回路と低速送信制御回路との間で通信パラメータの
送受信をしておくという方法を採っている。これによっ
て前述した目的を達成しようとするものである。
像情報および制御情報の送信制御を行う高速送信制御回
路と、高速送信制御回路からの画像情報及び制御情報の
受信制御を行う高速受信制御回路と、高速受信制御回路
にて受信した画像情報及び制御情報の有効無効を応答情
報として送信する低速送信制御回路と、低速送信制御回
路からの応答情報を受信するとともにその結果を高速送
信制御回路へ知らせる低速受信制御回路とを具備し、高
速送信制御回路から画像情報及び制御情報を送信する前
に、あらかじめ高速送信制御回路と高速受信制御回路と
の間の通信モードを自動的に設定するために、低速受信
制御回路と低速送信制御回路との間で通信パラメータの
送受信をしておくという方法を採っている。これによっ
て前述した目的を達成しようとするものである。
【００１０】
【作用】低速送信制御回路から低速受信制御回路へ問い
合わせを意味するＥＮＱ信号が送信される。低速受信制
御回路は、低速送信制御回路からのＥＮＱ信号を正しく
受信すると、ＥＮＱ信号に対する応答としてＡＣＫ信号
を低速送信制御回路へ送信する。低速送信制御回路は低
速受信制御回路からのＡＣＫ信号を正しく受信すると、
通信パラメータが低速受信制御回路から送信されるのを
待つ。低速受信制御回路は、通信パラメータ信号を低速
送信制御回路へ送信する。低速送信制御回路は低速受信
制御回路からの通信パラメータ信号を正しく受信する
と、通信終了を意味するＥＯＴ信号を低速受信制御回路
へ送信する。低速受信制御回路は、低速送信制御回路か
らのＥＯＴ信号を正しく受信すると、通信を終了する。
合わせを意味するＥＮＱ信号が送信される。低速受信制
御回路は、低速送信制御回路からのＥＮＱ信号を正しく
受信すると、ＥＮＱ信号に対する応答としてＡＣＫ信号
を低速送信制御回路へ送信する。低速送信制御回路は低
速受信制御回路からのＡＣＫ信号を正しく受信すると、
通信パラメータが低速受信制御回路から送信されるのを
待つ。低速受信制御回路は、通信パラメータ信号を低速
送信制御回路へ送信する。低速送信制御回路は低速受信
制御回路からの通信パラメータ信号を正しく受信する
と、通信終了を意味するＥＯＴ信号を低速受信制御回路
へ送信する。低速受信制御回路は、低速送信制御回路か
らのＥＯＴ信号を正しく受信すると、通信を終了する。
【００１１】上記のような通信を高速送信制御回路から
画像情報及び制御情報を送信する前に、低速送信制御回
路と低速受信制御回路の間で行うことにより高速送信制
御回路と高速受信制御回路間の通信モードが自動的に設
定される。
画像情報及び制御情報を送信する前に、低速送信制御回
路と低速受信制御回路の間で行うことにより高速送信制
御回路と高速受信制御回路間の通信モードが自動的に設
定される。
【００１２】
【発明の実施例】以下、本発明の一実施例を図１ないし
図４に基づいて説明する。
図４に基づいて説明する。
【００１３】図１の実施例は、画像情報および制御情報
の送信制御を行う高速送信制御回路１と、高速送信制御
回路１からの画像情報及び制御情報の受信制御を行う高
速受信制御回路２と、高速受信制御回路２にて受信した
画像情報及び制御情報の有効無効を応答情報として送信
する低速送信制御回路４と、低速送信制御回路４からの
応答情報を受信する低速受信制御回路３とから構成され
ている。
の送信制御を行う高速送信制御回路１と、高速送信制御
回路１からの画像情報及び制御情報の受信制御を行う高
速受信制御回路２と、高速受信制御回路２にて受信した
画像情報及び制御情報の有効無効を応答情報として送信
する低速送信制御回路４と、低速送信制御回路４からの
応答情報を受信する低速受信制御回路３とから構成され
ている。
【００１４】高速送信制御回路１から画像情報及び制御
情報を送信する前に低速送信制御回路４と低速受信制御
回路３の間で以下に示される通信が行われる。
情報を送信する前に低速送信制御回路４と低速受信制御
回路３の間で以下に示される通信が行われる。
【００１５】（１）低速送信制御回路４から低速受信制
御回路３へ図４に示されるように問い合わせを意味する
ＥＮＱ信号が送信される。
御回路３へ図４に示されるように問い合わせを意味する
ＥＮＱ信号が送信される。
【００１６】（２）低速受信制御回路３は、低速送信制
御回路４からのＥＮＱ信号を正しく受信すると、ＥＮＱ
信号に対する応答としてＡＣＫ信号を低速送信制御回路
４へ送信する。
御回路４からのＥＮＱ信号を正しく受信すると、ＥＮＱ
信号に対する応答としてＡＣＫ信号を低速送信制御回路
４へ送信する。
【００１７】（３）低速送信制御回路４は低速受信制御
回路３からのＡＣＫ信号を正しく受信すると、通信パラ
メータが低速受信制御回路３から送信されるのを待つ。
ここで、低速送信制御回路４はＥＮＱ信号送信後、あら
かじめ決められている時間内に低速受信制御回路３から
のＡＣＫ信号を受信しなければ再び（１）の動作を行
う。
回路３からのＡＣＫ信号を正しく受信すると、通信パラ
メータが低速受信制御回路３から送信されるのを待つ。
ここで、低速送信制御回路４はＥＮＱ信号送信後、あら
かじめ決められている時間内に低速受信制御回路３から
のＡＣＫ信号を受信しなければ再び（１）の動作を行
う。
【００１８】（４）低速受信制御回路３は、通信パラメ
ータ信号を低速送信制御回路４へ送信する。ここで、通
信パラメータ信号としては図４に示されるように、専用
線通信モードのときはＳ、回線交換通信モードのときは
Ｋ、放送型通信モードのときはＢがＪＩＳ７単位コード
で用いられる。
ータ信号を低速送信制御回路４へ送信する。ここで、通
信パラメータ信号としては図４に示されるように、専用
線通信モードのときはＳ、回線交換通信モードのときは
Ｋ、放送型通信モードのときはＢがＪＩＳ７単位コード
で用いられる。
【００１９】（５）低速送信制御回路４は低速受信制御
回路３からの通信パラメータ信号を正しく受信すると、
通信終了を意味するＥＯＴ信号を低速受信制御回路３へ
送信する。そして、受信した通信パラメータ情報を高速
受信制御回路２へ送信する。しかし、低速送信制御回路
４はＡＣＫ信号受信後、あらかじめ決められている時間
内に低速受信制御回路３からの通信パラメータ信号を受
信しなければ再び（１）の動作を行う。
回路３からの通信パラメータ信号を正しく受信すると、
通信終了を意味するＥＯＴ信号を低速受信制御回路３へ
送信する。そして、受信した通信パラメータ情報を高速
受信制御回路２へ送信する。しかし、低速送信制御回路
４はＡＣＫ信号受信後、あらかじめ決められている時間
内に低速受信制御回路３からの通信パラメータ信号を受
信しなければ再び（１）の動作を行う。
【００２０】（６）低速受信制御回路３は、低速送信制
御回路４からのＥＯＴ信号を正しく受信すると、通信を
終了する。しかし、低速受信制御回路３は、通信パラメ
ータ信号送信後、あらかじめ決められている時間内に低
速送信制御回路４からのＥＯＴ信号を受信しなければ、
再び（４）の動作を行う。また、低速受信制御回路３
は、通信パラメータ信号送信後、低速送信制御回路４か
らＥＮＱ信号を受信すると、再び（２）の動作を行う。
御回路４からのＥＯＴ信号を正しく受信すると、通信を
終了する。しかし、低速受信制御回路３は、通信パラメ
ータ信号送信後、あらかじめ決められている時間内に低
速送信制御回路４からのＥＯＴ信号を受信しなければ、
再び（４）の動作を行う。また、低速受信制御回路３
は、通信パラメータ信号送信後、低速送信制御回路４か
らＥＮＱ信号を受信すると、再び（２）の動作を行う。
【００２１】上記のような通信を低速送信制御回路４と
低速受信制御回路３の間で行うことにより高速送信制御
回路１と高速受信制御回路２間の通信モードが自動的に
設定される。
低速受信制御回路３の間で行うことにより高速送信制御
回路１と高速受信制御回路２間の通信モードが自動的に
設定される。
【００２２】次に、画像情報と制御情報の通信動作につ
いて説明する。
いて説明する。
【００２３】（７）高速送信制御回路１から、図２に示
されるように１バイトのフラグシーケンス０１１１１１
１０からなる開始フラグＦと、１バイトのアドレス部Ａ
と、制御情報が記述される１バイトのコントロール部Ｃ
と、画像情報が記述される最大１０２４バイトの情報部
Ｉと、２バイトのフレームチェックシーケンス部ＦＣＳ
と、１バイトのフラグシーケンス０１１１１１１０から
なる終了フラグＦから構成されるＨＤＬＣ（Ｈｉｇｈ−
ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏｍｍｕｎｉｃａ
ｔｉｏｎ）フレームで画像情報及び制御情報が高速受信
制御回路２へ送信される。
されるように１バイトのフラグシーケンス０１１１１１
１０からなる開始フラグＦと、１バイトのアドレス部Ａ
と、制御情報が記述される１バイトのコントロール部Ｃ
と、画像情報が記述される最大１０２４バイトの情報部
Ｉと、２バイトのフレームチェックシーケンス部ＦＣＳ
と、１バイトのフラグシーケンス０１１１１１１０から
なる終了フラグＦから構成されるＨＤＬＣ（Ｈｉｇｈ−
ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏｍｍｕｎｉｃａ
ｔｉｏｎ）フレームで画像情報及び制御情報が高速受信
制御回路２へ送信される。
【００２４】（８）高速受信制御回路２はこのＨＤＬＣ
フレームを受信するとフレームチェックを行う。その結
果、受信したＨＤＬＣフレームが正しければ、低速送信
制御回路４へ正しく受信したことを知らせる。
フレームを受信するとフレームチェックを行う。その結
果、受信したＨＤＬＣフレームが正しければ、低速送信
制御回路４へ正しく受信したことを知らせる。
【００２５】（９）低速送信制御回路４は、高速受信制
御回路２からＨＤＬＣフレームを正しく受信したことを
知らされると、その返事として図３に示されるように１
バイトのフラグシーケンス０１１１１１１０からなる開
始フラグＦと、１バイトのアドレス部Ａと、制御情報が
記述されている１バイトのコントロール部Ｃと、応答情
報が記述されている最大３２バイトの情報部Ｉと、２バ
イトのフレームチェックシーケンス部ＦＣＳと、１バイ
トのフラグシーケンス０１１１１１１０からなる終了フ
ラグＦとから構成されるＨＤＬＣフレームを低速受信制
御回路３へ送信する。
御回路２からＨＤＬＣフレームを正しく受信したことを
知らされると、その返事として図３に示されるように１
バイトのフラグシーケンス０１１１１１１０からなる開
始フラグＦと、１バイトのアドレス部Ａと、制御情報が
記述されている１バイトのコントロール部Ｃと、応答情
報が記述されている最大３２バイトの情報部Ｉと、２バ
イトのフレームチェックシーケンス部ＦＣＳと、１バイ
トのフラグシーケンス０１１１１１１０からなる終了フ
ラグＦとから構成されるＨＤＬＣフレームを低速受信制
御回路３へ送信する。
【００２６】（１０）低速受信制御回路３は低速送信制
御回路４からのＨＤＬＣフレームを解析し、高速送信制
御回路１から送信したＨＤＬＣフレームが正しく高速受
信制御回路２で受信されたことを確認すると、高速送信
制御回路１へその結果を出力する。
御回路４からのＨＤＬＣフレームを解析し、高速送信制
御回路１から送信したＨＤＬＣフレームが正しく高速受
信制御回路２で受信されたことを確認すると、高速送信
制御回路１へその結果を出力する。
【００２７】（１２）高速送信制御回路１は、高速送信
制御回路１から送信したＨＤＬＣフレームが正しく高速
受信制御回路２で受信されたことを低速受信制御回路３
から知らされると、次の画像情報及び制御情報を送信す
る準備を行う。そして、再び（７）の動作へ移行する。
制御回路１から送信したＨＤＬＣフレームが正しく高速
受信制御回路２で受信されたことを低速受信制御回路３
から知らされると、次の画像情報及び制御情報を送信す
る準備を行う。そして、再び（７）の動作へ移行する。
【００２８】（１３）もし、上記（８）の動作におい
て、フレームチェックの結果が正しくなければ、通信エ
ラーとみなし、その旨を高速受信制御回路２から低速送
信制御回路４へ知らせる。
て、フレームチェックの結果が正しくなければ、通信エ
ラーとみなし、その旨を高速受信制御回路２から低速送
信制御回路４へ知らせる。
【００２９】（１４）低速送信制御回路４は、高速受信
制御回路２から通信エラーの知らせを受けると、その返
事として図３に示されるように１バイトのフラグシーケ
ンス０１１１１１１０からなる開始フラグＦと、１バイ
トのアドレス部Ａと、制御情報が記述されている１バイ
トのコントロール部Ｃと、通信エラー情報が記述されて
いる最大３２バイトの情報部Ｉと、２バイトのフレーム
チェックシーケンス部ＦＣＳと、１バイトのフラグシー
ケンス０１１１１１１０からなる終了フラグＦとから構
成されるＨＤＬＣフレームを低速受信制御回路３へ送信
する。
制御回路２から通信エラーの知らせを受けると、その返
事として図３に示されるように１バイトのフラグシーケ
ンス０１１１１１１０からなる開始フラグＦと、１バイ
トのアドレス部Ａと、制御情報が記述されている１バイ
トのコントロール部Ｃと、通信エラー情報が記述されて
いる最大３２バイトの情報部Ｉと、２バイトのフレーム
チェックシーケンス部ＦＣＳと、１バイトのフラグシー
ケンス０１１１１１１０からなる終了フラグＦとから構
成されるＨＤＬＣフレームを低速受信制御回路３へ送信
する。
【００３０】（１５）低速受信制御回路３は低速送信制
御回路４からのＨＤＬＣフレームを解析し、高速送信制
御回路１から送信したＨＤＬＣフレームが正しく高速受
信制御回路２で受信されなかったことを確認すると、高
速送信制御回路１へその旨を出力する。
御回路４からのＨＤＬＣフレームを解析し、高速送信制
御回路１から送信したＨＤＬＣフレームが正しく高速受
信制御回路２で受信されなかったことを確認すると、高
速送信制御回路１へその旨を出力する。
【００３１】（１２）高速送信制御回路１は、高速送信
制御回路１から送信したＨＤＬＣフレームが正しく高速
受信制御回路２で受信されなかったことを低速受信制御
回路３から知らされると、再び同じ画像情報及び制御情
報を送信する準備を行う。そして、（７）の動作へ移行
する。
制御回路１から送信したＨＤＬＣフレームが正しく高速
受信制御回路２で受信されなかったことを低速受信制御
回路３から知らされると、再び同じ画像情報及び制御情
報を送信する準備を行う。そして、（７）の動作へ移行
する。
【００３２】
【発明の効果】本発明は以上のように構成され機能する
ので、これによると、あらかじめ高速送信制御回路と高
速受信制御回路との間の通信モードを自動的に設定する
ことができる。これがため、通信前にあらかじめオペレ
ータが高速送信制御回路と高速受信制御回路の通信モー
ドをマニュアルで設定する必要がなく、運用工数の低減
および無人での自動受信が可能となるという従来にない
優れた画像通信制御方式を提供することができる。
ので、これによると、あらかじめ高速送信制御回路と高
速受信制御回路との間の通信モードを自動的に設定する
ことができる。これがため、通信前にあらかじめオペレ
ータが高速送信制御回路と高速受信制御回路の通信モー
ドをマニュアルで設定する必要がなく、運用工数の低減
および無人での自動受信が可能となるという従来にない
優れた画像通信制御方式を提供することができる。
【図１】本発明の一実施例を示した構成図である。
【図２】図１の実施例での画像情報及び制御情報のＨＤ
ＬＣフレームの構成図である。
ＬＣフレームの構成図である。
【図３】図１の実施例での応答情報のＨＤＬＣフレーム
の構成図である。
の構成図である。
【図４】図１の実施例における通信パラメータ及び制御
手順を示す説明図である。
手順を示す説明図である。
【図５】従来例を示した構成図である。
【図６】従来例での画像情報及び制御情報のＨＤＬＣフ
レームの構成図である。
レームの構成図である。
【図７】従来例での応答情報のＨＤＬＣフレームの構成
図である。
図である。
１：高速送信制御回路 ２：高速受信制御回路 ３：低速受信制御回路 ４：低速送信制御回路
Claims (2)
- 【請求項１】 画像情報および制御情報の送信制御を行
う高速送信制御回路と、高速送信制御回路からの画像情
報及び制御情報の受信制御を行う高速受信制御回路と、
高速受信制御回路にて受信した画像情報及び制御情報の
有効無効を応答情報として送信する低速送信制御回路
と、低速送信制御回路からの応答情報を受信するととも
にその結果を高速送信制御回路へ知らせる低速受信制御
回路とを具備し、高速送信制御回路から画像情報及び制
御情報を送信する前に、あらかじめ高速送信制御回路と
高速受信制御回路との間の通信モードを自動的に設定す
るために、低速受信制御回路と低速送信制御回路との間
で通信パラメータの送受信をしておくことを特徴とする
画像通信制御方式。 - 【請求項２】 前記低速送信制御回路は、まず問い合せ
信号を低速受信制御回路に送り、この低速受信制御回路
側からの応答信号を受信したのち所定の通信パラメータ
を出力することを特徴とした請求項１記載の画像通信制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3268865A JPH0583508A (ja) | 1991-09-20 | 1991-09-20 | 画像通信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3268865A JPH0583508A (ja) | 1991-09-20 | 1991-09-20 | 画像通信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583508A true JPH0583508A (ja) | 1993-04-02 |
Family
ID=17464340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3268865A Withdrawn JPH0583508A (ja) | 1991-09-20 | 1991-09-20 | 画像通信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583508A (ja) |
-
1991
- 1991-09-20 JP JP3268865A patent/JPH0583508A/ja not_active Withdrawn
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