JPH0583033B2

JPH0583033B2 -

Info

Publication number: JPH0583033B2
Application number: JP61299144A
Authority: JP
Inventors: Yoshuki Yazawa; Takafumi Oonishi; Taizo Akimoto; Mikio Nishama
Original assignee: Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp
Priority date: 1986-12-16
Filing date: 1986-12-16
Publication date: 1993-11-24
Also published as: JPS63151209A

Description

【発明の詳細な説明】本発明はCT（コンピユータトモグラフイ）、
US（ウルトラソノグラフイ）等の複数の診断装
置から導入される映像信号をデジタル画像収録装
置に記録する際のサンプリングパルスの発生回路
に関し、一層詳細には、各種診断装置等を構成す
る異種の撮像デバイス（例えば、テレビジヨンカ
メラ）から出力される走査線数の異なる複数の映
像信号を１台のデジタル画像収録装置内の画像メ
モリにＡ／Ｄ変換処理を施して収録する際、周波
数電圧変換器（以下、Ｆ／Ｖ変換器という）によ
り制御される等化パルス除去回路と分周比がＭで
あるＭ分周回路を含むＮ逓倍回路を用いて前記走
査線数の異なる映像信号の水平同期信号に同期し
たサンプリングパルスを生成し、当該サンプリン
グパルスを利用することにより前記走査線数の異
なる複数の映像信号を前記デジタル画像収録装置
内の画像メモリにリアルタイムに記録することを
可能とする画像収録装置に組み込まれるＦ／Ｖ変
換器により制御されるＭ分周回路を含むＮ逓倍回
路に関する。本発明によつて収録された画像は各
種主画像記録装置（マルチフオーマツトカメラ、
レーザプリンタ、サーマルプリンタ、インクジエ
ツト等）の信号源、アナログ源とした簡易な総合
画像診断システムPACS（Picture Archiving and
Communication Systhm）フアイルの入力源、
Ｘ線TVまたはシネシステムのための一次画像蓄
積システム、画像メモリを応用した画像バツフア
またはスキヤンコンバータ等に好適に用いられ
る。

ところで、CT、US等によつて、例えば、人体
の患部を中心にその周辺を連続的に画像情報とし
て得れば、当該患部自体およびその周囲の状況が
把握出来、医師等にとつては頗る好都合である。
この場合、複数の画像情報を、特に、写真フイル
ム等にリアルタイムに露光記録しハードコピーと
して得ておけば、時間並びに場所に制約されるこ
となく医療診断等に供することが出来る。

然しながら、これらの医療用画像診断装置から
出力される映像信号の仕様は必ずしも同一である
とは限らず、例えば、その走査線数やフイールド
周波数等が夫々の診断装置により異なつているこ
とが多い。

従来、このように異なる走査線に係る映像信号
をデジタル画像収録装置の画像メモリに記憶する
ためには、夫々の走査線に適合した、つまり、同
期したサンプリングパルスを生成するＡ／Ｄ変換
器を含む複数の画像収録装置を使用して記録させ
る必要がある。

ところが、最近の医療用画像診断装置の技術的
発達に伴い、当該医療診断装置の種類は前記した
CT、USの他にDF（デジタルフロログラフイ）、
MRI（マグネチツクレゾナンスイメージン
グ）、RI（ラジオアイソトープ）装置等多岐に亘
り、そのため、夫々の診断装置に対応したデジタ
ル画像収録装置を採用して導入することは、経済
的な負担を著しく増大させ、さらに、収容スペー
スも大きく確保しなければならない等種々の不都
合を露呈する。

本発明は前記の不都合を克服するためになされ
たものであつて、各種診断装置等を構成する異種
のテレビジヨンカメラから出力される走査線数の
異なる複数の映像信号を１台のデジタル画像収録
装置内の画像メモリにＡ／Ｄ変換処理を施して収
録する際、Ｆ／Ｖ変換器により制御される等化パ
ルス除去回路とＭ分周回路を含むＮ逓倍回路を用
いて前記走査線数の異なる映像信号の水平同期信
号に同期したＡ／Ｄ変換器のサンプリングパルス
を生成し、当該サンプリングパルスを利用するこ
とにより前記走査線数の異なる複数の映像信号を
前記画像収録装置内の画像メモリにリアルタイム
に記憶することの可能な画像収録装置に組み込ま
れるＦ／Ｖ変換器により制御されるＮ逓倍回路を
提供することを目的とする。

前記の目的を達成するために、本発明のＦ／Ｖ
変換器により制御されるＭ分周回路を含むＮ逓倍
回路は、入力信号として映像同期信号が供給され
て前記映像同期信号を前記映像同期信号の周波数
に基づく電圧に変換するＦ／Ｖ変換器と、入力信号として前記映像同期信号が供給され前
記映像同期信号によりトリガされて前記Ｆ／Ｖ変
換器の出力電圧の制御のもとに期間が（１／２）
Ｈを超えかつ1H未満の期間に制御される出力パ
ルスにより等化パルスを交互に除去して水平同期
信号とし、前記Ｆ／Ｖ変換器の出力電圧を分周比
制御信号とする可変分周比Ｍの可変分周回路を含
む周波数シンセサイザの基準入力信号として前記
水平同期信号を供給する等化パルス除去回路と、を備えてなることを特徴とする。

第１図は本発明に係るＦ／Ｖ変換器により制御
されるＭ分周回路を含むＮ逓倍回路が組み込まれ
るビデオ画像収録装置の概略ブロツク図である。
第１図に示すように、当該ビデオ画像収録装置は
各種異なる走査線の入力ビデオ信号をＡ／Ｄ変換
する入力部１０と、Ａ／Ｄ変換された映像信号を
記憶するフレームメモリ１２と、前記フレームメ
モリに記憶された映像信号を必要に応じてＤ／Ａ
変換して出力する出力部１４と、前記入力ビデオ
信号の水平同期パルスに同期したサンプリングパ
ルスを生成するＦ／Ｖ変換器により制御されるＭ
分周回路を含むＮ逓倍回路１６と、前記出力部１
４へ信号を供給してフレームメモリに記憶された
映像信号を出力させる出力タイミング信号発生手
段１８と、前記Ｎ逓倍回路１６および出力タイミ
ング信号発生手段１８からの信号に応じて入力部
１０からフレームメモリ１２への映像信号の記憶
動作およびフレームメモリ１２から出力部１４へ
の出力動作を制御するフレームメモリ制御部２０
とから基本的に構成されている。

そこで、第１図において、ビデオ信号が入力部
１０へ入力されると、Ａ／Ｄ変換された映像信号
がフレームメモリ１２へと供給される。また、ビ
デオ信号はＮ逓倍回路１６へと供給され、サンプ
リングパルスと同期がとられる。このサンプリン
グパルスは入力部１０とフレームメモリ制御部２
０と出力タイミング信号発生手段１８へ供給さ
れ、入力部１０内のＡ／Ｄ変換器のサンプリング
パルスとして利用されると共に、フレームメモリ
制御部２０への映像信号の１ライン毎の記憶動作
を制御したり、出力タイミング信号を生成する等
全体のクロツクパルスとして利用される。

ここで、前記Ｆ／Ｖ変換器により制御されるＮ
逓倍回路として、例えば、PLL（フエーズ・ロツ
クド・ループ）を採用することが出来る。PLL
は位相比較器とその出力がローパスフイルタを介
して供給される電圧制御発振回路（VCO）とを
備えており、VCOは電圧に応じて前記サンプリ
ングパルスを発生させるよう機能する。このサン
プリングパルスは分周回路によりＮ分周され、位
相比較器へフイードバツクされ、これと前記水平
同期パルス周期との位相が比較されて正確に同期
がとられ、フレームメモリ制御部２０へと供給さ
れる。これによりフレームメモリ１２へ順次映像
信号が記憶される。

フレームメモリ１２に記憶された映像信号はフ
レームメモリ制御部２０へ供給される出力タイミ
ング信号発生手段１８によつてその出力を制御さ
れる。出力タイミング信号発生手段１８からの信
号は出力部１４へも供給され、出力部１４が、例
えば、外部記憶装置等の場合はこれに記憶された
データを一旦画像収録装置本体内へ取り込んだ
後、Ｄ／Ａ変換して映像信号として出力する。

前記したように、Ｆ／Ｖ変換器により制御され
るＭ分周回路を含むＮ逓倍回路１６では、VCO
によつて生成されたサンプリングパルスをプログ
ラマブルなＮ分周器によつてＮ分周して、水平同
期信号を位相比較器により同期させている。すな
わち、VCOからの出力であるサンプリングパル
スの周期を分周比Ｎの設定で自由に変更出来、こ
のサンプリングパルスを使用して映像信号をサン
プリングパルスすることにより、１ライン毎に画
像期間をフレームメモリに記憶させることが出来
ると共に、出力側の走査線数に適合した形で記憶
出来る。

サンプリングパルスの周期の設定は、マイクロ
コンピユータ等を使用して出力側の表示装置との
対応を図りながら自動的に設定制御してもよく、
あるいは、表示される映像を確認しながら手動で
周期を変更するようにしてもよい。

ここで、サンプリングした映像信号の１ライン
のサンプリングパルス周期を所望の周期に決める
場合、サンプリングパルスの１ライン分のパルス
数をＮ、所望の画像内におけるパルス数をＡ、非
画像部のパルス数をＢとすると前記１ライン分の
パルス数Ｎは次のように表すことが出来る。

Ｎ＝Ａ＋Ｂ …(1) この設定手順により、様々な走査線数のビデオ
入力信号に同期させ且つフレームメモリへ記憶す
ることが出来、記憶された画像を所望の走査線数
のビデオ信号で出力することが出来る効果が達成
される。

さまた、周期決定の別の方法として１ライン分
のパルス数Ｎは、水平同期パルス発振周期をT_h、
１ラインに表示する所望の画像内のサンプリング
パルスの発振周期をT_sとすれば、次式により求
めることも出来る。

Ｎ＝〔T_h／T_s〕 …(2) ここで、記号（〔〕）はＮを整数とするための
ガウス記号である。

この設定方式に係るサンプリング処理を遂行す
ることにより、デジタル画像による出力サンプリ
ング周期とＡ／Ｄ変換器のサンプリング周期との
間の周波数差で生じるサンプリング後の画像のエ
イリアシング（ビート）および微細文字のエツジ
の崩れ等を解消し、且つ画像の解像力を落とすこ
となく良好な画像を再現することが可能になる。

次に、本発明に係るＦ／Ｖ変換器により制御さ
れるＭ分周回炉を含むＮ逓倍回路１６が組み込ま
れるビデオ画像収録装置２２の詳細回路ブロツク
図を第２図に示し、その作用について以下に説明
する。

第２図において、入力ビデオ信号S_iは水平垂直
同期パルス除去回路２４とシンクセパレータ２６
とに供給されており、水平垂直同期パルス除去回
路２４の出力信号VIDEO（V_s）は水平垂直同期
パルスが除去された後、Ａ／Ｄ変換器２７へ供給
されている。Ａ／Ｄ変換器２７の出力信号ADD
０〜ADD７はシリアル・パラレル変換器２８へ
供給され、その出力信号（F374−０−On〜F374
−Ｆ−On）はレジスタ３０へと供給され、レジ
スタ３０でフレームメモリ１２のサイクルタイム
に間に合うように当該フレームメモリ１２に記憶
させる。図中、この出力信号をLS−374−Onで
表す。

本実施態様で適用されるフレームメモリ１２の
仕様は1024×1024×８ビツトであり、入力するビ
デオ信号S_iの走査線数としては1024本まで取り込
むことが可能である。走査線数が1024本より多い
場合も画像取り込みが可能であるが一部画像が欠
ける場合も出てくる。

一方、前記シンクセパレータ２６において入力
するビデオ信号S_iは水平同期信号HDと垂直同期
信号VDとに分離され、夫々セレクタ３２へ供給
される。前記セレクタ３２へはスイツチ３４Ａ，
３４Ｂにより信号S_iに含まれているHD信号また
はVD信号以外の外部同期信号源からのHD信号
またはVD信号も供給することが出来るように構
成されている。なお、この場合、セレクタ３２へ
は図示しないビデオジエネレータからのHD信号
およびVD信号も入力されるように構成されてい
る。このビデオジエネレータは、特に、再生時に
利用されるものであり、任意の走査線のビデオ信
号を出力することが可能である。さらに、セレク
タ３２には書込タイミング回路３６の出力も供給
され、書込スイツチ３８の導通でVD信号に同期
して書込タイミング信号が前記セレクタ３２に出
力される。

次に、セレクタ３２からのHD信号は前記Ｆ／
Ｖ変換器により制御されるＭ分周回路を含むＮ逓
倍回路１６内の等化パルス除去回路４０および
Ｆ／Ｖ変換器４２へ供給され、次いで、位相比較
器４４、ローパスフイルタ（LPF）４６、VCO
４８を介して分周比がＭであるプリスケーラ４９
へと出力される。なお、前記等化パルス除去回路
４０の制御端子Ｔには前記Ｆ／Ｖ変換器４２の出
力信号が導入されている。

次いで、プリスケーラ４９の出力信号、すなわ
ち、サンプリングパルスSPはアドレスカウンタ
５０、前記Ａ／Ｄ変換器２７およびＤ／Ａ変換器
５２へと供給される。アドレスカウンタ５０の出
力信号はデコーダ５４へ供給され４ビツトの信号
から16ビツトの信号（SRSEL0〜SRSELF）へ変
更された後、シリアル−パラレル変換器２８へ供
給される。また、このデコーダ５４からは前記出
力信号SRSELFが出力された後、若干の時間経
過後に信号DECPがレジスタ３０へ供給される。
このレジスタ３０ではフレームメモリ１２へ記憶
するタイミングを図ると共に、128ビツトのデー
タLS374Onが１ライン毎に64回記憶されるよう
に構成される。

一方、前記プリスケーラ４９からの出力信号は
フレームメモリタイミング回路５６へも供給さ
れ、このフレームメモリタイミング回路５６から
はフレームメモリ１２へ信号，が、ま
た、セレクタ５８へセレクタ信号SELが出力され
る。

また、前記プリスケーラ４９の出力パルスはＮ
分周器６０を介して位相比較器４４へフイードバ
ツクされる。すなわち、この位相比較器４４、
LPF４６、VCO４８、プリスケーラ４９、Ｎ分
周器６０で、所謂、PLL周波数シンセサイザを
構成している。

前記Ｎ分周器６０はVCO４８で発振されるパ
ルスをＭ分周するプリスケーラ４９の出力信号を
Ｎ分周してHD信号と同一周期にする機能を有し
ており、この分周比Ｎの設定はマイクロコンピユ
ータ６２により遂行される。従つて、例えば、サ
ンプリングパルス数を1024としたい場合は、この
1024にビデオ信号の不要なエリアのパルス数Ｂを
加えた数をＮ値（Ｎ＝1024＋Ｂ）とするように設
定すればよい。なお、分周比Ｍの設定方法につい
ては後述する。

一方、前記セレクタ３２から出力されるVD信
号は図示しないバツクポーチおよびフロントポー
チ設定回路を介して前記アドレスカウンタ５０お
よびアドレスカウンタ６４へ供給されて１画像毎
の境目を判別する。アドレスカウンタ５０の出力
信号Ｄ、アドレスカウンタ６４の出力信号Ｅは
夫々セレクタ５８へ供給され、フレームメモリ１
２へと選択的に出力される。

次に、ビデオ出力アナログ信号S_AOはフレーム
メモリ１２からシフトレジスタ６５、Ｄ／Ａ変換
器５２を介して出力される。なお、ビデオ出力デ
ジタル信号S_DOはフレームメモリ１２からデータ
レジスタ６６、デジタルインタフエース６８を介
して出力される。

これらS_AO，S_DOの出力信号が供給される出力装
置としては医療用レーザプリンタ（LP）、簡易
PACS、マルチフオーマツトカメラ、Ｘ線TVシ
ステム、病院内伝送等のデイスプレイ等を例示す
ることが出来る。

次に、第３図および第４図のタイムチヤート図
に従い、このビデオ画像収録装置の全体動作を説
明する。

ビデオ画像収録装置２２にビデオ信号S_iが入力
されると、水平垂直同期パルス除去回路２４によ
り画像信号のみがVIDEO（V_s）としてＡ／Ｄ変
換器２７へと供給される。当該画像信号VIDEO
（V_s）はＡ／Ｄ変換器ではサンプリングパルスSP
毎にリアルタイムにＡ／Ｄ変換され、ADD０〜
ADD７のデジタル信号をシリアル・パラレル変
換器２８へ出力する。ここで、サンプリングパル
スSPの出力タイミングは前記Ｆ／Ｖ変換器によ
り制御されるＭ分周回路を含むＮ逓倍回路１６で
制御されている。一方、ビデオ信号S_iはシンクセ
パレータ２６でHD信号とVD信号に分離され、
セレクタ３２へと入力される。ここで、書込タイ
ミング回路３６により書込スイツチ３８の導通状
態を条件にセレクタ３２からのVD信号の出力タ
イミングを図ることが出来る。

セレクタ３２からの出力されるHD信号はＦ／
Ｖ変換器４２により制御される等化パルス除去回
路４０で等化パルスが除去された後、位相比較器
４４へ供給される。位相比較器４４の出力は
VCO４８へと供給され、Ｎ逓倍されてサンプリ
ングパルスSPが作られる。このサンプリングパ
ルスSPはＮ分周器６０においてマイクロコンピ
ユータ６２により画像内の必要なサンプリングパ
ルス数が所望の数（例えば、1024）となるように
設定され位相比較器４４へフイードバツクされ
る。このフイードバツクされたサンプリングパル
スSPの周期とHD信号周期との同期がとられる。

ここで、実際のビデオ信号で１ライン分のパル
ス数の計算例に係るビデオ信号を第５図に示す。

これによれば、映像信号部分（Horizontal
Display Time）は49.6μsであり、この部分をパ
ルス数を1024でＡ／Ｄ変換する。従つて、パルス
間隔は48.4ns（49.6μs／1024）となり、このこと
から１ライン分のサンプリングクロツクパルス数
は次の計算式により求められる。すなわち、 63.5μs／48.4ns＝1312 これを前記第１式に代入すると次式に示すよう
に表現出来る。

1312(N)＝1024(A)＋288(B) 一方、前記Ａ／Ｄ変換器２７からのデータ
ADD０〜ADD７はシリアル・パラレル変換器２
８に導入され、次いで、レジスタ３０を経てデコ
ーダ５４からのSRSEL0〜SRSELFの各信号に基
づき、１フレーム毎に順番にフレームメモリ１２
に記憶される。なお、この場合、SRSELFから
若干遅れた信号DFCPのタイミングでフレームメ
モリ１２へ画像信号が記憶される。フレームメモ
リ１２のアドレス指定はアドレスカウンタ５０，
６４の出力信号Ｄ，Ｅの中、いずれかをフレーム
メモリタイミング回路５６からの信号SELで選択
してセレクタ５８で水平および垂直のアドレスの
切り換えを図ることによつて行われる。以上のよ
うな手順によりビデオ信号の取り込みがリアルタ
イムで可能となる。

次に、フレームメモリ１２に記憶された映像を
CRT等に表示する場合について説明する。先ず、
マイクロコンピユータ６２からの指令で前記フレ
ームメモリ１２に格納されている画像信号がシフ
トレジスタ６５へ供給され、次いで、Ｄ／Ａ変換
器５２によりＤ／Ａ変換された後、ビデオ出力ア
ナログ信号S_AOが生成される。当該ビデオ出力ア
ナログ信号S_AOの走査線はビデオ信号に対応した
ビデオジエネレータのHD、VDの入力信号に対
応して用意されたCRT等の表示装置で決定され
ている走査線に対応する。このことにより、入力
ビデオ信号S_iの走査線数等に支配されず別の走査
線数の映像にあつても鮮明に写し出すことが出来
る。また、フレームメモリ１２に記憶された信号
をデジタル値のまま出力する場合はデータレジス
タ６６、デジタルインタフエース６８を介してビ
デオ出力デジタル信号S_DOを出力させればよい。

なお、本実施態様ではＮ分周器でのＮ値はＮ＝
Ａ＋Ｂの式で求めたが、サンプリングした映像信
号の１ライン毎のサンプリングパルス周期を所望
の周期に決める場合、前記第２式で求めたように
決定してもよいことは勿論である。

この第２式を用いて第５図のビデオ信号のクロ
ツク数を計算する例を以下に示す。

〔63.5μs／48.4ns〕＝1312 この値は前記第１式によつて求めた値と実質的
に同一となる。この設定により信号画像の出力周
期とＡ／Ｄ変換器２７のサンプリング周期とのエ
リアシング（ビート）の発生が防止出来る。例え
ば、周期性パターンのビツトや文字「Ａ」が歪ん
で表示されるような不都合が生じることはない。

第６図に本発明に係る画像収録装置の第２の実
施態様を示す。なお、この第２の実施態様に適用
される画像収録装置の全体的なシステムは前記第
１の実施態様で示したものと同一であるので、同
一の構成要素には同一の参照符号を付しその詳細
な説明を省略する。

そこで、第６図に示すように、当該第２のシス
テムではレジスタ３０からの信号線が３個のフレ
ームメモリ７０，７２，７４の夫々に供給される
ように構成されている。一方、フレームメモリ７
０，７２，７４に対してマイクロコンピユータ６
２からの制御信号が供給されるようになつてお
り、この制御信号により映像信号の格納場所を３
個のフレームメモリ７０，７２，７４から自由に
選択出来る。

各フレームメモリ７０，７２，７４の出力信号
はシフトレジスタ６５と供給されている。この場
合、シフトレジスタ６５からの信号はＤ／Ａ変換
器５２を介してアナログ信号S_AVとして出力され、
あるいはデータレジスタ６６およびデジタルイン
タフエース６８を介し、デジタル信号S_DOとして
出力される。

このような構成とした場合、入力される映像信
号S_iはマイクロコンピユータ６２の制御信号によ
りフレームメモリ７０，７２，７４の中のいずれ
かへ記憶される。

一方、マイクロコンピユータ６２は前記フレー
ムメモリ７０，７２，７４の映像信号の格納状態
を判断して映像信号の入力および出力を同時に実
行することを可能とする。

従つて、この場合、入力する信号が走査線の異
なる信号であつても、これを同一の画像収録装置
に別個に記憶させることが出来、その上、夫々の
走査線を所望の走査線に変更したり、前述の種々
の出力装置（例えば、レーザプリンタ等）に適応
した出力信号を出力することを可能にする等、所
謂、画像バツフアとして本装置を応用することが
可能である。

以上がビデオ画像収録装置全体の動作説明図で
あり、次に、本発明に係るＦ／Ｖ変換器により制
御されるＭ分周回路を含むＮ逓倍回路１６につい
て添付の図面を参照しながら一層詳細に説明す
る。

第７図において、参照符号１６は本発明に係る
Ａ／Ｄ変換器２７のサンプリングパルスを発生す
るためのＦ／Ｖ変換器により制御されるＭ分周回
路を含むＮ逓倍回路を示す。当該Ｆ／Ｖ変換器に
より制御されるＭ分周回路を含むＮ逓倍回路１６
は、基本的には、Ｆ／Ｖ変換器４２と、等化パル
ス除去回路４０および周波数の分周比がプログラ
マブルに設定可能な周波数シンセサイザ１００と
からなる。なお、ここで、前記等化パルス除去回
路４０は時定数が３／4H（Ｈは水平同期信号の周
期）に設定される単安定マルチバイブレータから
構成されている。時定数を３／4Hに設定した理
由は等化パルスの挿入位置がずれても1H乃至
１／2Hの中間値を超えることがないものと想定
したためである。

当該Ｆ／Ｖ変換器により制御されるＭ分周回路
を含むＮ逓倍回路１６に入力する等化パルスを含
むHD信号は前記等化パルス除去回路４０に導入
される共に、前記Ｆ／Ｖ変換器４２のパルス整形
回路１０２および第１のローパスフイルタ
（LPF）１０４を介して前記等化パルス除去回路
４０の時定数制御端子Ｔに導入される。等化パル
ス除去回路４０の出力信号は前記周波数シンセサ
イザ１００を構成する位相比較器４４の基準入力
端子φ₁に導入される。当該位相比較器４４の出
力信号はローパスフイルタ（LPF）４６を介し
て電圧制御発振器（VCO）４８に導入される。
前記電圧制御発振器４８の出力信号は分周比が前
記Ｆ／Ｖ変換器４２により制御されるプリスケー
ラ４９に導入される。このプリスケーラ４９の分
周比はＭである。次いで、当該プリスケーラ４９
の出力信号はその分周比がマイクロコンピユータ
６２によつて制御されるＮ分周器６０至り、この
Ｎ分周器６０の出力は前記位相比較器４４の信号
入力端子φ₂に導入される。

一方、前記プリスケーラ４９の出力端子、すな
わち、Ｎ分周器６０との結節点にはサンプリング
パルスPSが発生する。このサンプリングパルス
SPはＡ／Ｄ変換器のそれとして用いられる。

本実施態様に係るＦ／Ｖ変換器より制御される
Ｍ分周回路を含むＮ逓倍回路は基本的には以上の
ように構成されるものであり、次にその作用並び
に効果について説明する。

そこで、入力される同期信号HDは第８Ａ図ａ
に示す波形状を呈している。すなわち、当該波形
には水平同期信号、垂直同期信号、等化パルスが
含まれる。

等化パルス除去回路４０を構成する単安定マル
チバイブレータは第８Ａ図ａに示した複合同期信
号CSの立ち下がりエツジによりトリガされ、
１／2Hの位置に挿入されている等化パルスおよ
び切込パルスは除去されるので、等化パルス除去
回路４０の出力波形は、第８Ａ図ｂに示すように
間隔が1Hになる。これは前記のように等化パル
ス除去回路４０を構成する単安定マルチバイブレ
ータの時定数を３／4Hに設定してあるためであ
る。

一方、前記等化パルス除去回路４０の時定数制
御端には、パルス整形回路１０２、LPF１０４
からなるＦ／Ｖ変換器４２の出力信号が導入され
ている。このため、入力される複合同期信号CS
に含まれる水平同期周波数（f_h）の周期が異なつ
ても、すなわち、異種の走査線を有する診断装置
からの出力信号に対しても前記等化パルスを除去
するように動作する。なお、この場合において、
パルス整形回路１０２の出力信号を第８Ａ図ｃに
示し、LPF４６の出力信号を第８Ａ図ｄに示す。

ところで、第８Ａ図ｄに示す時定数制御信号の
出力波形は複合同期信号CSに等化パルスが存在
する近傍で電圧が増加しているが、この等化パル
スの存在による電圧の増加分は本発明に係る等化
パルス除去作用には殆ど影響を及ぼすことはな
い。

その理由は、例えば、１フイールド期間中の走
査線を500本、すなわち、時間500Hに対し、等化
パルス数を18本、すなわち、時間9Hを考えると、
9H／500H×100＝1.8％であり、等化パルス除去
回路４０の時定数が３／4H±１／4H以内であれ
ばよいことを考慮すれば殆ど問題とならないレベ
ルであるからである。

また、前記等化パルス除去回路４０の時定数の
制御はＦ／Ｖ変換器４２によりフイードフオワー
ド制御されているので、高速にしかも安定した動
作が期待出来る。

次に、等化パルス除去回路４０の水平同期信号
出力は周波数シンセサイザ１００内の位相比較器
４４の基準入力端子φ₁に導入され、LPF４６、
VCO４８および予めマイクロコンピユータ６２
により使用される診断装置に対応した分周比Ｎが
設定されているＮ分周比６０を介して入力された
水平同期信号の周波数のＮ倍の信号が導出され
る。当該Ｎ逓倍信号は周波数シンセサイザ１００
により入力信号に正確に同期させることが可能で
あり、しかも水平同期信号毎に同期した信号を発
生するのでトリガジツタの発生を著しく抑制する
ことが可能である。そして、当該Ｎ逓倍信号SP
は図示しない画像収録装置を構成するＡ／Ｄ変換
器のサンプリングパルスSPとして利用される。

以上が本発明に係るＦ／Ｖ変換器により制御さ
れるＭ分周回路を含むＮ逓倍回路の詳細な説明で
ある。

ところで、第７図等に示すＮ逓倍回路としての
サンプリングパルスの生成回路は、前記したよう
に、各種の診断装置、すなわち異なる走査線数を
持つた診断装置からの複合同期信号を導入して当
該複合同期信号に対応したサンプリングパルスを
生成する回路であるが、前記走査線数の実際の数
は500乃至1000本程度であることが多い。そこで、
プリスケーラ４９の分周比を１乃至２程度にＦ／
Ｖ変換器４２の出力信号によつて自動的に制御出
来れば次の２つの理由により頗る好適である。す
なわち、周波数シンセサイザにおいて最も高速・高周
波化の困難なプログラマブル分周器の性能を緩
和することが出来るので、装置全体のクリチカ
ルポイントを高めることを可能とし、その結
果、装置全体としての処理能力の高速化を達成
することが出来る。

VCOの発振周波数を略一定化して系の安定
性を高めると共に発振帯域の狭帯域化により
VCOの外付部品の交換を不要とする。以上の
考察に基づき、本発明の一実施態様における波
形例を第８Ｂ図に示す第８Ｂ図は同期信号HDに含まれる水平同期信
号が約２倍に変化した時の各部の波形を示したも
のであり、第８Ｂ図において、上の波形図はその
変化前の波形図であり、下の波形図は変化後の波
形を示す。また、第８Ｂ図ａは水平同期信号、第
８Ｂ図ｂはＦ／Ｖ変換器４２の出力信号、第８Ｂ
図ｃはVCO４８の出力波形および第８Ｂ図ｄは
プリスケーラ４９の出力波形、すなわち、Ａ／Ｄ
変換器（図示せず）のサンプリングパルスとして
導入される波形である。

第８Ｂ図から容易に諒解されるように、本発明
に係るサンプリングパルス発生回路を形成するＮ
逓倍回路１６の中、プリスケーラ４９の分周比は
第８Ｂ図ｂに示すＦ／Ｖ変換器４２の出力信号に
よつて自動的に可変されるため、第８Ｂ図ｃに示
すようにVCO４８の出力周波数を略一定とする
ことが可能である。

次に、第９Ａ図に前記第１の実施例に係る装置
の第１応用例として、入力ビデオ信号S_iを走査線
が異なる複数の信号Ｆ，Ｇ，Ｈとして本装置へ入
力される場合について説明する。

この例では、走査線数の異なる信号はセレクタ
１１０を介してＦ／Ｖ変換器により制御されるＭ
分周回路を含むＮ逓倍回路１６で生成されるタイ
ミング信号により入力部１０でＡ／Ｄ変換され、
フレームメモリ１２へ記憶される。また、同様に
出力部１４は出力タイミング信号発生手段１８に
よつて制御される。この出力部１４をＤ／Ａ変換
器によつて構成すれば、前記の手順によりリアル
タイムにCRTモニタ（図示せず）上に静止面を
再現することが可能である。なお、図のように、
パソコン１１２を介してフロツピイデイスク等の
外部記憶装置１１４に映像情報を一時記憶させて
おき、ビデオジエネレータ（図示せず）の出力信
号を入力ビデオ信号として使用して出力タイミン
グを作り出し、フロツピイデイスクの内容をフレ
ームメモリ１２に移して出力すれば、診断装置が
ない場所においても診断画像を視認することが出
来、種々の画像評価のために用いることも可能で
ある。なお、ビデオジエネレータの出力信号は入
力信号と同じ信号を出力することが可能である。

次に、第１の実施態様に係る第２の応用例とし
て走査線を変換するシステムを第９Ｂ図に示す。

この実施態様ではフレームメモリ１２と出力部
１４との間に画像処理部１１６を介装し、フレー
ムメモリ制御部２０からの信号が供給される。画
像処理部１１６は公知の方法として補間若しくは
間引きすることにより得られた画像情報を画像の
垂直方向に出力タイミング信号発生手段１８から
の出力タイミングで出力することにより単一フオ
ーマツトでの出力が可能となる。このため、医療
用レーザプリンタの出力において、画面の垂直方
向に対し同一フオーマツトに正規化することによ
り、スキヤナの副走査の速度制御が不要となり、
この時、画像のアスペクト比を設定することも容
易に出来る。

また、簡易PACSにおいてデイスプレイ用
CRT等を用いる場合、単一な走査線のCRTのモ
ニタを使用することが出来る。

さらに、CRTマルチフオーマツトカメラに出
力する場合も単一の走査線のCRTモニタに表示
出来、各種診断モダリテイの写真が同一のフイル
ム上にレイアウト出来る。

第１０図に第１の実施態様に係る装置を画像収
集システムとして使用する場合のブロツク図を示
す。

すなわち、フレームメモリ１２に記憶された画
像は出力部１４を介して外部記憶装置１１４へと
取り込みを行うように構成されている。また、外
部記憶装置１１４としてはマイクロコンピユータ
内の磁気デイスクやフロツピイデイスク等が適用
出来る。外部記憶装置１１４に記憶された信号は
以下に示すようなシステムに必要に応じて出力す
ることが出来る。

従来の医療用レーザプリンタとしては画像メモ
リ、画像処理、レーザ光源、光変調、光走査、記
憶媒体搬送機能を有しており、各診断モダリテイ
の信号入力手段はデジタル信号インタフエースが
適用されている。この場合、夫々の目的に適合し
た画像処理を施して最終出力をレーザプリンタへ
出力しているので、各診断モダリテイ装置および
レーザプリンタサイドのハードウエア、ソフトウ
エア共にコスト高となる。このような場合に、本
出願の画像収録装置を用いれば、従来のシステム
に何ら変更を加えることなく、全ての診断モダリ
テイに対し適用出来且つ安価なシステムを組み込
むことが可能となる。

次いで、簡易PACSについて述べる。新しいデ
ジタル画像診断装置の急速な導入並びにその多様
化と、他方にあつて画像処理システムの高性能
化、低価格化、高速の画像読取装置の開発等の進
歩も目覚ましい。このような事情によつて画像情
報の総合化を図るためのPACSがある。本発明の
画像収録装置を用いれば、現在機器メーカにより
画像フオーマツトが異なる医療用画像に互換性が
得られ、既存の装置でPACSを構成することが出
来る。すなわち、このような医療システム画像収
集システムとして本装置を適用すれば、必要な時
に画像を出力させることが出来る効果が得られ
る。

次に、第２の実施態様で示したフレームメモリ
を複数備えた画像収録装置の応用例を示す。

第１１図に示すように、入力端子および出力端
子が夫々３個設けられたセレクタ１２０へは走査
線の異なつた入力信号Ｆ，Ｇ，Ｈが供給され、入
力部１０を介して３個のフレームメモリのいずれ
かへその画像信号を記憶させることが出来る。ま
た、これと同時に出力部１４からはセレクタ１２
２により記憶動作を遂行中のフレームメモリ以外
のフレームメモリから記憶された画像信号を出力
させることが出来る。

このようなシステムに構成することにより、所
謂、画像バツフアとして適用出来る。以下に、こ
の画像バツフアの適用例について述べる。

診断装置（CT、US、DF等）が複数有り、こ
れを、例えば、１台のマルチフオーマツトカメラ
で撮影しようとする場合、複数の診断装置から同
時に診断データを出力させると、撮影不可能とな
る。そこで、本システムを適用すれば、一次的に
データを蓄積することが可能であり複数の信号を
処理出来るようになる。また、１枚のフイルム上
にバツフアしたデータを編集することも可能とな
る。具体的には、循環器用に診断画像をバツフア
させて、手術のために必要な画像だけをハードコ
ピーしたり、CRT上にマルチフレーム表示した
りすることが出来る。また、マーゲン用として食
道の透視時等、リアルタイムで画像を入力して蓄
積させておき、必要な部分（患部）だけのハード
コピーを得るシステムにも適用出来る。さらに、
病院内外の伝送ターミナルとして通信の入力部に
本システムを配設し画像データをバツフアするシ
ステムにも適用出来る。

以上のように、本発明によれば、各種診断装置
等を構成する異種の撮像デバイスから出力される
走査線数の異なる複数の映像信号を１台のデジタ
ル画像収録装置内の画像メモリにＡ／Ｄ変換処理
する際のサンプリングパルスを発生する装置にお
いて、Ｆ／Ｖ変換器により制御される等化パルス
除去回路とプリスケーラを含む周波数シンセサイ
ザ構成としたため、入力する映像同期信号から等
化パルスを除去した水平同期信号が正確にＮ逓倍
された信号をサンプリングパルスとして得られ
る。しかも、等化パルス除去回路の時定数制御と
プリスケーラの分周比制御をフイードフオワード
制御で行つているため、相当に高速動作が可能で
あり、画像のリアルタイム処理を可能とする。そ
の結果、医療診断の迅速な対応が期待出来る。

以上、本発明について好適な実施態様を挙げて
説明したが、本発明はこの実施態様に限定される
ものではなく、本発明の要旨を逸脱しない範囲に
おいて種々の改良並びに設計の変更が可能なこと
は勿論である。

【図面の簡単な説明】

第１図は本発明に係るＦ／Ｖ変換器により制御
されるＭ分周回路を含むＮ逓倍回路が組み込まれ
る画像収録装置の全体ブロツク図、第２図は本発
明に係るＦ／Ｖ変換器により制御されるＭ分周回
路を含むＮ逓倍回路が組み込まれる画像収録装置
全体の第１の実施態様に係る詳細ブロツク図、第
３図はデイスプレイタイムチヤート図、第４図は
画像入力部のタイムチヤート図、第５図は映像信
号の一例を示す図、第６図は本発明に係るＦ／Ｖ
変換器により制御されるＭ分周回路を含むＮ逓倍
回路が組み込まれる画像収録装置全体の第２の実
施態様に係る詳細ブロツク図、第７図は本発明に
係るＦ／Ｖ変換器により制御されるＭ分周回路を
含むＮ逓倍回路の詳細ブロツク図、第８図は本発
明に係るＦ／Ｖ変換器により制御されるＭ分周回
路を含むＮ逓倍回路の詳細ブロツク図の波形説明
図、第９図および第１０図は本発明に係るＦ／Ｖ
変換器により制御されるＭ分周回路を含むＮ逓倍
回路が組み込まれる画像収録装置の第１の実施態
様の応用例図、第１１図は本発明に係るＦ／Ｖ変
換器により制御されるＭ分周回路を含むＮ逓倍回
路が組み込まれる画像収録装置の第２の実施態様
の応用例図である。１６…Ｆ／Ｖ変換器により制御されるＭ分周回
路を含むＮ逓倍回路、４０…等化パルス除去回
路、４２…Ｆ／Ｖ変換器、４４…位相比較器、４
６…ローパスフイルタ（LPF）、４８…電圧制御
発振器（VCO）、４９…プリスケーラ、６０…Ｎ
分周器、６２…マイクロコンピユータ、１００…
周波数シンセサイザ、１０４…ローパスフイルタ
（LPF）。

Claims

【特許請求の範囲】１入力信号として映像同期信号が供給されて前
記映像同期信号を前記映像同期信号の周波数に基
づく電圧に変換するＦ／Ｖ変換器と、入力信号として前記映像同期信号が供給され前
記映像同期信号によりトリガされて前記Ｆ／Ｖ変
換器の出力電圧の制御のもとに期間が（１／２）
Ｈを超えかつ1H未満の期間に制御される出力パ
ルスにより等化パルスを交互に除去して水平同期
信号とし、前記Ｆ／Ｖ変換器の出力電圧を分周比
制御信号とする可変分周比Ｍの可変分周回路を含
む周波数シンセサイザの基準入力信号として前記
水平同期信号を供給する等化パルス除去回路と、を備えてなることを特徴とするＦ／Ｖ変換器によ
り制御されるＭ分周回路を含むＮ逓倍回路。２特許請求の範囲第１項記載の回路において、
映像同期信号を入力信号とするＦ／Ｖ変換器は前
記映像同期信号を波形整形するパルス整形回路と
パルス整形回路の出力を入力とするローパスフイ
ルタとから構成され、ローパスフイルタの出力を
等化パルス除去回路の出力パルス制御のための電
圧とすることを特徴とするＦ／Ｖ変換器により制
御されるＭ分周回路を含むＮ逓倍回路。