JPH0582651A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0582651A JPH0582651A JP24128591A JP24128591A JPH0582651A JP H0582651 A JPH0582651 A JP H0582651A JP 24128591 A JP24128591 A JP 24128591A JP 24128591 A JP24128591 A JP 24128591A JP H0582651 A JPH0582651 A JP H0582651A
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- JP
- Japan
- Prior art keywords
- fuse element
- circuit
- signal line
- logic circuit
- signal
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- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体集積回路に係り、特に、配
線層より抵抗率の高いポリシリコン等のヒューズ素子を
用いた半導体集積回路における該ヒューズ素子の配置に
関し、ヒューズ素子の設置による影響で信号伝搬遅延時
間が大きくなるのを防止し、ひいてはそれに因る誤動作
等の諸々の悪影響を排除することを目的とする。 【構成】 入力信号用の信号線Ｓ1,Ｓ2 および制御用の
信号線Ｓ3 を有する第１の論理回路11と、異なる電圧の
２つの電源ラインＶcc, Ｖssの間で前記ヒューズ素子10
および抵抗素子13が直列に接続されて成り、該ヒューズ
素子および該抵抗素子の接続点が前記制御用の信号線に
接続されている第２の論理回路12とを具備し、該ヒュー
ズ素子の切断／未切断に応じて前記第１の論理回路を有
効または無効にするように構成する。
線層より抵抗率の高いポリシリコン等のヒューズ素子を
用いた半導体集積回路における該ヒューズ素子の配置に
関し、ヒューズ素子の設置による影響で信号伝搬遅延時
間が大きくなるのを防止し、ひいてはそれに因る誤動作
等の諸々の悪影響を排除することを目的とする。 【構成】 入力信号用の信号線Ｓ1,Ｓ2 および制御用の
信号線Ｓ3 を有する第１の論理回路11と、異なる電圧の
２つの電源ラインＶcc, Ｖssの間で前記ヒューズ素子10
および抵抗素子13が直列に接続されて成り、該ヒューズ
素子および該抵抗素子の接続点が前記制御用の信号線に
接続されている第２の論理回路12とを具備し、該ヒュー
ズ素子の切断／未切断に応じて前記第１の論理回路を有
効または無効にするように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路（以下
単にＩＣと称する）に係り、特に、配線層より抵抗率の
高いポリシリコン等のヒューズ素子を用いたＩＣにおけ
る該ヒューズ素子の配置に関する。
単にＩＣと称する）に係り、特に、配線層より抵抗率の
高いポリシリコン等のヒューズ素子を用いたＩＣにおけ
る該ヒューズ素子の配置に関する。
【０００２】
【従来の技術】ＩＣで用いられるヒューズ素子は典型的
にはポリシリコンで形成されており、通常の配線層（典
型的にはアルミニウムから成る）に比べてその抵抗率は
高いのが一般的である。このようなヒューズ素子は、例
えば冗長方式の半導体メモリ装置において冗長切り換え
を制御する回路部に用いられ、具体的には、図４に一例
として示されるように、或る論理ゲート11に入力される
複数の入力信号線Ｓ1,Ｓ2 の少なくとも１本（Ｓ2)に含
まれるように配置される。
にはポリシリコンで形成されており、通常の配線層（典
型的にはアルミニウムから成る）に比べてその抵抗率は
高いのが一般的である。このようなヒューズ素子は、例
えば冗長方式の半導体メモリ装置において冗長切り換え
を制御する回路部に用いられ、具体的には、図４に一例
として示されるように、或る論理ゲート11に入力される
複数の入力信号線Ｓ1,Ｓ2 の少なくとも１本（Ｓ2)に含
まれるように配置される。
【０００３】同図に示すように従来の配置形態では、ヒ
ューズ素子10は、入力信号線Ｓ2 に直列に挿入される形
で配置されている。
ューズ素子10は、入力信号線Ｓ2 に直列に挿入される形
で配置されている。
【０００４】
【発明が解決しようとする課題】従来の配置形態では、
信号経路中にヒューズ素子10を含む入力信号線Ｓ2 は、
信号経路中にヒューズ素子を含まない入力信号線Ｓ1 に
比して、必然的にその配線抵抗は高くなってしまう。そ
のため、ヒューズ素子10が挿入されている方の信号線Ｓ
2 では信号伝搬の遅延時間が相対的に大きくなってしま
うという問題がある。
信号経路中にヒューズ素子10を含む入力信号線Ｓ2 は、
信号経路中にヒューズ素子を含まない入力信号線Ｓ1 に
比して、必然的にその配線抵抗は高くなってしまう。そ
のため、ヒューズ素子10が挿入されている方の信号線Ｓ
2 では信号伝搬の遅延時間が相対的に大きくなってしま
うという問題がある。
【０００５】つまり、或る論理ゲートに複数の信号線が
並列的に入力され、しかもそのうち少なくとも一つの信
号線にヒューズ素子が含まれているような回路構成で
は、各信号線間に信号伝搬時間の不一致が生じる。その
ため、上述したような冗長回路ではアドレス信号の各ア
ドレスビットが論理ゲート等に同時に入力されず、場合
によっては、本来冗長すべきセルが選択された時でも、
上記信号伝搬の大きな遅延時間に起因して別のセルが誤
って選択され、それによって正しい冗長切り換えが行わ
れなくなるという可能性もある。これは、動作の信頼性
の観点から、好ましくない。
並列的に入力され、しかもそのうち少なくとも一つの信
号線にヒューズ素子が含まれているような回路構成で
は、各信号線間に信号伝搬時間の不一致が生じる。その
ため、上述したような冗長回路ではアドレス信号の各ア
ドレスビットが論理ゲート等に同時に入力されず、場合
によっては、本来冗長すべきセルが選択された時でも、
上記信号伝搬の大きな遅延時間に起因して別のセルが誤
って選択され、それによって正しい冗長切り換えが行わ
れなくなるという可能性もある。これは、動作の信頼性
の観点から、好ましくない。
【０００６】本発明は、かかる従来技術における課題に
鑑み創作されたもので、ヒューズ素子の設置による影響
で信号伝搬遅延時間が大きくなるのを防止し、ひいては
それに因る誤動作等の諸々の悪影響を排除することがで
きる半導体集積回路を提供することを目的としている。
鑑み創作されたもので、ヒューズ素子の設置による影響
で信号伝搬遅延時間が大きくなるのを防止し、ひいては
それに因る誤動作等の諸々の悪影響を排除することがで
きる半導体集積回路を提供することを目的としている。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明によれば、配線層より抵抗率の高いヒューズ
素子を用いた半導体集積回路であって、入力信号用の信
号線および制御用の信号線を有する第１の論理回路と、
異なる電圧の２つの電源ラインの間で前記ヒューズ素子
および抵抗素子が直列に接続されて成り、該ヒューズ素
子および該抵抗素子の接続点が前記制御用の信号線に接
続されている第２の論理回路とを具備し、該ヒューズ素
子の切断／未切断に応じて第１の論理回路を有効または
無効にすることを特徴とする半導体集積回路が提供され
る。
め、本発明によれば、配線層より抵抗率の高いヒューズ
素子を用いた半導体集積回路であって、入力信号用の信
号線および制御用の信号線を有する第１の論理回路と、
異なる電圧の２つの電源ラインの間で前記ヒューズ素子
および抵抗素子が直列に接続されて成り、該ヒューズ素
子および該抵抗素子の接続点が前記制御用の信号線に接
続されている第２の論理回路とを具備し、該ヒューズ素
子の切断／未切断に応じて第１の論理回路を有効または
無効にすることを特徴とする半導体集積回路が提供され
る。
【０００８】
【作用】上述した構成によれば、ヒューズ素子は、本来
の入力信号線とは無関係の制御用の信号線に含まれてお
り、その切断／未切断に応じて第１の論理回路の有効／
無効（すなわち使用／未使用）を決定するようにしてい
る。従って、従来形に見られたようなヒューズ素子の設
置に起因する各信号間の信号伝搬遅延時間の不揃い（す
なわち信号伝搬時間の不一致）が無くなり、それに因る
誤動作等の諸々の悪影響を排除することができる。
の入力信号線とは無関係の制御用の信号線に含まれてお
り、その切断／未切断に応じて第１の論理回路の有効／
無効（すなわち使用／未使用）を決定するようにしてい
る。従って、従来形に見られたようなヒューズ素子の設
置に起因する各信号間の信号伝搬遅延時間の不揃い（す
なわち信号伝搬時間の不一致）が無くなり、それに因る
誤動作等の諸々の悪影響を排除することができる。
【０００９】なお、本発明の他の構成上の特徴および作
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
【００１０】
【実施例】図１に本発明の一実施例としてのヒューズ素
子を用いたＩＣ装置の構成が概略的に示される。図示の
例では、×４構成の冗長方式の半導体メモリ装置の構成
が示され、ヒューズ素子は、冗長切り換えを制御する回
路部内の論理回路１(1a)に用いられている。
子を用いたＩＣ装置の構成が概略的に示される。図示の
例では、×４構成の冗長方式の半導体メモリ装置の構成
が示され、ヒューズ素子は、冗長切り換えを制御する回
路部内の論理回路１(1a)に用いられている。
【００１１】同図において、20a 〜20d は正規のメモリ
セルアレイ、21は冗長セルアレイ、22はアドレス信号の
一部（ロウアドレス信号Ａ1)に応答し、そのバッファリ
ングを行うと共に正規セルアレイ内の複数のワード線
（図示せず）のいずれかを選択するロウアドレスバッフ
ァおよびデコーダ、23はアドレス信号の一部（コラムア
ドレス信号Ａ2)に応答し、そのバッファリングを行うと
共に正規セルアレイ内の複数のビット線（図示せず）の
いずれかを選択するコラムアドレスバッファおよびデコ
ーダ、24は選択されたビット線に対応するデータ線を該
ビット線に接続するコラムゲート、25はコラムゲート24
と入出力端子I/O1〜I/O4の間に介在して読み出しデータ
のセンスおよび増幅を行うと共に書き込みデータの増幅
を行うセンスアンプ（Ｓ／Ａ）およびライトアンプ（Ｗ
／Ａ）回路、26はアドレス信号の一部（冗長アドレス信
号Ａ0)に基づいて冗長切り換えを制御する冗長制御回
路、27は冗長制御回路により冗長切り換え時にその対象
となる正規セルアレイに対応するＳ／ＡおよびＷ／Ａ回
路25の対応部分を非活性状態とするスイッチ回路、28は
冗長制御回路により冗長切り換え時に活性化される冗長
用Ｓ／ＡおよびＷ／Ａ回路、そして、29は冗長切り換え
時に冗長用Ｓ／ＡおよびＷ／Ａ回路28を対応するデータ
線Ｄ1 〜Ｄ4 に接続するスイッチ回路を示す。
セルアレイ、21は冗長セルアレイ、22はアドレス信号の
一部（ロウアドレス信号Ａ1)に応答し、そのバッファリ
ングを行うと共に正規セルアレイ内の複数のワード線
（図示せず）のいずれかを選択するロウアドレスバッフ
ァおよびデコーダ、23はアドレス信号の一部（コラムア
ドレス信号Ａ2)に応答し、そのバッファリングを行うと
共に正規セルアレイ内の複数のビット線（図示せず）の
いずれかを選択するコラムアドレスバッファおよびデコ
ーダ、24は選択されたビット線に対応するデータ線を該
ビット線に接続するコラムゲート、25はコラムゲート24
と入出力端子I/O1〜I/O4の間に介在して読み出しデータ
のセンスおよび増幅を行うと共に書き込みデータの増幅
を行うセンスアンプ（Ｓ／Ａ）およびライトアンプ（Ｗ
／Ａ）回路、26はアドレス信号の一部（冗長アドレス信
号Ａ0)に基づいて冗長切り換えを制御する冗長制御回
路、27は冗長制御回路により冗長切り換え時にその対象
となる正規セルアレイに対応するＳ／ＡおよびＷ／Ａ回
路25の対応部分を非活性状態とするスイッチ回路、28は
冗長制御回路により冗長切り換え時に活性化される冗長
用Ｓ／ＡおよびＷ／Ａ回路、そして、29は冗長切り換え
時に冗長用Ｓ／ＡおよびＷ／Ａ回路28を対応するデータ
線Ｄ1 〜Ｄ4 に接続するスイッチ回路を示す。
【００１２】図２には冗長制御回路26に用いられる論理
回路の一構成例が示される。図示の論理回路１は、本来
の入力信号（この場合にはアドレス信号）用の信号線Ｓ
1,Ｓ2 と制御用の入力信号線Ｓ3 を有する論理ゲート
（図示の例ではナンドゲート）11と、高電位の電源ライ
ンＶccと低電位の電源ラインＶssの間でヒューズ素子10
と抵抗器13が直列に接続されて成る論理回路12とを有し
ている。ヒューズ素子10と抵抗器13の接続点Ｎは制御用
の入力信号線Ｓ3 に接続されている。
回路の一構成例が示される。図示の論理回路１は、本来
の入力信号（この場合にはアドレス信号）用の信号線Ｓ
1,Ｓ2 と制御用の入力信号線Ｓ3 を有する論理ゲート
（図示の例ではナンドゲート）11と、高電位の電源ライ
ンＶccと低電位の電源ラインＶssの間でヒューズ素子10
と抵抗器13が直列に接続されて成る論理回路12とを有し
ている。ヒューズ素子10と抵抗器13の接続点Ｎは制御用
の入力信号線Ｓ3 に接続されている。
【００１３】この例では、ヒューズ素子10の抵抗（Ｒ1)
と抵抗器13の抵抗（Ｒ2)は、Ｒ1 ≪Ｒ2 の関係を満たす
ように選定されている。従って、接続点Ｎの電位は、ヒ
ューズ素子10が切断されている時はほぼＶssの電位（論
理的に“Ｌ”レベル）を呈し、ヒューズ素子10が未切断
の時はその分圧比〔Ｒ2 ／（Ｒ1 ＋Ｒ2)〕が極めて大き
いためにほぼＶccの電位（論理的に“Ｈ”レベル）を呈
する。
と抵抗器13の抵抗（Ｒ2)は、Ｒ1 ≪Ｒ2 の関係を満たす
ように選定されている。従って、接続点Ｎの電位は、ヒ
ューズ素子10が切断されている時はほぼＶssの電位（論
理的に“Ｌ”レベル）を呈し、ヒューズ素子10が未切断
の時はその分圧比〔Ｒ2 ／（Ｒ1 ＋Ｒ2)〕が極めて大き
いためにほぼＶccの電位（論理的に“Ｈ”レベル）を呈
する。
【００１４】つまり、ヒューズ素子10の切断／未切断に
応じて制御用入力信号線Ｓ3 の論理レベルが決定され、
それによって論理ゲート11の無効／有効の制御が行われ
る。この場合、論理ゲート11は、ヒューズ素子10の切断
時（制御用入力信号線Ｓ3 の電位が“Ｌ”レベルの時）
は入力信号（Ｓ1,Ｓ2)のレベルにかかわらずその出力信
号が“Ｈ”レベルに固定化されるので「無効」となり、
ヒューズ素子10の未切断時（制御用入力信号線Ｓ3 の電
位が“Ｈ”レベルの時）は入力信号（Ｓ1,Ｓ2)のレベル
に応じてその出力信号が決定されるので「有効」とな
る。
応じて制御用入力信号線Ｓ3 の論理レベルが決定され、
それによって論理ゲート11の無効／有効の制御が行われ
る。この場合、論理ゲート11は、ヒューズ素子10の切断
時（制御用入力信号線Ｓ3 の電位が“Ｌ”レベルの時）
は入力信号（Ｓ1,Ｓ2)のレベルにかかわらずその出力信
号が“Ｈ”レベルに固定化されるので「無効」となり、
ヒューズ素子10の未切断時（制御用入力信号線Ｓ3 の電
位が“Ｈ”レベルの時）は入力信号（Ｓ1,Ｓ2)のレベル
に応じてその出力信号が決定されるので「有効」とな
る。
【００１５】このように本実施例では、ヒューズ素子10
は本来の入力信号線Ｓ1,Ｓ2 には含まれず、それとは無
関係の制御用の信号線Ｓ3 に含まれていて、その切断／
未切断に応じて論理ゲート11の有効／無効を決定するよ
うにしている。その結果、各入力信号線の遅延時間は、
該ヒューズ素子を用いたことによる影響を受けなくな
る。従って、従来形に見られたような問題点（入力信号
線へのヒューズ素子の挿入に起因して生じる各入力信号
間の信号伝搬遅延時間の不揃い）を解消することがで
き、ひいてはそれに因る誤動作等の諸々の悪影響を排除
することができる。これは、半導体集積回路の動作信頼
性を高めることに寄与するものである。
は本来の入力信号線Ｓ1,Ｓ2 には含まれず、それとは無
関係の制御用の信号線Ｓ3 に含まれていて、その切断／
未切断に応じて論理ゲート11の有効／無効を決定するよ
うにしている。その結果、各入力信号線の遅延時間は、
該ヒューズ素子を用いたことによる影響を受けなくな
る。従って、従来形に見られたような問題点（入力信号
線へのヒューズ素子の挿入に起因して生じる各入力信号
間の信号伝搬遅延時間の不揃い）を解消することがで
き、ひいてはそれに因る誤動作等の諸々の悪影響を排除
することができる。これは、半導体集積回路の動作信頼
性を高めることに寄与するものである。
【００１６】図３には図２の論理回路の変形例が示され
る。図示の構成では、図２の構成と比較して、制御用入
力信号線Ｓ3 の論理レベルを決定する論理回路12a の構
成において各素子の接続順序を逆にしている。すなわ
ち、図３における論理回路12a では、電源ラインＶccと
Ｖssの間で抵抗器14とヒューズ素子10が直列に接続され
ている。この場合、図２の場合と同様に、ヒューズ素子
10の抵抗（Ｒ1)と抵抗器14の抵抗（Ｒ3)は、Ｒ1 ≪Ｒ3
の関係を満たすように選定されている。従って、接続点
Ｎの電位は、ヒューズ素子10が切断されている時はほぼ
Ｖccの電位（論理的に“Ｈ”レベル）を呈し、ヒューズ
素子10が未切断の時はその分圧比〔Ｒ1 ／（Ｒ3 ＋
Ｒ1)〕が極めて小さいためにほぼＶssの電位（論理的に
“Ｌ”レベル）を呈する。
る。図示の構成では、図２の構成と比較して、制御用入
力信号線Ｓ3 の論理レベルを決定する論理回路12a の構
成において各素子の接続順序を逆にしている。すなわ
ち、図３における論理回路12a では、電源ラインＶccと
Ｖssの間で抵抗器14とヒューズ素子10が直列に接続され
ている。この場合、図２の場合と同様に、ヒューズ素子
10の抵抗（Ｒ1)と抵抗器14の抵抗（Ｒ3)は、Ｒ1 ≪Ｒ3
の関係を満たすように選定されている。従って、接続点
Ｎの電位は、ヒューズ素子10が切断されている時はほぼ
Ｖccの電位（論理的に“Ｈ”レベル）を呈し、ヒューズ
素子10が未切断の時はその分圧比〔Ｒ1 ／（Ｒ3 ＋
Ｒ1)〕が極めて小さいためにほぼＶssの電位（論理的に
“Ｌ”レベル）を呈する。
【００１７】この場合にも、ヒューズ素子10の切断／未
切断に応じて制御用入力信号線Ｓ3 の論理レベルを決定
し、それによって論理ゲート11の有効／無効の制御を行
うことができる。従って、図２の場合と同様に、各入力
信号線Ｓ1,Ｓ2 の遅延時間はヒューズ素子10を用いたこ
とによる影響を受けなくなり、従来形に見られたような
問題点を解消することができる。
切断に応じて制御用入力信号線Ｓ3 の論理レベルを決定
し、それによって論理ゲート11の有効／無効の制御を行
うことができる。従って、図２の場合と同様に、各入力
信号線Ｓ1,Ｓ2 の遅延時間はヒューズ素子10を用いたこ
とによる影響を受けなくなり、従来形に見られたような
問題点を解消することができる。
【００１８】なお、上述した実施例ではヒューズ素子10
の切断／未切断に応じてその使用／未使用が決定される
論理回路として２入力のナンドゲート11を用いた場合に
ついて説明したが、その対象となる論理回路の形態につ
いてはこれに限定されない。本発明の要旨からも明らか
なように、本来の入力信号用の信号線に影響を与えない
ようにヒューズ素子が設けられている構成であれば、種
々の論理回路、論理ゲート等に適用され得ることは明ら
かであろう。
の切断／未切断に応じてその使用／未使用が決定される
論理回路として２入力のナンドゲート11を用いた場合に
ついて説明したが、その対象となる論理回路の形態につ
いてはこれに限定されない。本発明の要旨からも明らか
なように、本来の入力信号用の信号線に影響を与えない
ようにヒューズ素子が設けられている構成であれば、種
々の論理回路、論理ゲート等に適用され得ることは明ら
かであろう。
【００１９】また、上述した実施例ではヒューズ素子10
を用いたＩＣ装置として冗長方式の半導体メモリ装置を
例にとって説明したが、これは、本発明の要旨からも明
らかなように、本来の入力信号用の信号線に影響を与え
ないようにヒューズ素子が設けられている構成であれ
ば、種々のＩＣ装置に適用され得ることはもちろんであ
る。
を用いたＩＣ装置として冗長方式の半導体メモリ装置を
例にとって説明したが、これは、本発明の要旨からも明
らかなように、本来の入力信号用の信号線に影響を与え
ないようにヒューズ素子が設けられている構成であれ
ば、種々のＩＣ装置に適用され得ることはもちろんであ
る。
【００２０】
【発明の効果】以上説明したように本発明によれば、ヒ
ューズ素子を本来の入力信号用の信号線に影響を与えな
いように配置することにより、各入力信号間の信号伝搬
遅延時間の不揃いを無くし、ひいてはそれに因る誤動作
等の諸々の悪影響を排除することができる。
ューズ素子を本来の入力信号用の信号線に影響を与えな
いように配置することにより、各入力信号間の信号伝搬
遅延時間の不揃いを無くし、ひいてはそれに因る誤動作
等の諸々の悪影響を排除することができる。
【図１】本発明の一実施例としてのヒューズ素子を用い
たＩＣ装置の構成を概略的に示したブロック図である。
たＩＣ装置の構成を概略的に示したブロック図である。
【図２】図１における論理回路の一例を示す回路図であ
る。
る。
【図３】図２の論理回路の変形例を示す回路図である。
【図４】従来形の一例としてのヒューズ素子を用いた論
理回路の構成を示す回路図である。
理回路の構成を示す回路図である。
10…ヒューズ素子 11…第１の論理回路（ナンドゲート） 12,12a…第２の論理回路 13,14 …抵抗素子（抵抗器） Ｓ1,Ｓ2 …入力信号用の信号線 Ｓ3 …制御用の信号線（ヒューズ素子を含む信号線） Ｎ…ヒューズ素子と抵抗素子の接続点 Ｖcc, Ｖss…電源ライン
Claims (1)
- 【請求項１】 配線層より抵抗率の高いヒューズ素子(1
0)を用いた半導体集積回路であって、 入力信号用の信号線(S1,S2) および制御用の信号線(S3)
を有する第１の論理回路(11)と、 異なる電圧の２つの電源ライン(Vcc,Vss) の間で前記ヒ
ューズ素子および抵抗素子(13,14) が直列に接続されて
成り、該ヒューズ素子および該抵抗素子の接続点(N) が
前記制御用の信号線に接続されている第２の論理回路(1
2,12a)とを具備し、 該ヒューズ素子の切断／未切断に応じて前記第１の論理
回路を有効または無効にすることを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24128591A JPH0582651A (ja) | 1991-09-20 | 1991-09-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24128591A JPH0582651A (ja) | 1991-09-20 | 1991-09-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582651A true JPH0582651A (ja) | 1993-04-02 |
Family
ID=17071994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24128591A Pending JPH0582651A (ja) | 1991-09-20 | 1991-09-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582651A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742178A (en) * | 1994-09-14 | 1998-04-21 | Xilinx, Inc. | Programmable voltage stabilizing circuit for a programmable integrated circuit device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146195A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体記憶装置 |
| JPH03105948A (ja) * | 1989-09-19 | 1991-05-02 | Fujitsu Ltd | 半導体記憶装置 |
-
1991
- 1991-09-20 JP JP24128591A patent/JPH0582651A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146195A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体記憶装置 |
| JPH03105948A (ja) * | 1989-09-19 | 1991-05-02 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742178A (en) * | 1994-09-14 | 1998-04-21 | Xilinx, Inc. | Programmable voltage stabilizing circuit for a programmable integrated circuit device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970204 |