JPH0582640A - Forming method for layout data - Google Patents
Forming method for layout dataInfo
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- JPH0582640A JPH0582640A JP3239593A JP23959391A JPH0582640A JP H0582640 A JPH0582640 A JP H0582640A JP 3239593 A JP3239593 A JP 3239593A JP 23959391 A JP23959391 A JP 23959391A JP H0582640 A JPH0582640 A JP H0582640A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は半導体集積回路のレイア
ウトデータ作成方法に係り、詳しくはMOSLSIのレ
イアウトデータ作成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of creating layout data of a semiconductor integrated circuit, and more particularly to a method of creating layout data of MOSLSI.
【0002】近年、MOSLSIの多様化、規模の拡大
化に伴いレイアウトデータの効率のよい作成は製品の短
期納入を図る上で重要である。In recent years, with the diversification of MOSLSIs and the expansion of scale, efficient creation of layout data is important for achieving short-term delivery of products.
【0003】[0003]
【従来の技術】従来、MOSLSIにおいて、基板上に
形成されるMOSトランジスタのレイアウトデータを作
成する場合、ウェルのデータ、トランジスタを形成する
拡散データ及びゲート層のゲート層データを作成してM
OSトランジスタのレイアウトを作成する。続いて、こ
のMOSトランジスタのレイアウトに基づいて同MOS
トランジスタに対するコンタクトホールのコンタクトデ
ータ、バックゲート電極のための基板に対する基板コン
タクトの基板コンタクトデータ、電源配線及び信号配線
の配線・信号線データを順次作成していた。2. Description of the Related Art Conventionally, in a MOS LSI, when creating layout data of a MOS transistor formed on a substrate, well data, diffusion data forming a transistor, and gate layer data of a gate layer are created and M
Create a layout of OS transistors. Then, based on the layout of this MOS transistor,
The contact data of the contact hole for the transistor, the substrate contact data of the substrate contact for the substrate for the back gate electrode, and the wiring / signal line data of the power supply wiring and the signal wiring are sequentially created.
【0004】[0004]
【発明が解決しようとする課題】しかしながら、各レイ
アウトのためのデータを作成するにあたって、相互間の
デザインルールを確認しながら作成しなければならない
ため、その作成に非常に時間を要していた。殊に、後半
に行われる基板コンタクトデータのレイアウト作成作業
については、各レイアウトが複雑に入り組んだ状態で基
板コンタクトを配置する空き空間を探さなければならな
いため、非常に面倒でかつ時間を要していた。However, when creating the data for each layout, it is necessary to create the data while confirming the mutual design rules, which takes a very long time. Especially, in the layout creation work of the board contact data performed in the latter half, it is very troublesome and time consuming because it is necessary to search for an empty space for arranging the board contacts in a complicated state of each layout. It was
【0005】本発明は上記問題点を解消するためになさ
れたものであって、その目的はMOSトLSIのレイア
ウト作業の煩雑さを軽減しレイアウトデータ作成時間の
短縮化を図ることができる半導体集積回路装置のレイア
ウトデータ作成方法を提供することにある。The present invention has been made to solve the above problems, and its purpose is to reduce the complexity of layout work of a MOS LSI and reduce the layout data creation time. It is to provide a method for creating layout data of a circuit device.
【0006】[0006]
【課題を解決するための手段】本発明は上記問題点を解
決するため、ウェル形成領域、そのウェル形成領域内に
形成される複数のMOSトランジスタ形成領域及びゲー
ト層形成領域を指定してMOSトランジスタのレイアウ
トデータを作成する。一方、前記MOSトランジスタの
レイアウトに対するコンタクトホール形成領域、信号配
線形成領域及び各MOSトランジスタ形成領域上を通る
電源配線形成領域を指定して配線レイアウトのデータを
作成する。In order to solve the above problems, the present invention designates a well forming region, a plurality of MOS transistor forming regions and a gate layer forming region formed in the well forming region, and designates a MOS transistor. Create layout data for. On the other hand, wiring layout data is created by designating a contact hole formation region, a signal wiring formation region, and a power supply wiring formation region passing over each MOS transistor formation region for the layout of the MOS transistors.
【0007】次に前記ウェル形成領域を縮小させて縮小
ウェル形成領域を求めるとともに、前記各MOSトラン
ジスタ形成領域を拡大させて拡大MOSトランジスタ形
成領域を求める。続いて、その縮小ウェル形成領域から
各拡大MOSトランジスタ形成領域を取り除いた残りの
領域を求めた後にその領域を拡大し、その拡大させた領
域と電源配線形成領域とが重なる領域を求める。そし
て、その重なる領域を、基板コンタクトホールのサイズ
に合う大きさに縮小してバックゲート電極のための基板
コンタクト形成領域として決定する。Next, the well forming region is reduced to obtain a reduced well forming region, and each MOS transistor forming region is enlarged to obtain an enlarged MOS transistor forming region. Then, after obtaining the remaining region after removing each enlarged MOS transistor formation region from the reduced well formation region, the region is enlarged, and a region where the enlarged region and the power supply wiring formation region overlap is obtained. Then, the overlapping region is reduced to a size that matches the size of the substrate contact hole and is determined as a substrate contact formation region for the back gate electrode.
【0008】[0008]
【作用】従って、本発明によればバックゲート電極のた
めの基板コンタクト形成領域は先に指定したウェル形成
領域、各MOSトランジスタ形成領域及び電源配線形成
領域のレイアウトデータを使用することによって求める
ことができる。その結果、基板コンタクト形成領域はい
ちいち指定してレイアウトデータを作成する必要がな
い。Therefore, according to the present invention, the substrate contact forming region for the back gate electrode can be obtained by using the layout data of the well forming region, each MOS transistor forming region and the power supply wiring forming region which have been designated previously. it can. As a result, it is not necessary to individually specify the substrate contact formation region to create layout data.
【0009】[0009]
【実施例】以下、本発明を具体化した一実施例を図1〜
図5に従って説明する。なお、説明の便宜上図1で示す
完成したMOSLSIのレイアウトのデータ作成につい
て説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment embodying the present invention will now be described with reference to FIGS.
It will be described with reference to FIG. For convenience of explanation, the data creation of the layout of the completed MOSLSI shown in FIG. 1 will be described.
【0010】半導体基板上において、図2に示すように
まずP層かN層の領域(ウェル形成領域)10を指定し
てウェルデータを作成する。次に、そのウェルデータに
よって規定されたウェル形成領域10内において形成さ
れる複数個のMOSトランジスタ形成領域11を指定し
て拡散層レイアウトデータを作成する。拡散層データの
作成によってMOSトランジスタ形成領域11が形成さ
れると、ポリシリコンにて形成されるゲート層形成領域
12を指定してゲート層レイアウトデータを作成する。
この時点で各MOSトランジスタのレイアウトが作成さ
れる。On the semiconductor substrate, as shown in FIG. 2, first, a region 10 (well forming region) of a P layer or an N layer is designated to create well data. Next, diffusion layer layout data is created by designating a plurality of MOS transistor formation regions 11 formed within the well formation region 10 defined by the well data. When the MOS transistor forming region 11 is formed by creating the diffusion layer data, the gate layer layout data is created by designating the gate layer forming region 12 formed of polysilicon.
At this point, the layout of each MOS transistor is created.
【0011】次に、各MOSトランジスタに対するコン
タクトホール形成領域13を指定してコンタクトデータ
を作成する。続いて、前記各MOSトランジスタ形成領
域11上を通過する電源配線形成領域14を指定する信
号線データを作成するとともに、信号配線形成領域15
を指定して信号線データを作成する。なお、このコンタ
クトホール形成領域13、電源配線形成領域14及び信
号配線形成領域15の配線レイアウトはMOSトランジ
スタのレイアウトとは別のレイアウトとして扱い別デー
タとして作成する。Next, contact data is created by designating the contact hole forming region 13 for each MOS transistor. Subsequently, signal line data for designating the power supply wiring formation region 14 passing over each MOS transistor formation region 11 is created, and at the same time, the signal wiring formation region 15 is formed.
Specify to create signal line data. The wiring layout of the contact hole formation area 13, the power supply wiring formation area 14, and the signal wiring formation area 15 is treated as a layout different from the layout of the MOS transistors and is created as separate data.
【0012】次に、図1に示すバックゲート電極のため
の基板コンタクト形成領域17を決定する基板コンタク
トデータ作成処理を行う。まず、前記ウェル形成領域1
0のウェルデータを用いて同形成領域10を予め定めた
量(ミクロンオーダ)だけ縮小して、図3に示す縮小ウ
ェル形成領域10Aのデータを作成する。続いて、前記
MOSトランジスタ形成領域11の拡散層レイアウトデ
ータを用いて同形成領域11を予め定めた量(ミクロン
オーダ)だけ拡大して、図3に示す拡大トランジスタ形
成領域11Aのデータを作成する。この縮小及び拡大は
ウェル形成領域10内であって、各MOSトランジスタ
形成領域11間にバックゲート電極のための基板コンタ
クト形成領域17が形成できる空間があるかどうかを判
定し、形成できない空間を排除するために行うものであ
る。そして、そのウェル形成領域10を縮小する量はウ
ェル形成領域10内において基板コンタクト形成領域1
7が形成可能な位置を特定する範囲となる値にしてい
る。また、各MOSトランジスタ形成領域11を拡大す
る量は各MOSトランジスタ形成領域11間の各空間に
おいて基板コンタクト形成領域17が配置できない空間
のものが拡大させることによって互いに重なってしまう
値としている。そして、縮小ウェル形成領域10Aと拡
大トランジスタ形成領域11Aとで形成されたレイアウ
トにおいて、縮小ウェル形成領域10Aから拡大トラン
ジスタ形成領域11Aを取り除いた領域を1次候補領域
16とする。Next, a substrate contact data creation process for determining the substrate contact formation region 17 for the back gate electrode shown in FIG. 1 is performed. First, the well formation region 1
Using the well data of 0, the formation region 10 is reduced by a predetermined amount (micron order), and the data of the reduced well formation region 10A shown in FIG. 3 is created. Subsequently, the diffusion layer layout data of the MOS transistor formation region 11 is used to enlarge the formation region 11 by a predetermined amount (on the order of microns) to create data of the enlarged transistor formation region 11A shown in FIG. This reduction and enlargement is within the well formation region 10 and it is judged whether or not there is a space where the substrate contact formation region 17 for the back gate electrode can be formed between the MOS transistor formation regions 11, and the space that cannot be formed is eliminated. This is what you do to do it. Then, the amount of reducing the well formation region 10 is set in the well formation region 10 by the substrate contact formation region 1
7 is set to a value within a range for specifying the position where it can be formed. Further, the amount of enlargement of each MOS transistor formation region 11 is set to such a value that the spaces in which the substrate contact formation regions 17 cannot be arranged in the respective spaces between the MOS transistor formation regions 11 overlap each other by enlarging them. Then, in the layout formed by the reduced well formation region 10A and the enlarged transistor formation region 11A, a region obtained by removing the enlarged transistor formation region 11A from the reduced well formation region 10A is defined as a primary candidate region 16.
【0013】次に、この1次候補領域16を図4に示す
ように予め定めた量だけ拡大して2次候補領域16Aと
する。すなわち、1次候補領域16の幅方向はMOSト
ランジスタ形成領域11間の間隔と一致するように拡大
させるとともに、長さ方向はウェル形成領域10の縦方
向の長さと一致するように拡大させる。続いてこの2次
候補領域16Aと前記電源配線形成領域14とを合わせ
る。そして、重なる部分を3次候補領域16Bとする。Next, as shown in FIG. 4, the primary candidate area 16 is enlarged by a predetermined amount to form a secondary candidate area 16A. That is, the width direction of the primary candidate region 16 is expanded so as to coincide with the interval between the MOS transistor formation regions 11, and the length direction is expanded so as to coincide with the longitudinal length of the well formation region 10. Subsequently, the secondary candidate area 16A and the power supply wiring formation area 14 are combined. Then, the overlapping portion is set as the tertiary candidate area 16B.
【0014】図5に示すようにこの3次候補領域16B
を予め定めた量だけ(基板コンタクトホールのサイズに
一致するように)縮小し、その縮小して得た領域をバッ
クゲート電極のための基板コンタクト形成領域17とす
る。続いて、この基板コンタクト形成領域17とコンタ
クトホール形成領域13とを同一次元のレイアウトデー
タにすべく、この基板コンタクト形成領域17を指定す
るデータを先に作成したMOSトランジスタに対するコ
ンタクトホール形成領域13を指定するコンタクトデー
タとを合成する。As shown in FIG. 5, this tertiary candidate area 16B
Is reduced by a predetermined amount (to match the size of the substrate contact hole), and the region obtained by the reduction is used as the substrate contact formation region 17 for the back gate electrode. Then, in order to make the substrate contact formation region 17 and the contact hole formation region 13 have the same dimensional layout data, the data designating the substrate contact formation region 17 is set to the contact hole formation region 13 for the MOS transistor previously created. Combine with specified contact data.
【0015】この基板コンタクト形成領域17とコンタ
クトホール形成領域13を指定するデータと合成する
と、MOSLSIのレイアウトのデータ作成は終了す
る。そして、このバックゲート電極のための基板コンタ
クト形成領域17を決定する一連の基板コンタクトデー
タ作成処理はCAD装置にて自動的に求められ作成する
ことができる。When the substrate contact forming area 17 and the contact hole forming area 13 are combined with the data for designating them, the creation of the MOS LSI layout data is completed. Then, a series of substrate contact data creation processing for determining the substrate contact formation region 17 for the back gate electrode can be automatically obtained and created by the CAD device.
【0016】このように本実施例は先に設定したウェル
形成領域10、MOSトランジスタ形成領域11及び電
源配線形成領域14のレイウアトデータを加工するだけ
でバックゲート電極のための基板コンタクト形成領域1
7を指定するデータを作成することができる。しかも、
CAD装置にてこの一連の処理を容易に実行させること
ができるので、従来のように基板コンタクト形成領域1
7を配置する空き空間を探す手間はなくなり、レイアウ
トデータの作成労力を軽減することができるとともに、
作成時間を短縮することができる。As described above, according to the present embodiment, the substrate contact formation region 1 for the back gate electrode is formed only by processing the layout data of the well formation region 10, the MOS transistor formation region 11 and the power supply wiring formation region 14 which have been set previously.
Data specifying 7 can be created. Moreover,
Since this series of processes can be easily executed by the CAD device, the substrate contact forming region 1 as in the conventional case can be obtained.
There is no need to search for an empty space for arranging 7, and the labor for creating layout data can be reduced, and
Creation time can be shortened.
【0017】[0017]
【発明の効果】以上詳述したように本発明によれば、M
OSLSIのレイアウト作業の煩雑さを軽減しレイアウ
トデータ作成時間の短縮化をはかることができる優れた
効果がある。As described above in detail, according to the present invention, M
There is an excellent effect that the complexity of the layout work of the OSLSI can be reduced and the layout data creation time can be shortened.
【図1】本発明の一実施例を示すMOSLSIの完成レ
イアウト図である。FIG. 1 is a completed layout diagram of a MOS LSI showing an embodiment of the present invention.
【図2】基板コンタクト形成領域を除くMOSLSIの
レイアウト図である。FIG. 2 is a layout diagram of a MOS LSI excluding a substrate contact formation region.
【図3】縮小ウェル形成領域と拡大トランジスタ形成領
域のレイアウト図である。FIG. 3 is a layout diagram of a reduced well formation region and an enlarged transistor formation region.
【図4】2次候補領域と電源配線形成領域のレイアウト
図である。FIG. 4 is a layout diagram of a secondary candidate area and a power supply wiring forming area.
【図5】2次候補領域、電源配線形成領域及び基板コン
タクト形成領域との関係を示すレイアウト図である。FIG. 5 is a layout diagram showing a relationship among a secondary candidate region, a power supply wiring formation region, and a substrate contact formation region.
10 ウェル形成領域 10A 縮小ウェル形成領域 11 MOSトランジスタ領域 12 ゲート層形成領域 13 コンタクトホール形成領域 15 信号配線形成領域 16 残りの形成領域 16A 拡大させた領域 16B 重なる領域 17 基板コンタクト形成領域 10 Well Forming Region 10A Reduced Well Forming Region 11 MOS Transistor Region 12 Gate Layer Forming Region 13 Contact Hole Forming Region 15 Signal Wiring Forming Region 16 Remaining Forming Region 16A Enlarged Region 16B Overlapping Region 17 Substrate Contact Forming Region
Claims (1)
成領域(10)内に形成される複数のMOSトランジス
タ形成領域(11)及びゲート層形成領域(12)を指
定してMOSトランジスタのレイアウトデータを作成す
るとともに、バックゲート電極のための基板コンタクト
形成領域(17)、MOSトランジスタに対するコンタ
クトホール形成領域(13)及び信号配線形成領域(1
5)並びに前記各MOSトランジスタ形成領域(11)
上を通る電源配線形成領域(14)を指定して配線レイ
アウトのデータを作成するレイアウトデータ作成方法に
おいて、 前記基板コンタクト形成領域(17)を、 前記ウェル形成領域(10)を縮小するとともに、前記
各MOSトランジスタ形成領域(11)を拡大し、その
縮小ウェル形成領域(10A)から各拡大MOSトラン
ジスタ形成領域(11A)を取り除いた残りの形成領域
(16)を求めた後にその領域(16)を拡大し、その
拡大させた領域(16A)と前記電源配線形成領域(1
4)とが重なる領域(16B)を求め、次にその重なる
領域(16B)を基板コンタクトホールのサイズに合う
大きさに縮小して求めるようにしたことを特徴とするレ
イアウトデータ作成方法。1. Layout data of a MOS transistor by designating a well formation region (10), a plurality of MOS transistor formation regions (11) and a gate layer formation region (12) formed in the well formation region (10). And a substrate contact formation region (17) for the back gate electrode, a contact hole formation region (13) for the MOS transistor, and a signal wiring formation region (1
5) and each MOS transistor formation region (11)
A layout data creating method for creating wiring layout data by designating a power supply wiring formation region (14) passing above, wherein the substrate contact formation region (17) is reduced in size and the well formation region (10) is reduced. Each MOS transistor formation region (11) is enlarged, and the remaining formation region (16) obtained by removing each enlargement MOS transistor formation region (11A) from the reduced well formation region (10A) is obtained, and then the region (16) is determined. The enlarged area (16A) and the power supply wiring formation area (1
4) A layout data creating method, characterized in that an area (16B) overlapping with (4) is obtained, and then the area (16B) overlapping is reduced to a size that matches the size of the substrate contact hole.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3239593A JPH0582640A (en) | 1991-09-19 | 1991-09-19 | Forming method for layout data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3239593A JPH0582640A (en) | 1991-09-19 | 1991-09-19 | Forming method for layout data |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0582640A true JPH0582640A (en) | 1993-04-02 |
Family
ID=17047081
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3239593A Withdrawn JPH0582640A (en) | 1991-09-19 | 1991-09-19 | Forming method for layout data |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0582640A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6212671B1 (en) | 1997-10-20 | 2001-04-03 | Mitsubishi Electric System Lsi Design Corporation | Mask pattern data producing apparatus, mask pattern data producing method and semiconductor integrated circuit device |
WO2011077664A1 (en) * | 2009-12-25 | 2011-06-30 | パナソニック株式会社 | Semiconductor device |
-
1991
- 1991-09-19 JP JP3239593A patent/JPH0582640A/en not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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A300 | Withdrawal of application because of no request for examination |
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