JPH0582530A - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor deviceInfo
- Publication number
- JPH0582530A JPH0582530A JP24081291A JP24081291A JPH0582530A JP H0582530 A JPH0582530 A JP H0582530A JP 24081291 A JP24081291 A JP 24081291A JP 24081291 A JP24081291 A JP 24081291A JP H0582530 A JPH0582530 A JP H0582530A
- Authority
- JP
- Japan
- Prior art keywords
- base
- layer
- base layer
- semiconductor device
- mold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
Description
［発明の目的］ [Object of the Invention]
【０００１】[0001]
【産業上の利用分野】この発明は、高速バイポ−ラトラ
ンジスタ等の半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device such as a high speed bipolar transistor.
【０００２】[0002]
【従来技術】従来、半導体装置の製造においては、ベ−
ス層及びその引き出し電極を形成する際に、予め素子分
離を行った基板上にベ−ス層とベ−ス層の引き出し電極
とをエピタキシャル成長により形成する方法が広く用い
られている。図２を参照しながら従来のバイポ−ラトラ
ンジスタに用いられる半導体製造装置の製造工程を説明
する。2. Description of the Related Art Conventionally, in manufacturing a semiconductor device, a base has been used.
When forming a base layer and its lead electrode, a method of forming a base layer and a lead electrode of the base layer by epitaxial growth on a substrate in which elements have been separated in advance is widely used. A manufacturing process of a semiconductor manufacturing apparatus used for a conventional bipolar transistor will be described with reference to FIG.
【０００３】先ず、ｎ型−シリコン基板２１上に、ｐ+
型−ポリシリコン層２２を形成し、さらにその上に酸化
膜２３を形成する。次に、ベ−ス層形成領域に対応する
ｐ+ 型−ポリシリコン層２２及び酸化膜２３の部分を除
去し、ベ−ス層となるｐ型−シリコン層２４を基板２１
のベ−ス層形成領域上にエピタキシャル成長させる。こ
の後、酸化膜２３及びｐ型−シリコン層２４の上、並び
にｐ+ 型−ポリシリコン層２２及び酸化膜２３の側壁
に、ｐ+ 型−ポリシリコン層２５を形成する。そして、
このｐ+ 型−ポリシリコン層２５のうち、ｐ+ 型−ポリ
シリコン層２２の側壁以外の部分を除去した後、酸化膜
２３及びｐ+ 型−ポリシリコン層２５の側壁に窒化膜の
サイドウォ−ル２６を形成する。最後に、酸化膜２３、
ｐ型−シリコン層２４及びサイドウォ−ル２６上にｎ型
−ポリシリコン層２７を形成しエミッタ電極とする。First, on the n-type silicon substrate 21, p+
A mold-polysilicon layer 22 is formed, and oxidation is further performed thereon.
The film 23 is formed. Next, corresponding to the base layer forming region
p+ The mold-polysilicon layer 22 and oxide film 23 are removed.
Then, the p-type silicon layer 24 to be the base layer is formed on the substrate 21.
Epitaxially grown on the base layer forming region. This
After that, on the oxide film 23 and the p-type-silicon layer 24,
To p+ Side wall of mold-polysilicon layer 22 and oxide film 23
, P+ A mold-polysilicon layer 25 is formed. And
This p+ Of the mold-polysilicon layer 25, p+ Mold-Poly
After removing portions other than the sidewalls of the silicon layer 22, an oxide film
23 and p+ On the sidewall of the mold-polysilicon layer 25, a nitride film is formed.
The side wall 26 is formed. Finally, the oxide film 23,
p-type-n-type on silicon layer 24 and sidewalls 26
-A polysilicon layer 27 is formed to serve as an emitter electrode.
【０００４】このような製造方法により、薄いベ−ス層
となるｐ型−シリコン層２４と厚い引き出し電極となる
ｐ+ 型−ポリシリコン層２２とを有する高速のバイポ−
ラトランジスタが製造される。By such a manufacturing method, the p-type-silicon layer 24 which becomes a thin base layer and p + which becomes a thick lead electrode are formed. Mold-high speed bipolar with polysilicon layer 22
Rat transistors are manufactured.
【０００５】しかしながら、このような従来技術におい
ては、ｐ+ 型−ポリシリコン層２２形成後に作製される
ベ−ス層となるｐ型−シリコン層２４の結晶成長の際
に、ｐ+ 型−ポリシリコン層２２の界面からポリシリコ
ン核が成長し、その結果、ｐ+ 型−ポリシリコン層２２
の形成後に形成されるｐ型−シリコン層２４の結晶成長
においては、これらの層の界面近傍に多くの欠陥が存在
することが知られている。このため、ｐ+ 型−ポリシリ
コン層２２とｐ型−シリコン層２４との界面が不連続と
なって、これらの層が連続には接続されず、従って、ベ
−ス引き出し電極が高抵抗化してしまう。However, in such a conventional technique, p + At the time of crystal growth of the p-type-silicon layer 24 which will be the base layer formed after the formation of the type-polysilicon layer 22, p + Polysilicon nuclei grow from the mold-polysilicon layer 22 interface, resulting in p + Mold-polysilicon layer 22
It is known that in the crystal growth of the p-type-silicon layer 24 formed after the formation of Al, many defects exist near the interface between these layers. Therefore, p + The interface between the type-polysilicon layer 22 and the p-type-silicon layer 24 becomes discontinuous, these layers are not connected continuously, and the resistance of the base lead electrode becomes high.
【０００６】この結果、ベ−ス抵抗を低減することを目
的として、ベ−ス層となるｐ型−シリコン層２４を厚く
形成して引き出し電極としてのｐ+ 型−ポリシリコン層
２２との接続面積を大きくすると半導体装置の高速化が
阻害されてしまい、逆に高速化を目的としてベ−ス層を
薄くすると低いベ−ス抵抗を実現することができないと
いう問題点がある。As a result, for the purpose of reducing the base resistance, the p-type-silicon layer 24 serving as the base layer is formed thick to form p + as the lead electrode. If the connection area with the mold-polysilicon layer 22 is increased, the speedup of the semiconductor device is hindered, and conversely, if the base layer is thinned for the purpose of speeding up, a low base resistance cannot be realized. There is a problem.
【０００７】[0007]
【発明が解決しようとする課題】この発明はかかる事情
に鑑みてなされたものであって、ベ−ス抵抗の低抵抗化
及びベ−ス層の薄層化による高速化を同時に実現するこ
とができ、高性能の半導体を得ることができる半導体装
置の製造方法を提供することを目的とする。 ［発明の構成］SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and it is possible to simultaneously realize low resistance of the base resistance and high speed by thinning the base layer. It is an object of the present invention to provide a method of manufacturing a semiconductor device that can obtain a high-performance semiconductor. [Constitution of Invention]
【０００８】[0008]
【課題を解決するための手段】この発明は、上記課題を
解決するために、エピタキシャル成長によりにベ−ス層
を形成する工程と、ベ−ス層からのベ−ス引き出し電極
を形成する工程とを有する半導体装置の製造方法であっ
て、前記ベ−ス層を選択成長により形成した後、前記ベ
−スの少なくとも一部を覆うようにエピタキシャル成長
により連続したベ−ス引き出し電極を形成することを特
徴とする半導体装置の製造方法を提供する。In order to solve the above problems, the present invention comprises a step of forming a base layer by epitaxial growth, and a step of forming a base lead electrode from the base layer. A method of manufacturing a semiconductor device comprising: forming a base layer by selective growth, and then forming a continuous base extraction electrode by epitaxial growth so as to cover at least a part of the base. A method of manufacturing a characteristic semiconductor device is provided.
【０００９】[0009]
【作用】この発明においては、基板上に選択成長により
形成したベ−ス層の上に、ベ−スの少なくとも一部を覆
うようにエピタキシャル成長により連続したベ−ス引き
出し電極を形成するので、ベ−ス層とベ−ス引き出し電
極との界面の欠陥が低減されて両者間の接続が良好とな
り、ベ−ス抵抗の低抵抗化が実現される。また、ベ−ス
引き出し電極を厚く形成することが可能であり、かつベ
−ス層上の広い面積でベ−ス層と引き出し電極とを接触
させることができるため、一層ベ−ス抵抗の低抵抗化を
図ることができる。さらに、引き出し電極をベ−ス層上
に形成するので、ベ−ス層の厚みにかかわらず引き出し
電極とベ−ス層との接触面積を確保することができ、ベ
−ス層の薄層化が可能である。従って、半導体装置の高
速化を実現することができる。このように、ベ−ス抵抗
の低抵抗化と半導体装置の高速化とを同時に達成するこ
とができるので、より高性能な半導体を得ることができ
る。In the present invention, the continuous base extraction electrode is formed by epitaxial growth on the base layer formed by selective growth on the substrate so as to cover at least a part of the base. -Defects at the interface between the base layer and the base extraction electrode are reduced, the connection between the two is improved, and the base resistance is reduced. Further, since the base lead-out electrode can be formed thick and the base layer and the lead-out electrode can be brought into contact with each other over a wide area on the base layer, the base resistance is further reduced. Resistance can be increased. Furthermore, since the extraction electrode is formed on the base layer, the contact area between the extraction electrode and the base layer can be secured regardless of the thickness of the base layer, and the base layer can be thinned. Is possible. Therefore, speeding up of the semiconductor device can be realized. In this way, lowering of the base resistance and speeding up of the semiconductor device can be achieved at the same time, so that a higher performance semiconductor can be obtained.
【００１０】[0010]
【実施例】以下、この発明の実施例について図１を参照
して説明する。Embodiments of the present invention will be described below with reference to FIG.
【００１１】先ず、図１（ａ）に示すように、例えばｎ
型−Ｓｉ基板１上に、ｎ+ 型−埋め込み層２を設けた
後、その上に凸状部３ａを有するｎ型−Ｓｉエピタキシ
ャル層３を形成する。そして、この層３の凸状部３ａを
除いた領域に素子分離用の厚い酸化膜４を形成する。次
いで、選択エピタキシャル成長により、ｎ型−Ｓｉエピ
タキシャル層３の凸状部３ａの上に５００Ａ程度の厚み
のｐ+ 型−ベ−ス層５を形成する。その後、パタ−ニン
グにより酸化膜６をｐ+ 型−ベ−ス層５上の中央部分に
形成した後、２０００Ａ程度の厚みのｐ+ 型−シリコン
層７及びｐ+ 型−ポリシリコン層８をエピタキシャル成
長により夫々酸化膜４，６及びベ−ス層５上に同時に形
成する。これらｐ+ 型−シリコン層７及びｐ+ 型−ポリ
シリコン層８の界面は連続しており、ベ−ス層５の引き
出し電極として機能する。First, as shown in FIG. 1A, for example, n
On the mold-Si substrate 1, n + After the type-buried layer 2 is provided, the n-type Si epitaxial layer 3 having the convex portion 3a is formed thereon. Then, a thick oxide film 4 for element isolation is formed in a region of the layer 3 excluding the convex portions 3a. Then, by selective epitaxial growth, p + having a thickness of about 500 A is formed on the convex portion 3a of the n-type Si epitaxial layer 3. A mold base layer 5 is formed. After that, the oxide film 6 is p + After being formed in the central portion on the mold base layer 5, p + with a thickness of about 2000 A is formed. Mold-silicon layer 7 and p + The type-polysilicon layer 8 is simultaneously formed on the oxide films 4 and 6 and the base layer 5 by epitaxial growth. These p + Mold-silicon layer 7 and p + The interface between the mold and the polysilicon layer 8 is continuous and functions as a lead electrode for the base layer 5.
【００１２】次に、図１（ｂ）に示すように、酸化膜６
をエッチングにより１００Ａ程度残存させて除去した
後、絶縁用の窒化膜９を、酸化膜６、ｐ+ 型−シリコン
層７及びｐ+ 型−ポリシリコン層８の全体を覆うように
形成する。そして、ベ−ス層５の中央部のエミッタ開口
部分の窒化膜９及び酸化膜６を夫々ＲＩＥ及びエッチン
グにより除去する。Next, as shown in FIG. 1B, the oxide film 6 is formed.
Is removed by etching to leave about 100 A, and then the insulating nitride film 9 is replaced with the oxide film 6, p + Mold-silicon layer 7 and p + The mold-polysilicon layer 8 is formed so as to cover the entire surface. Then, the nitride film 9 and the oxide film 6 in the emitter opening portion at the center of the base layer 5 are removed by RIE and etching, respectively.
【００１３】最後に、ベ−ス層５のエミッタ開口部分に
エミッタ用のｎ+ 型−ポリシリコン層１０を形成し、図
１（ｃ）に示すようなバイポ−ラトランジスタが製造さ
れる。Finally, in the emitter opening portion of the base layer 5, n + for the emitter is formed. A mold-polysilicon layer 10 is formed, and a bipolar transistor as shown in FIG. 1C is manufactured.
【００１４】このようなバイポ−ラトランジスタにおい
ては、引き出し電極の一部としてのｐ+ 型−シリコン層
７がベ−ス層５を覆うようにエピタキシャル成長により
形成されているので、これらの間の欠陥が極めて少な
く、これらの接続が良好となり、ベ−ス抵抗の低抵抗化
が実現される。また、ベ−ス引き出し電極としてのｐ+
型−シリコン層７及びｐ+ 型−ポリシリコン層８を厚く
形成することが可能であり、かつベ−ス層５上の広い面
積でベ−ス層５と引き出し電極としてのｐ+ 型−シリコ
ン層７とを接触させることができるため、一層ベ−ス抵
抗の低抵抗化を図ることができる。Odor of such a bipolar transistor
P as part of the extraction electrode+ Mold-silicon layer
By epitaxial growth so that 7 covers the base layer 5.
Since they are formed, the number of defects between them is extremely small.
In addition, these connections are good and the base resistance is low.
Is realized. Also, p as a base lead electrode+
Mold-silicon layer 7 and p+ Mold-thick polysilicon layer 8
A wide surface that can be formed and is on the base layer 5.
The base layer 5 and p as the extraction electrode+ Mold-Silico
Since it is possible to make contact with the base layer 7,
It is possible to reduce the resistance.
【００１５】さらに、ベ−ス引き出し電極としてのｐ+
型−シリコン層７をベ−ス層５上に形成するので、ベ−
ス層５の厚みにかかわらず引き出し電極としてのｐ+ 型
−シリコン層７とベ−ス層５との接触面積を確保するこ
とができ、ベ−ス層５の薄層化が可能である。従って、
半導体装置の高速化を実現することができる。このよう
に、ベ−ス抵抗の低抵抗化と半導体装置の高速化とを同
時に達成することができるので、極めて高性能なバイポ
−ラトランジスタが実現できる。Further, p + as a base extraction electrode
Since the mold-silicon layer 7 is formed on the base layer 5, the base
P + as the extraction electrode regardless of the thickness of the cathode layer 5 The contact area between the mold-silicon layer 7 and the base layer 5 can be secured, and the base layer 5 can be thinned. Therefore,
Higher speed of the semiconductor device can be realized. In this way, the resistance of the base resistance can be reduced and the speed of the semiconductor device can be increased at the same time, so that an extremely high-performance bipolar transistor can be realized.
【００１６】なお、この発明は上記実施例に限定される
ことなく種々変形が可能である。例えば、バイポ−ラト
ランジスタを例にとって説明したが、これに限らずベ−
ス層をエピタキシャル成長により基板上に形成し、ベ−
ス層からのベ−ス引き出し電極を形成する半導体装置で
あれば適用可能である。また、各層の導電型も一例に過
ぎず、ｐ型とｎ型とが逆であってもかまわない。The present invention is not limited to the above embodiment, but can be variously modified. For example, although the bipolar transistor has been described as an example, the invention is not limited to this.
Base layer on the substrate by epitaxial growth and
Any semiconductor device can be applied as long as it is a semiconductor device that forms a base lead electrode from the base layer. Also, the conductivity type of each layer is merely an example, and the p-type and the n-type may be reversed.
【００１７】[0017]
【発明の効果】この発明によれば、ベ−ス抵抗の低抵抗
化及びベ−ス層の薄層化による高速化を同時に実現する
ことができ、高性能の半導体を得ることができる半導体
装置の製造方法が提供される。According to the present invention, it is possible to simultaneously realize a low base resistance and a high speed by thinning the base layer, and obtain a high performance semiconductor device. A method of manufacturing the same is provided.
【図１】この発明の半導体装置の製造方法の一実施例を
説明するための図。FIG. 1 is a diagram for explaining an embodiment of a method for manufacturing a semiconductor device of the present invention.
【図２】従来の製造方法で製造された半導体装置を示す
断面図。FIG. 2 is a sectional view showing a semiconductor device manufactured by a conventional manufacturing method.
１；Ｓｉ基板、２；埋め込み層、３；Ｓｉエピタキシャ
ル層，４，６；酸化膜、５；ベ−ス層、７；シリコン層
（引き出し電極）、８；ポリシリコン層（引き出し電
極）、９；窒化膜、１０；ポリシリコン層（エミッタ電
極）。1; Si substrate, 2; Buried layer, 3; Si epitaxial layer, 4, 6; Oxide film, 5; Base layer, 7; Silicon layer (lead electrode), 8; Polysilicon layer (lead electrode), 9 Nitride film, 10; polysilicon layer (emitter electrode).
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井納 和美 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 吉野 千博 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kazumi Ino 1 Komukai-shi, Kawasaki-shi, Kanagawa Kanagawa Toshiba Research Institute Ltd. (72) Inventor Chihiro Yoshino Komukai, Kouki-ku, Kawasaki-shi, Kanagawa Toshiba Town No. 1 Inside Toshiba Research Institute, Inc.
Claims (1)
成する工程と、ベ−ス層からのベ−ス引き出し電極を形
成する工程とを有する半導体装置の製造方法において、
前記ベ−ス層を選択成長により形成した後、前記ベ−ス
の少なくとも一部を覆うようにエピタキシャル成長によ
り連続したベ−ス引き出し電極を形成することを特徴と
する半導体装置の製造方法。1. A method of manufacturing a semiconductor device, comprising: a step of forming a base layer by epitaxial growth; and a step of forming a base lead electrode from the base layer.
After the base layer is formed by selective growth, a continuous base extraction electrode is formed by epitaxial growth so as to cover at least a part of the base, and a method for manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24081291A JPH0582530A (en) | 1991-09-20 | 1991-09-20 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24081291A JPH0582530A (en) | 1991-09-20 | 1991-09-20 | Manufacturing method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582530A true JPH0582530A (en) | 1993-04-02 |
Family
ID=17065056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24081291A Pending JPH0582530A (en) | 1991-09-20 | 1991-09-20 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582530A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180272608A1 (en) * | 2017-03-24 | 2018-09-27 | Korea Institute Of Machinery & Materials | 3d printing device for multiple materials and 3d printing method for multiple materials |
-
1991
- 1991-09-20 JP JP24081291A patent/JPH0582530A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180272608A1 (en) * | 2017-03-24 | 2018-09-27 | Korea Institute Of Machinery & Materials | 3d printing device for multiple materials and 3d printing method for multiple materials |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5496745A (en) | Method for making bipolar transistor having an enhanced trench isolation | |
| JP2746225B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2599550B2 (en) | Manufacturing method of lateral bipolar transistor | |
| JPH02165636A (en) | Bipolar transistor and its | |
| JPH0864615A (en) | Manufacture of bipolar transistor | |
| JPH08274108A (en) | Semiconductor device and its manufacture | |
| JPH0582530A (en) | Manufacturing method of semiconductor device | |
| JP3002964B2 (en) | Manufacturing method of bipolar semiconductor device | |
| JPH06302826A (en) | Insulated gate field-effect transistor and preparation thereof | |
| JP2613029B2 (en) | Manufacturing method of super self-aligned vertical structure bipolar transistor | |
| JP2613031B2 (en) | Manufacturing method of bipolar transistor | |
| JPH0529328A (en) | Semiconductor device and manufacture thereof | |
| JP3260009B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPS62154779A (en) | Semiconductor integrated circuit device | |
| JP2862705B2 (en) | Heterojunction semiconductor device and method of manufacturing the same | |
| JP3104282B2 (en) | Method for manufacturing semiconductor device | |
| JP3013438B2 (en) | Semiconductor integrated circuit device | |
| JP2003068749A (en) | Semiconductor device and manufacturing method thereof | |
| JPH0476922A (en) | Manufacture of bipolar transistor | |
| JP2001068478A (en) | Semiconductor device and its manufacture | |
| JPH11307541A (en) | Semiconductor device and producing method therefor | |
| JPH04294543A (en) | Manufacture of semiconductor device | |
| JPH04137733A (en) | Bipolar transistor and manufacture thereof | |
| JPH056896A (en) | Bipolar transistor and manufacture thereof | |
| JPH06120235A (en) | Semiconductor device |