JPH0581369A - 遅延時間解析装置 - Google Patents

Abstract

(57)【要約】 【目的】 回路の遅延情報を容易に獲得する事を目的と
している。 【構成】 電子回路の設計段階を表すレベル情報が付加
された回路データを記憶する回路データ記憶部２と、回
路データ記憶部２に記憶されている回路データに付加さ
れたレベル情報に応じた設計段階の遅延時間解析手法４
１〜４３を記憶する遅延時間解析手法記憶部４と、回路
データ記憶部２に記憶されている回路データに付加され
たレベル情報を認識して該レベル情報に応じた遅延時間
解析手法４１〜４３を遅延時間解析手法記憶部４から抽
出して遅延時間解析を実行させる回路レベル管理部３
と、解析された遅延時間を任意のレベルに変換する変換
ライブラリ５１，５２とから構成されている。 【効果】 様々なレベルの回路データが混在する回路デ
ータの遅延時間解析を容易に実行でき、設計の任意の状
態で検証可能とし、設計効率を向上させることができる

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路の遅延時間解
析装置に関する。

【０００２】

【従来の技術】大規模論理回路は一般に、回路をいくつ
かの部分回路に分割して設計を行い、後に一つの回路に
まとめるという手法が採られている。このような設計手
法を用いた場合には、各部分回路を複数の設計者が分担
して独立に設計を進めることで設計期間の短縮を謀るこ
とができる。しかしこのように分担してそれぞれ独立に
設計を進めることで、設計の進捗状況が部分回路によっ
て全く異なってくる。また、計算機のメモリ容量等の問
題から設計過程の各段階での回路データの履歴はほとん
ど保存していることがないため、設計の途中段階で部分
回路をつなぎ合わせると、一つの回路データの中に、初
期段階のレジスタ間のデータ転送情報を実現した回路デ
ータから、最終段階のテクノロジに依存した素子で構成
された回路データまで様々なレベルの部分回路データが
混在していることになる。

【０００３】一方、回路データに課せられたパス遅延時
間等の設計仕様上の制約条件は絶対的なものであり、最
終段階のテクノロジに依存した回路データも混在してい
るデータ上で如何なる最適化処理を施してもその設計仕
様を満たすことができなかった場合には再設計をしなけ
ればならない。これにより設計者は回路の設計スケジュ
ールを大きく狂わすこととなってしまう。このような事
態を避けるためには、なるべく設計の初期段階で設計方
針の再検討等の可能性を把握することが肝要である。こ
のため、設計の途中段階における回路全体の評価、検証
は必須である。遅延時間解析ツールは一般に各レベルに
依存して入力データも処理内容も処理方法も異っている
ため、このような設計の途中段階で回路全体の遅延時間
解析を行うには、設計者が回路データを構成する全ての
素子の種類を調査して回路がどのレベルに属するかを判
別し、各部分回路データのレベルに合った遅延時間解析
ツールを別個に起動して、求めた各々部分回路データの
遅延時間情報を人手で結合することで回路全体の遅延時
間情報を求めるという手法を採ってきた。あるいは、設
計システム全体の処理内容や遅延時間解析対象回路デー
タの設計履歴情報等、様々な情報を入力・設定すること
により、システムが回路データのレベルを自動的に解析
してツールを起動するという手法も採られてきた。

【０００４】

【発明が解決しようとする課題】上述した従来の手法に
おいて、人手で各部分回路のレベルを調べ該当レベルの
遅延解析ツールを起動する手法を用いた場合には、設計
者にとってレベルの判断が非常に困難であり、非常な忍
耐と労力を余儀なくされる。また、システムが自動的に
レベルを判別し、遅延時間解析ツールを起動する遅延時
間解析装置においては、回路データのレベルを識別する
ための設定が非常に面倒であり、回路データのレベルを
識別するための探索に時間がかかるという問題もあっ
た。

【０００５】本発明は、上記のような事情に鑑みてなさ
れたもので、その目的とするところは、各回路データに
回路の設計段階を表すレベル情報を付加するだけで、そ
のレベルに応じた遅延時間解析手法を用いて遅延時間を
解析し、ある１つのレベルの遅延情報に変換・統合する
ことによって、回路全体の遅延情報を容易に獲得するこ
とができる遅延時間解析装置を提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の遅延時間解析装置は、電子回路の設計段階
を表すレベル情報が付加された回路データを記憶する回
路データ記憶手段と、この回路データ記憶手段に記憶さ
れている回路データに付加されたレベル情報に応じた設
計段階の遅延時間解析手法を記憶する遅延時間解析手法
記憶手段と、前記回路データ記憶手段に記憶されている
回路データに付加されたレベル情報を認識して該レベル
情報に応じた遅延時間解析手法を前記遅延時間解析手法
記憶手段から抽出して遅延時間解析を実行させる回路レ
ベル管理手段と、解析された遅延時間を任意のレベルに
変換・統合するレベル変換統合手段とから構成されてい
る。

【０００７】

【作用】上記構成によって本発明は、論理回路データを
いくつかの部分回路に分割して回路を生成する論理回路
設計システムにおいて、論理回路データに設計の段階を
表すレベル情報を付加させ、このレベル情報を管理する
手段を設けることで、様々なレベルの回路データが混在
する大規模回路データの遅延時間解析を行い、任意の１
つのレベルの遅延情報に変換・統合している。

【０００８】

【実施例】以下、図面を用いて本発明の実施例を説明す
る。図１は、本発明の遅延時間解析装置の一実施例に係
わる構成を示す回路ブロック図である。

【０００９】同図に示す遅延時間解析装置は、レジスタ
転送レベルの回路記述からテクノロジに依存した回路デ
ータを自動的に合成する回路設計部１と、回路設計部１
で設計されたあらゆる段階の回路データを、その設計段
階を表すレベル情報と共に記憶する回路データ記憶部２
と、回路データ記憶部２に記憶されている各回路データ
のレベル情報を認識し、そのレベルに応じた遅延時間解
析ツールを起動し、さらに得られた各レベルの遅延時間
情報を任意の１つのレベルに変換・統合する回路レベル
管理部３と、回路レベル管理部３によって起動される遅
延時間解析手法群を記憶する遅延時間解析手法記憶部４
と、遅延時間解析手法記憶部４に記憶されている機能レ
ベル遅延時間解析４１、論理レベル遅延時間解析４２、
セルレベル遅延時間解析４３と、機能レベル遅延時間解
析４１あるいは論理レベル遅延時間解析４２が算出した
遅延時間情報をセルレベルの遅延時間情報に変換するた
めに参照する機能セル変換ライブラリ５１と、論理セル
変換ライブラリ５２とを記憶する変換ライブラリ記憶部
５とから構成されている。

【００１０】次に、図２に示す回路データに対し遅延時
間解析処理を実行する場合について説明する。図２に示
す回路データは回路設計部１によって設計された回路デ
ータであり、外部から信号を入力する外部入力端子Ｉ
１，Ｉ２，Ｉ３と、外部に信号を出力する外部出力端子
Ｏ１，Ｏ２と、テクノロジに依存したインバータ素子Ｉ
Ｖと、部分回路データＡ，Ｂ，Ｃ，Ｄとから成る識別名
ＴＬの回路データである。ここで、各回路データに付加
されている０〜２の整数値は各回路データの設計段階を
表すレベル情報である。このレベル情報は大きい値ほど
論理合成の過程が進んでいることを示す。

【００１１】このような回路データに対する遅延時間解
析処理手順を、図３に示す処理フローに従って説明す
る。まず、回路レベル管理部３により、回路データ記憶
部２から回路データＴＬが読み込まれ（ステップ３
１）、回路データＴＬのレベル値２が認識される（ステ
ップ３２）。遅延時間解析手法記憶部４に記憶されてい
る遅延時間解析手法の中から、レベル２に対応するセル
レベル遅延時間解析４３が選択され起動される（ステッ
プ３５）。

【００１２】セルレベル遅延時間解析４３は、外部入力
端子から外部出力端子に向かって信号の伝搬経路を辿り
ながらパス遅延時間を計算していく。例えば、外部入力
端子Ｉ１からのパス遅延時間を計算するためには、まず
Ｉ１の接続先である部分回路Ａの遅延時間を求める必要
がある。よって回路データＴＬに対するセルレベル遅延
時間解析４３は、回路レベル管理部３に部分回路データ
Ａに対する遅延解析処理を要求する。

【００１３】回路レベル管理部３により、回路データＡ
のレベルは０である（ステップ３１，３２）ので、機能
レベル遅延時間解析４１が起動され、回路データＡの遅
延情報が得られる（ステップ３３）。得られた回路デー
タＡの遅延情報は、機能セル変換ライブラリ５１によっ
てセルレベルの遅延情報に変換される（ステップ３
６）。さらに、変換された情報は、セルレベルの情報に
統合され（ステップ３８）、セルレベル遅延時間解析処
理が続行される（ステップ３９）。これにより、部分回
路Ａを含むセルレベルの遅延情報が得られる。同様にし
て部分回路Ｃ，Ｄのセルレベルの遅延情報を得ること
で、外部入力端子Ｉ１から外部出力端子Ｏ１，Ｏ２まで
の遅延情報が得られる。

【００１４】尚、本発明は本実施例に限るものではな
く、回路データのレベルの分類や処理範囲もこれに限る
ものではない。例えば、回路の機能のみを実現したより
ハードウェアを意識しない回路データや、電気的に表現
されたプリミティブな回路データまで自由に設定するこ
とができる。また、この実施例では回路の遅延時間解析
処理について説明したが、これに限らず、遅延時間解析
手法記憶部４に他の記憶部を追加することにより、回路
の合成やシミュレーション、最適化処理、面積の概算を
含む回路の性能評価等も任意のレベルについて容易に実
行することができる。

【００１５】

【発明の効果】以上説明したように、本説明の遅延時間
解析装置によれば、論理回路の設計段階を識別するレベ
ル値を回路データに付加させることにより、各レベルに
応じた遅延時間解析処理を自動的に選択実行している。
これにより、様々なレベルの回路データが混在する大規
模論理回路データでも、論理回路のタイミング仕様を満
たさない等の過ちを回路設計の任意の状態で検証するこ
とができ、設計効率を大幅に向上させることができる。

【図面の簡単な説明】

【図１】本発明の遅延時間解析装置に係わる一実施例の
構成を示す回路ブロック図である。

【図２】図１に示した回路データ記憶部２に記憶されて
いる回路データを示す図である。

【図３】本発明の遅延時間解析装置の処理手順を示す処
理フローである。

【符号の説明】

１ 回路設計部 ２ 回路データ記憶部 ３ 回路レベル管理部 ４ 遅延時間解析手法記憶部 ４１ 機能レベル遅延時間解析 ４２ 論理レベル遅延時間解析 ４３ セルレベル遅延時間解析 ５ 変換ライブラリ記憶部 ５１ 機能セル変換ライブラリ ５２ 論理セル変換ライブラリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 電子回路の設計段階を表すレベル情報が
   付加された回路データを記憶する回路データ記憶手段
   と、この回路データ記憶手段に記憶されている回路デー
   タに付加されたレベル情報に応じた設計段階の遅延時間
   解析手法を記憶する遅延時間解析手法記憶手段と、前記
   回路データ記憶手段に記憶されている回路データに付加
   されたレベル情報を認識して該レベル情報に応じた遅延
   時間解析手法を前記遅延時間解析手法記憶手段から抽出
   して遅延時間解析を実行させる回路レベル管理手段と、
   解析された遅延時間を任意のレベルに変換・統合するレ
   ベル変換統合手段とを有することを特徴とする遅延時間
   解析装置。