JPH0581189A

JPH0581189A - 情報処理装置

Info

Publication number: JPH0581189A
Application number: JP23966191A
Authority: JP
Inventors: Fumiyasu Asai; 文康浅井; Toshiyuki Sadakane; 利行定兼
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-09-19
Filing date: 1991-09-19
Publication date: 1993-04-02

Abstract

(57)【要約】【目的】パイプライン段の処理要素が処理を実行する
ために必要な時間に応じて転送要求信号を遅延すること
を可能とした情報処理装置の提供を目的とする。【構成】複数段の処理ユニットがパイプライン構造に
接続されており、一つの処理ユニットから次段の処理ユ
ニットへ転送要求信号を送り、被要求側の処理ユニット
から要求側の処理ユニットへ転送要求信号に応答する応
答信号を返送するハンドシェイク方式にてデータを処理
する情報処理装置であって、転送要求信号線上に、それ
ぞれ異なる遅延時間を有する遅延回路DS, DLを複数配置
しておき、入力データまたは制御信号の値により決定さ
れるパイプライン段内の処理要素203, 205が処理を実行
するために必要な時間に応じて、データラッチL11, L12
により複数の遅延回路DS, DLの内の一つを選択するよう
に構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はハンドシェイク方式によ
りパイプラインの各段間でデータを転送する方式の情報
処理装置に関し、特に入力データまたは制御信号の値に
応じて最適な遅延時間が選択されるようにしたパイプラ
イン処理方式による情報処理装置に関する。

【０００２】

【従来の技術】ハンドシェイク方式によりパイプライン
の各段間でデータを転送する方式の情報処理装置の一例
が本願出願人により特願平3-3274号として出願されてい
る。

【０００３】この特願平3-3274号の発明は、パイプライ
ン段内の処理要素が情報を処理するために必要な時間に
応じて、転送制御回路の伝播遅延時間を動的に切換える
ようにしている。図１はそのような情報処理装置のパイ
プライン段の１段の構成を示すブロック図である。

【０００４】図１において、参照符号100 はデータをそ
のオペランド部のオペレーションコードに従って処理す
る処理部である。またL1, L2はそれぞれエッジトリガタ
イプのデータラッチであり、共に処理対象のデータ(DAT
A)及びオペレーションコード(OPC) がパケットの形で入
力される。

【０００５】C1, C2はいずれも転送制御回路であり、そ
の詳細な構成はそれぞれ図２(a) 及び図２(b) の回路図
に示されている。

【０００６】DA, DB, D1, D2はいずれも遅延素子であ
り、それぞれの遅延時間は、Ｔ_DA, Ｔ_DB (但し、Ｔ_D＝
Ｔ_DA＋Ｔ_DB), Ｔ_D1, Ｔ_D2である (但し、Ｔ_D1＜Ｔ_D2)
。

【０００７】Ｍはマルチプレクサであり、その詳細な構
成は図３の回路図に示されている。

【０００８】105は２入力 NOR回路である。また、L3は
エッジトリガタイプのデータラッチであり、デコーダ10
2 の出力信号線CNT0, CNT1の２ビットが入力されてい
る。

【０００９】ここで、デコーダ102 は本実施例ではデコ
ーダ102 への入力信号線CNTA, P-L/#S, L/#Sの論理値に
従って出力信号線CNT0, CNT1への出力信号値を図４に示
されている真理値表に従って出力する。なお、「＃」は
反転信号またはローアクティブであることを示している
が、各図においては記号の上側に横線（バー）を付して
示している。

【００１０】L4もエッジトリガタイプのデータラッチで
あり、信号線CNTAが入力されている。また、103 はセレ
クタであり、データラッチL4の出力信号線CNTAD と転送
制御回路C2の出力信号線#A2 及び#A2Dが入力されてお
り、信号線CNTAD が”１”である場合に信号線#A2 を、
信号線CNTAD が”０”である場合に信号線#A2Dをそれぞ
れ選択して出力信号線#A2Iへ出力する。

【００１１】図２(a) は転送制御回路C1の詳細な構成
を、図２(b) は転送制御回路C2の詳細な構成をそれぞれ
示す回路図である。

【００１２】転送制御回路C1(C2)は、２入力NANDゲート
132, 133(142, 143)及び２入力NANDゲート136, 137(14
6, 147)でそれぞれ構成されたセット・リセットフリッ
プフロップ15及び16 (17及び18) と、４入力NANDゲート
131(141)と、インバータ134, 135, 139(144, 145, 149)
と、２入力NANDゲート138(148)とでそれぞれ構成されて
いる。

【００１３】前段のパイプライン段からの転送要求信号
S1(S2)は４入力NANDゲート131(141)及びセット・リセッ
トフリップフロップ16(18)の他方の入力端に与えられ、
その出力#M1 はセット・リセットフリップフロップ15(1
7), 同16(18)の一方の入力端及び２入力NANDゲート138
(148)の一方の入力端に与えられている。フリップフロ
ップ(17)及び16(18)の他方の入力端には次段のパイプラ
イン段の転送制御回路からの応答信号#A2I(#A3) が入力
されている。

【００１４】応答信号#A2I(#A3) は４入力NANDゲート13
1(141)にも与えられており、更に４入力NANDゲート131
(141)にはセット・リセットフリップフロップ15, 16(1
7, 18)の#Q出力も与えられている。セット・リセットフ
リップフロップ15(17)の#Q出力はインバータ135(145)を
介してラッチ信号F21(F22)としてラッチL1(L2)に与えら
れている。また、セット・リセットフリップフロップ18
の#Q出力は４入力NANDゲート141 の他に第２応答信号#A
2Dとしてセレクタ103 にも与えられている。

【００１５】２入力NANDゲート138(148)の他方の入力端
には反転リセット信号#Resetが与えられており、その出
力はインバータ131(141)を介して第１応答信号#A2 とし
てセレクタ103 へ出力されている。

【００１６】図３はマルチプレクサＭの詳細な構成を示
す回路図である。

【００１７】マルチプレクサＭは、インバータ110, ト
ランスファーゲート111, 112及びＮチャネルゲート113,
114にて構成される従来公知の構成を有している。

【００１８】トランスファーゲート111, 112の一端に信
号F2DDが与えられており、出力信号P-L/#Sがトランスフ
ァーゲート111 のＰチャネル側及びトランスファーゲー
ト112 のＮチャネル側とＮチャネルトランジスタ114 の
ゲートとに、またその反転信号がトランスファーゲート
111 のＮチャネル側及びトランスファーゲート112 のＰ
チャネル側とＮチャネルトランジスタ113 のゲートとに
それぞれ与えられている。

【００１９】Ｎチャネルトランジスタ114, 113のドレイ
ンは接地されており、それらのソースがトランスファー
ゲート111, 112の他端に接続されている。そして、トラ
ンスファーゲート111, 112の出力が信号PS2L, PS2Sとし
て２入力 NOR回路105 に与えられている。

【００２０】次に、上述のような従来の装置の動作につ
いて説明する。

【００２１】最初に、転送制御回路の基本的な動作につ
いて、その動作説明のための図５のブロック図を参照し
て説明する。

【００２２】図５において、転送制御回路C2は転送制御
回路C1と同一構成であるが、応答信号#A2Dが付加されて
いる。

【００２３】図５において、参照符号DXは遅延素子であ
り、図１に示されている遅延素子DA, DB, D1またはDA,
DB, D2をそれぞれまとめて示している。スイッチSWは、
転送制御回路C2から出力される二種類の応答信号#A2, #
A2D を切換えるために備えられており、図１のセレクタ
103 に相当する。

【００２４】(1)「スイッチ(SW)103 が#A2 を選択出力
する場合」初期化は信号線Restを”１”にすることによ
り行われる。初期化後はセット・リセットフリップフロ
ップ15, 16, 17,18はリセット状態になる。

【００２５】次に転送要求信号S1が”１”になると転送
制御回路C1においてセット・リセットフリップフロップ
15がセット状態になり、信号線F21 が”１”に立ち上が
る。この信号線F21 は、遅延素子DXを通過して伝送制御
回路C2の転送要求信号線Ｓ2へ伝送される。この際、応
答信号線#A1 はNANDゲート131, NORゲート138,インバー
タ139 にて決定される遅延時間の間は”０”を維持し、
前段に応答信号パルスを出力する。

【００２６】転送制御回路C2においては、信号線S2が”
１”になるため、セット・リセットフリップフロップ1
7, 18が共にセット状態になり、信号線F22 が”１”に
立ち上がる。また、同時に応答信号線#A2 はNANDゲート
146, 147, 141 で決定される遅延時間の間は”０”を維
持し、転送制御回路C1へ応答信号パルスを出力する。

【００２７】転送制御回路C1においては、応答信号#A2
が”０”になることにより、セット・リセットフリップ
フロップ15がリセット状態になる。従って、信号線F21
が”０”に立ち下がる。このため、転送制御回路C2にお
いて信号線S2が遅延素子DXの遅延時間経過後に立ち下が
り、これによりセット・リセットフリップフロップ18は
リセット状態になる。またこの際、転送制御回路C2の更
に次段からの応答信号#A3 が出力されていればセット・
リセットフリップフロップ17もリセット状態になる。

【００２８】転送制御回路C1においては、転送要求信号
S1が立ち下がっていればセット・リセットフリップフロ
ップ16がリセット状態になって初期状態に戻る。

【００２９】以上のような動作過程により１個のデータ
転送が完了する。

【００３０】このような従来のハンドシェイク方式のデ
ータ転送は２サイクルハンドシェイク方式と称され、た
とえば1988年２月発行の"SOLID-STATE CIRCUITS VOL. 2
3 No.1(P111 〜Ｐ117)に開示されている。

【００３１】(2)「スイッチ(SW)103 が#A2Dを選択出力
する場合」初期状態は上述の(1) の場合と同様である。

【００３２】転送要求信号S1が”１”になると、転送制
御回路C1においてセット・リセットフリップフロップ15
がセット状態になり、信号線F21 が”１”に立ち上が
る。この信号線F21 が”１”に立ち上がった信号は遅延
素子DXを通過して転送制御回路C2の転送要求信号線S2に
伝送される。この際、応答信号線#A1 はNANDゲート131,
NORゲート138,インバータ139 にて決定される遅延時間
の間は”０”を維持し、前段に応答信号パルスを出力す
る。

【００３３】転送制御回路C2においては、信号線S2が”
１”になるため、セット・リセットフリップフロップ1
7, 18が共にセット状態になり、信号線F22 が”１”に
立ち上がる。また同時に、応答信号線#A2Dはセット・リ
セットフリップフロップ18の出力#Qが”０”となるので
転送制御回路C1へ応答信号を出力する。

【００３４】転送制御回路C1においては応答信号#A2D
が”０”になることにより、セット・リセットフリップ
フロップ15がリセット状態になり、信号線F21 が”０”
に立ち下がる。従って、転送制御回路C2においては、信
号線S2が遅延素子DXの遅延時間が経過した後に立ち下が
り、これによりセット・リセットフリップフロップ18は
リセット状態となって応答信号#A2Dが”１”に復帰す
る。またこの際、次段からの応答信号#A3 が出力されて
いれば、セット・リセットフリップフロップ17もリセッ
ト状態になる。

【００３５】転送制御回路C1においては、転送要求信号
S1が立ち下がっていればセット・リセットフリップフロ
ップ16がリセット状態になり、応答信号#A2Dが”１”に
復帰することにより初期状態に戻り、次のデータの転送
が可能になる。

【００３６】以上のような動作過程により１個のデータ
転送が完了する。

【００３７】このような従来のハンドシェイク方式のデ
ータ転送は４サイクルハンドシェイク方式と称される。

【００３８】以上に詳述したように従来の情報処理装置
では、２サイクルハンドシェイク方式と４サイクルハン
ドシェイク方式との双方によってデータ転送が行えるよ
うに構成されており、必要に応じて切り換えて使用され
る。

【００３９】このような２種類のハンドシェイク方式の
タイミングを図面を参照して説明する。

【００４０】図６(a) は４サイクルハンドシェイク方式
の場合の転送制御回路C1及びC2の間で授受される転送要
求信号S2と応答信号#A2 とのタイミングを示すタイミン
グチャートである。

【００４１】図６(a) から明らかなように、４サイクル
ハンドシェイク方式では以下に示すサイクル(1) 〜(4)
の４サイクルで１データを転送する。

【００４２】サイクル(1):応答信号線#A2 は転送要求信
号S2の立ち上がりに呼応して立ち下がる。

【００４３】サイクル(2):転送要求信号S2は応答信号線
#A2 の立ち下がりに呼応して立ち下がる。

【００４４】サイクル(3):応答信号線#A2 は転送要求信
号S2の立ち下がりに呼応して立ち上がる。

【００４５】サイクル(4):転送要求信号S2は応答信号線
#A2 の立ち上がりに呼応して立ち上がる。

【００４６】一方、図６(b) は２サイクルハンドシェイ
ク方式の場合の転送制御回路C1及びC2の間で授受される
転送要求信号S2と応答信号#A2 とのタイミングを示すタ
イミングチャートである。

【００４７】この図６(b) に示されているように、２サ
イクルハンドシェイク方式では以下のサイクル(1) 及び
(2) の２サイクルで１データを転送する。

【００４８】サイクル(1):応答信号線#A2 は転送要求信
号S2の立ち上がりに呼応して立ち下がり、転送制御回路
C2固有の時間だけアクティブレベル”０”を維持した
後、ノンアクティブレベル”１”に復帰する。

【００４９】サイクル(2):転送要求信号S2は応答信号線
#A2 の立ち下がりに呼応して立ち下がる。

【００５０】以上から明らかなように、４サイクルハン
ドシェイク方式においては、データの転送方向とは逆方
向に授受される応答信号線#A2 の信号がアクティブであ
る期間が比較的長く、これが転送スループットを低下さ
せていることが理解される。これは前述の文献"SOLID-S
TATE CIRCUITS" VOL. 23 No.1 にも開示されているよう
に、２サイクルハンドシェイク方式における転送スルー
プットは55メガワード／秒であるのに対して、４サイク
ルハンドシェイク方式におけるそれは33メガワード／秒
であるという実験結果がある。

【００５１】しかし、上述のような従来の情報処理装置
では、２サイクルハンドシェイク方式のみを用いてデー
タ転送を行うことには問題がある。図７は２サイクルハ
ンドシェイク方式のみを用いてデータ転送を行う場合の
転送信号のタイミングチャートを示している。

【００５２】図７に示されているように、第１ワードW1
の転送要求信号が比較的長い遅延時間の遅延素子D2を通
過して信号PS2Lとして立ち下がるまでにはＴ_D2の遅延時
間があるので、第２ワードW2の転送要求信号が比較的短
い遅延時間の遅延素子D1を通過して信号PS2Sとして出力
された際にも第１ワードW1の転送要求信号がPS2Lに”
１”として維持されており、結果的には転送要求信号S2
のハッチングを付した部分のように第２ワードW2の転送
要求信号は第１ワードW1の転送要求信号に重なってパイ
プラインにつまりが生じる。

【００５３】一方、４サイクルハンドシェイク方式では
このような事態は生じない。その理由は、４サイクルハ
ンドシェイク方式では第１ワードW1の転送要求信号S2
が”０”に立ち下がるまでは次の第２ワードW2の転送要
求信号を転送制御回路C1が出力しないからである。

【００５４】従って、上述の従来例では上述のような事
情を考慮して、ハンドシェイク方式としては通常は転送
効率が高い２サイクルハンドシェイク方式を用い、遅延
時間が長い遅延素子から遅延時間が短い遅延素子に切り
換わる場合にのみ、動作が安定的な４サイクルハンドシ
ェイク方式を用いることにより、誤動作がなく、効率の
よいデータ転送を行うようにしている。

【００５５】次に図１を参照して従来の装置の動作につ
いて説明する。

【００５６】(1)「初期化」初期化はリセット端子を”
１”にすることにより行われる。これにより、転送制御
回路C1, C2はいずれも初期化される。また、データラッ
チL4はセット端子があるために出力信号線CNTAD は”
１”になる。このため、セレクタ103 は信号線#A2 を選
択する。即ち、初期状態においては２サイクルハンドシ
ェイク方式で動作する。

【００５７】また同様にして、データラッチL3の出力端
子からの信号線CNTA, P-L/#Sも”１”になっている。

【００５８】(2)「マルチプレクサＭにより遅延素子D1
が選択されていた状態から遅延素子D2が選択された状態
に変化する場合」

【００５９】初期化後、データのオペレーションコード
フィールドのL/#Sビットに”０”のデータが入力され、
転送要求信号S1が”１”になると、信号線F21 が立ち上
がり、データラッチL1にデータがラッチされ、デコーダ
102 のL/#S入力端に”０”が入力される。またこの際、
信号線P-L/#S及びCNTAはいずれも”１”であるから、信
号線CNT0, CNT1には図４の真理値表に示されているよう
にそれぞれ”０”, ”１”が出力され、信号線F21 の立
ち上がりから時間Ｔ_DA後にデータラッチL3にラッチされ
る。こにより、信号線P-L/#S及びCNTAはそれぞれ”
０”, ”１”になるので、マルチプレクサＭは遅延素子
D1を選択する。

【００６０】マルチプレクサＭは図３に示されているよ
うに構成されているので、信号線PS2Lには”０”が出力
され、また信号線PS2Sには信号線F21 が立ち上がってか
ら時間Ｔ_D＋Ｔ_D1後に”１”が現れる。これにより、 N
ORゲート105 の出力信号線S2がアクティブになり、遅延
時間Ｔ_D＋Ｔ_D1の２サイクルハンドシェイク方式のデー
タ転送が実現される。また、この遅延時間内にオペラン
ド処理が処理部100 により実行され、データラッチL2に
その結果がラッチされる。

【００６１】図８のタイミングチャートに示されている
ように、第２ワードW2のデータのオペレーションコード
フィールドのL/#Sビットが”１”であると、転送要求信
号S1が”１”になれば信号線F21 が立ち上がり、データ
ラッチL1にデータがラッチされ、デコーダ102 のL/#S入
力端に”１”が入力される。またこの際、信号線P-L/#S
及びCNTAはそれぞれ”０”, ”１”であるから、信号線
CNT0, CNT1には図４の真理値表に示されているようにい
ずれも”１”が出力され、信号線F21 の立ち上がりから
時間Ｔ_DA後にデータラッチL3にラッチされる。

【００６２】これにより、信号線P-L/#S及びCNTAはいず
れも”１”になるので、マルチプレクサＭは遅延素子D2
を選択する。マルチプレクサＭにより、信号線PS2Sに
は”０”が出力され、また信号線PS2Lには信号線F21 が
立ち上がってから時間Ｔ_D＋Ｔ_D2後に”１”が現れる。

【００６３】NORゲート105 により信号線S2がアクティ
ブになり、遅延時間Ｔ_D＋Ｔ_D2の２サイクルハンドシェ
イク方式のデータ転送が実現される。また、この遅延時
間内に処理部100 によりオペランド処理が実行され、デ
ータラッチL2にその結果がラッチされる。

【００６４】(3)「マルチプレクサＭにより遅延素子D2
が選択されていた状態が遅延素子D1が選択された状態に
変化する場合」

【００６５】初期化後、第１ワードW1のデータのオペレ
ーションコードフィールドのL/#Sビットが”１”であれ
ば、信号線F21 が立ち上がり、データラッチL1にデータ
がラッチされ、デコーダ102 のL/#S入力端に”１”が入
力される。またこの際、信号線P-L/#S及びCNTAはいずれ
も”１”であるから、信号線CNT0, CNT1には図４の真理
値表に示されているようにいずれも”１”が出力され、
信号線F21 の立ち上がりから時間Ｔ_DA後にデータラッチ
L3にラッチされる。これにより、信号線P-L/#S及びCNTA
はいずれも”１”になるので、マルチプレクサＭは遅延
素子D2を選択する。

【００６６】マルチプレクサＭにより信号線PS2Sには信
号線F21 が立ち上がってから時間Ｔ_D＋Ｔ_D2後に”１”
が現れる。これにより、 NORゲート105 によりの出力信
号線S2がアクティブになり、遅延時間Ｔ_D＋Ｔ_D2の２サ
イクルハンドシェイク方式のデータ転送が実現される。
また、この遅延時間内に処理部100 によりオペランド処
理が実行され、データラッチL2にその結果がラッチされ
る。

【００６７】図９のタイミングチャートに示されている
ように、第２ワードW2のオペレーションコードフィール
ドのL/#Sビットに”０”のデータが入力され、転送要求
信号S1が”１”になれば信号線F21 が立ち上がり、デー
タラッチL1にデータがラッチされ、デコーダ102 のL/#S
入力端に”０”が入力される。またこの際、信号線P-L/
#S及びCNTAはいずれも”１”であるから、信号線CNT0,
CNT1には図４の真理値表に示されているようにそれぞ
れ”１”, ”０”が出力され、信号線F21 の立ち上がり
から時間Ｔ_DA後にデータラッチL3にラッチされる。

【００６８】これにより、信号線P-L/#S及びCNTAはそれ
ぞれ”１”, ”０”になるので、マルチプレクサＭは遅
延素子D2を選択する。マルチプレクサＭにより信号線PS
2Sには”０”が出力され、また信号線PS2Lには信号線F2
1 が立ち上がってから時間Ｔ_D＋Ｔ_D2後に”１”が現れ
る。

【００６９】また、信号線#A2Dの立ち上がりのタイミン
グでデータラッチL4は信号線CNTA上に現れた”０”をラ
ッチするので、セレクタ103 は応答信号#A2Dを選択す
る。これによりハンドシェイク方式が２サイクルハンド
シェイク方式から４サイクルハンドシェイク方式に切り
換えられる。またこの遅延時間内にオペランド処理が処
理部100 により実行され、データラッチL2にその結果が
ラッチされる。

【００７０】第３ワードW3のオペレーションコードフィ
ールドのL/#Sビットに”０”のデータが入力され、転送
要求信号S1が”１”になれば信号線F21 が立ち上がり、
データラッチL1にデータがラッチされ、デコーダ102 の
L/#S入力端に”０”が入力される。またこの際、信号線
P-L/#S及びCNTAはそれぞれ”１”, ”０”であるから、
信号線CNT0, CNT1には図４の真理値表に示されているよ
うにそれぞれ”０”,”１”が出力され、信号線F21 の
立ち上がりから時間Ｔ_DA後にデータラッチL3にラッチさ
れる。

【００７１】これにより、信号線P-L/#S及びCNTAはそれ
ぞれ”０”, ”１”になるので、マルチプレクサＭは遅
延素子D1を選択する。マルチプレクサＭにより信号線PS
2Lには”０”が出力され、また信号線PS2Sには信号線F2
1 が立ち上がってから時間Ｔ_D＋Ｔ_D1後に”１”が現れ
る。これにより、 NORゲート105 の出力信号線S2がアク
ティブになる。

【００７２】また、信号線#A2Dの立ち上がりのタイミン
グでデータラッチL4は信号線CNTA上に現れた”１”をラ
ッチするので、セレクタ103 は応答信号#A2Dを選択す
る。これによりハンドシェイク方式が４サイクルハンド
シェイク方式から２サイクルハンドシェイク方式に切換
えられる。従って、これにより、遅延時間Ｔ_D＋Ｔ_D1の
２サイクルハンドシェイク方式のデータ転送が実現され
る。また、この遅延時間内に処理部100 によりオペラン
ド処理が実行され、データラッチL2にその結果がラッチ
される。

【００７３】以上に詳述したように、従来の装置では、
パイプライン段にある処理要素の処理時間に応じて転送
要求信号線上に挿入された遅延時間が異なる遅延素子を
選択することが可能である。この場合、ハンドシェイク
方式は通常は転送効率が良い２サイクルハンドシェイク
方式が用いられ、遅延時間が長い遅延素子から遅延時間
が短い遅延素子に切り換わる際にのみ動作が安定的な４
サイクルハンドシェイク方式を用いるように構成して、
パイプラインがつまることを防止している。

【００７４】

【発明が解決しようとする課題】従来の情報処理装置は
以上のように構成されているので、通常は転送効率がよ
い２サイクルハンドシェイク方式が用いられているもの
の、遅延時間が長い遅延素子から遅延時間が短い遅延素
子に切り換わる際には誤動作 (パイプラインの詰まり)
を防止するために転送効率がやや劣る４サイクルハンド
シェイク方式を用いている。このため、上述のような切
換えが頻繁に行われる場合には、データ転送のスループ
ットが低下することは避けらられない。

【００７５】また従来の情報処理装置では、ハンドシェ
イク方式を切換えるための回路、具体的には図１に示さ
れているようなセレクタ(103),タラッチ(L4), デコーダ
(102) が余分に必要であり、回路規模が大きくなるとい
う問題もある。

【００７６】本発明はこのような事情に鑑みてなされた
ものであり、パイプライン段の処理要素が処理を実行す
るために必要な時間に応じて転送要求信号を遅延するこ
とを可能とした情報処理装置の提供を目的とする。

【００７７】

【課題を解決するための手段】本発明の情報処理装置
は、複数段の処理ユニットがパイプライン構造に接続さ
れており、一つの処理ユニットから次段の処理ユニット
へ転送要求信号を送り、被要求側の処理ユニットから要
求側の処理ユニットへ転送要求信号に応答する応答信号
を返送するハンドシェイク方式にてデータを処理する情
報処理装置であって、転送要求信号線上に、それぞれ異
なる遅延時間を有する遅延手段を複数配置しておき、入
力データまたは制御信号の値により決定されるパイプラ
イン段内の処理要素が処理を実行するために必要な時間
に応じて、選択手段により複数の遅延手段の内の一つを
選択するように構成されている。

【００７８】

【作用】本発明の情報処理装置では、パイプライン構造
に接続された複数段の処理ユニットの一つの処理ユニッ
トから次段の処理ユニットへ転送要求信号を送り、被要
求側の処理ユニットから要求側の処理ユニットへ転送要
求信号に応答する応答信号を返送することによりハンド
シェイク方式にてデータを順次転送しつつそれぞれのパ
イプライン段内の処理要素によりデータ処理を実行する
際に、それぞれのパイプライン段内の処理要素が処理を
実行するために必要な時間に応じて選択手段が複数の遅
延手段の内の一つを選択するので、４サイクルハンドシ
ェイク方式に移行することなく、２サイクルハンドシェ
イク方式のみでデータ転送が行われる。

【００７９】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。

【００８０】図１０は本発明に係る情報処理装置の構成
の一実施例を示すブロック図である。

【００８１】このパイプライン段に入力されるパケット
はデコーダ202及びデータラッチL1に入力される。デコ
ーダ202 では入力されたオペレーションコードをプリデ
コードしてその結果をデータラッチL1に一旦保持させ
る。このデータラッチL1に保持されたプリデコード値は
セレクタ205 に与えられる他、データラッチL11 のデー
タ入力D1に直接信号P1として与えられ、更にインバータ
206 により反転された上でデータラッチL12 のデータ入
力D2に信号#P1 として与えられている。

【００８２】データラッチL1にラッチされたデータは処
理時間の短い処理要素である内部メモリ203 及び処理時
間の長い処理要素である外部メモリ204 にそれぞれ与え
られる。そして、セレクタ205 はプリデコード値に従っ
て内部メモリ203 または外部メモリ204 のいずれかを選
択してデータラッチL2へ出力する。

【００８３】当該パイプライン段の処理時間の短い処理
要素である内部メモリ203 に対応する遅延回路DSはイン
バータを縦列接続して構成されており、また処理時間が
長い処理要素である外部メモリ204 に対応する遅延回路
DLは遅延素子DL1 とそれに接続されているエッジトリガ
タイプのフリップフロップF/F1により構成されている。

【００８４】また、内部メモリ203 と外部メモリ204 と
のいずれかを選択するセレクタ205に対応する回路、即
ち両遅延回路DS, DLの内の一方を選択する回路として、
エッジトリガタイプのデータラッチL11 とL12 とが用い
られている。

【００８５】２入力の ANDゲート207 の一方の入力端に
はリセット信号#MRST が、他方の入力端には転送制御回
路C1からの信号線C21 がそれぞれ入力されている。そし
て、ANDゲート207 の出力はデータラッチL11 及びL12
のリセット端子Ｒにそれぞれ入力されている。遅延回路
DSの出力Ｃ23SDと遅延回路DLの出力C23LD とは２入力の
ORゲート208 の両入力にそれぞれ入力されており、この
ORゲート208 の出力が転送制御回路C2への転送要求信号
C24 、即ち転送制御入力となっている。

【００８６】また、C1, C2は図２(a) 及び(b) にそれぞ
れの構成が示されている従来同様の２サイクルハンドシ
ェイク方式の転送制御回路である。なお、図１０におい
ては転送制御回路C1, C2のリセット端子は省略してあ
る。

【００８７】P1は遅延回路の切換え制御信号であり、こ
の切換え制御信号P1が”０”である場合にはデータラッ
チL11 のデータ入力D1が”１”に、データラッチL12 の
データ入力D2が”０”にそれぞれなって遅延回路DSが選
択される。データラッチL11,L12はいずれも初期状態に
おいてはリセットされている。データ入力が”１”であ
る方のデータラッチは転送要求信号C22 の立ち上がりに
同期して出力を”１”にし、転送要求信号C21 が”０”
に復帰した際に出力を”０”に戻す。

【００８８】また、遅延回路DL内のフリップフロップF/
F1は転送要求信号C21 が”０”に戻る都度、直ちにリセ
ットされて出力C23LD を”０”にするので、パイプライ
ンに詰まりを生じること無しにデータ転送を行うことが
出来る。

【００８９】以下、本発明の情報処理装置の動作につい
て、図１１のタイミングチャートを参照して説明する。

【００９０】第１〜第４ワードW1〜W4で出力される４デ
ータ（パケット）が当該パイプライン段を通過し、この
内の第1,第2,第４ワードW1, W2, W4は遅延素子DSを、第
３ワードW3は遅延素子DLをそれぞれ使用してデータ転送
されるものとする。

【００９１】まず、リセット直後の状態 (初期状態) に
おいては、転送要求信号C21 が”０”であるので、デー
タラッチL11, L12はいずれもリセットされ、また転送要
求信号C23S, C23Lは共に”０”になる。従って、フリッ
プフロップF/F1もリセット状態である。また、初期状態
では、切換え制御信号P1は”０”であるので、遅延回路
DSが選択されている。

【００９２】動作の起点は転送要求信号C21 の立ち上が
り、即ち第１ワードW1の当該パイプライン段での処理の
開始時点である。転送要求信号C21 が”１”に立ち上が
ると、遅延素子D11 の遅延の後に信号線C22 が”１”に
立ち上がる (図１１の(1))。この信号線C22 の立ち上が
りのタイミングでデータ入力が”１”になっている方の
データラッチL11 の出力、即ちC23Sが”１”に立ち上が
る (図１１の(2))。そして、遅延回路DSの遅延時間の経
過後に信号線C23SD が立ち上がり (図１１の(3))、OR回
路208 を介して転送要求信号C24 が立ち上がる (図１１
の(4))。この転送要求信号C24 が転送制御回路C2の転送
制御入力となる。

【００９３】転送制御回路C2は転送要求信号C24 の立ち
上がりに同期して転送完了信号#A1を転送制御回路C1へ
返送し、第１ワードW1の当該パイプライン段での処理、
即ちこの場合は内部メモリへのアクセスを終了する。

【００９４】この処理時間は遅延素子D11 の遅延時間と
遅延回路DSの遅延時間との和となり、図１１ではT11 に
て示されている。

【００９５】転送制御回路C1は転送完了信号#A1 を受け
取ることにより転送要求信号C21 を”０”に戻し、これ
によって直ちにデータラッチL11 がリセットされて、C2
3Sが立ち上がる (図１１の(5))。

【００９６】続く第２ワードW2の処理は第１ワードW1の
処理と同様である。

【００９７】次に第３ワードW3の処理は、当該パイプラ
イン段での処理時間が長い外部メモリへのアクセスであ
る。

【００９８】まず、転送要求信号C21 が立ち上がり、第
３ワードW3の当該パイプライン段での処理が開始され
る。この転送要求信号C21 の立ち上がりで切換え制御信
号P1がラッチされて値が”１”に確定する。これによ
り、データラッチL11 のデータ入力D1は”０”に、デー
タラッチL12 のデータ入力D2は”１”になる。転送要求
信号C21 の”１”への立ち上がりから遅延素子D11 の遅
延の後に信号線C22 が”１”に立ち上がる。この信号線
C22 の立ち上がりのタイミングにおいて、データ入力
が”１”になっている方のデータラッチL12の出力、即
ちC23Lが”１”に立ち上がる。そして、遅延素子DL1の
遅延の後に信号線C23LL が立ち上がり、これによりフリ
ップフロップF/F1がクロックをラッチして出力C23LD
を”１”に立ち上げる。そして、OR回路208 を介して転
送要求信号C24 が立ち上がる。この転送要求信号C24 が
転送制御回路C2の転送要求信号入力となり、転送制御回
路C2は転送要求信号C24 の立ち上がりに同期して転送完
了信号#A1 を転送制御回路C1に返送し、第１ワードW1の
当該パイプライン段の処理が終了する。

【００９９】この処理時間は、遅延素子D11 の遅延時間
と遅延素子DL1 の遅延時間との和となり、図１１ではT1
3 にて示されている。

【０１００】転送制御回路C1は転送完了信号#A1 を受け
取ることにより転送要求信号C21 を”０”に戻し、これ
により直ちにデータラッチL12 がリセットされてC23Lが
立ち下がる。また、C23 が”０”に立ち下がると、フリ
ップフロップF/F1がリセットされ、C23LD も直ちに立ち
下がる (図１１の(6))。

【０１０１】続く第４ワードW4は再度内部メモリへのア
クセスである。

【０１０２】まず、転送要求信号C21 が立ち上がり、こ
の転送要求信号C21 の立ち上がりで切換え制御信号P1が
ラッチされて値が”０”に確定する。これにより、デー
タラッチL11 のデータ入力D1は”１”に、データラッチ
L12 のデータ入力D2は”０”になる。転送要求信号C21
の立ち上がりから遅延素子D11 の遅延の後に信号線C22
が”１”に立ち上がる。この立ち上がりのタイミングに
おいて、データ入力が”１”になっている方のデータラ
ッチL11 の出力、即ちC23Sが”１”に立ち上がる。そし
て、遅延回路DSの遅延の後に信号線C23SD が立ち上が
る。この際、信号線C2LDは既にC23Lの立ち下がりに同期
して”０”に復帰しているので (図１１の(6))、C23SD
がOR回路208 の支配入力となり、C24 が立ち上がる。

【０１０３】このようにして、第３ワードW3と第４ワー
ドW4との転送要求信号が重なること無しにデータ転送さ
れるので、パイプラインに詰まりが生じることもない。

【０１０４】

【発明の効果】以上に詳述したように本発明の情報処理
装置によれば、当該パイプライン段に設けられた複数の
遅延回路の内の遅延時間が長い方の遅延回路を、遅延素
子とエッジトリガタイプのフリップフロップとで構成し
たので、２サイクルハンドシェイク方式のみによりデー
タ転送を行ってもパイプラインに詰まりを生じること無
しに高速でデータ転送が出来る。また、従来に比して、
２サイクルハンドシェイク方式と４サイクルハンドシェ
イク方式とを切換えるための回路が不要になるので、回
路規模が縮小される。

【図面の簡単な説明】

【図１】従来の情報処理装置のパイプライン段の１段の
構成例を示すブロック図である。

【図２】従来の情報処理装置の転送制御回路の詳細な構
成を示す回路図である。

【図３】従来の情報処理装置のマルチプレクサの詳細な
構成を示す回路図である。

【図４】従来の情報処理装置のデコーダの出力信号の真
理値表を示す図である。

【図５】従来の情報処理装置の転送制御回路の動作説明
のためのブロック図である。

【図６】４サイクルハンドシェイク方式及び２サイクル
ハンドシェイク方式の場合の転送制御回路相互間で授受
される転送要求信号と応答信号とのタイミングを示すタ
イミングチャートである。

【図７】従来の情報処理装置の２サイクルハンドシェイ
ク方式のみを用いてデータ転送を行う場合の転送信号の
タイミングチャートである。

【図８】従来の情報処理装置の短い遅延から長い遅延に
変化する場合のタイミングチャートである。

【図９】従来の情報処理装置の長い遅延から短い遅延に
変化する場合のタイミングチャートである。

【図１０】本発明に係る情報処理装置の構成の一実施例
を示すブロック図である。

【図１１】本発明の情報処理装置の動作を説明するタイ
ミングチャートである。

【符号の説明】

203 内部メモリ 204 外部メモリ C1, C2 転送制御回路 DS 遅延回路 DL 遅延回路 L11 データラッチ L12 データラッチ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年６月２２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００７５

【補正方法】変更

【補正内容】

【００７５】また従来の情報処理装置では、ハンドシェ
イク方式を切換えるための回路、具体的には図１に示さ
れているようなセレクタ(103),データラッチ(L4), デコ
ーダ(102) が余分に必要であり、回路規模が大きくなる
という問題もある。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００８６

【補正方法】変更

【補正内容】

【００８６】また、C1, C2は共に図２(a) に構成が示さ
れている従来同様の２サイクルハンドシェイク方式の転
送制御回路である。なお、図１０においては転送制御回
路C1, C2のリセット端子は省略してある。

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図７

【補正方法】変更

【補正内容】

【図７】

Claims

【特許請求の範囲】

【請求項１】複数段の処理ユニットがパイプライン構
造に接続されており、一つの処理ユニットから次段の処
理ユニットへ転送要求信号を送り、被要求側の処理ユニ
ットから要求側の処理ユニットへ前記転送要求信号に応
答する応答信号を返送するハンドシェイク方式にてデー
タを処理する情報処理装置において、前記転送要求信号線上に配置され、それぞれ異なる遅延
時間を有する遅延手段を複数と、入力データまたは制御信号の値により決定されるパイプ
ライン段内の処理要素が処理を実行するために必要な時
間に応じて、前記複数の遅延手段の内の一つを選択する
選択手段とを備えたことを特徴とする情報処理装置。