JPH057901B2 - - Google Patents
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
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- Signal Processing For Digital Recording And Reproducing (AREA)
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Description
【発明の詳細な説明】
この発明は、オーデイオPCMデータなどのデ
イジタルデータを記録再生するのに適用されるデ
ータ伝送方法に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data transmission method applied to recording and reproducing digital data such as audio PCM data.
このデータ伝送方法として、連続するオーデイ
オPCMデータの所定数を単位としてインターリ
ーブを行なうブロツク完結形のものが提案されて
いる。シンボル数ｎを４とし、ブロツク数ｍを23
とした例について第１図を参照して説明する。第
１図Ａにおいて、Bi（ｉ＝１……23）がブロツク
番号を示し、Sj（ｊ＝１……５）がシンボル番号
を示し、S5がエラー訂正用の冗長コード例えば偶
数パリテイコードのシンボル番号である。 As this data transmission method, a block complete type has been proposed in which interleaving is performed in units of a predetermined number of consecutive audio PCM data. The number of symbols n is 4, and the number of blocks m is 23.
An example will be described with reference to FIG. In FIG. 1A, Bi (i = 1...23) indicates a block number, Sj (j = 1...5) indicates a symbol number, and S5 indicates a redundancy code for error correction, such as an even parity code. symbol number.
この（５×23＝115）シンボルでもつて、ひと
つの単位が形成され、Ｄ（＝４）ブロツクずつ離
れたシンボルによつてひとつのパリテイコード系
列が形成される。第１図Ａに示すように
W1W2W3W4＝P1
とされている。これと同様にして、115シンボル
が23個のパリテイコード系列の何れかに属するよ
うにされる。また、この115シンボルは、第１番
目のブロツクB1から始まつてB2→B3→……→B23
と順番に伝送される。第１図Ｂは、この伝送時の
データストリームを示している。 These (5×23=115) symbols form one unit, and symbols separated by D (=4) blocks form one parity code series. As shown in FIG. 1A, W 1 W 2 W 3 W 4 =P 1 . In the same way, 115 symbols are made to belong to any of the 23 parity code series. Also, these 115 symbols start from the first block B 1 and move from B 2 →B 3 →……→B 23
are transmitted in order. FIG. 1B shows the data stream during this transmission.
この伝送時には、図示せずも、各ブロツク毎に
同期信号が付加されると共に、ブロツク単位のエ
ラー検出コード例えばCRCコードが付加される。
上述のパリテイコードP1を生成するシンボルW1
及びW2は、ブロツクB1及びB5に含まれている。
第１図Ｂから明かなように、ブロツクB1及びB5
の間は、４ブロツク離れているので、この２個の
ブロツクB1及びB5が同時に誤らない範囲の４ブ
ロツク以内のバーストエラーは、確実に訂正する
ことができる。これがインターリーブの効果であ
つて、この点からＤの値が最大になるようにされ
る。また、ブロツク完結形とすることによつて編
集処理が容易となる効果が生じる。 During this transmission, a synchronization signal is added to each block and an error detection code, such as a CRC code, is added to each block, although not shown.
Symbol W 1 that generates the above parity code P 1
and W 2 are included in blocks B 1 and B 5 .
As is clear from FIG. 1B, blocks B 1 and B 5
Since there is a distance of 4 blocks between the blocks B1 and B5, burst errors within the range of 4 blocks within the range in which these two blocks B1 and B5 do not make errors at the same time can be reliably corrected. This is the effect of interleaving, and from this point the value of D is maximized. Also, by making the block complete, editing processing becomes easier.
ところで、エラー訂正用の冗長コードの数ｉ
（＝１）であつて、（23＝４（４＋１−１）＋７）の
関係が成立し、（D′＝７ブロツク）となる。ここ
でD′（＝７）ブロツクは、パリテイP1が含まれる
ブロツクB17からブロツクB1までの間隔を表して
おり、B23とB1の間に存在する１ブロツクを含ん
でいる。第１図Ｃに示すように、ブロツク
（B13，B17，B21，B2，B6）のパリテイコード系
列を考えると、第１図Ｄに示すように、ブロツク
B6とB13との伝送時の距離が７ブロツクとなる。
このパリテイコード系列の他の２個のシンボル間
の距離は、４ブロツクである。このように、２個
のシンボル間の距離が７ブロツクとなることは、
ブロツク番号がB23を越えるブロツクのシンボル
を含むパリテイコード系列即ち図中において、同
一のパリテイコード系列を示す線が２本に分けら
れるようなパリテイコード系列においても生じ
る。 By the way, the number i of redundant codes for error correction
(=1), and the relationship (23=4(4+1-1)+7) holds, resulting in (D'=7 blocks). Here, D' (=7) block represents the interval from block B17 containing parity P1 to block B1 , and includes one block existing between B23 and B1 . Considering the parity code series of the block (B 13 , B 17 , B 21 , B 2 , B 6 ) as shown in FIG. 1C, as shown in FIG.
The distance during transmission between B6 and B13 is 7 blocks.
The distance between the other two symbols in this parity code sequence is 4 blocks. In this way, the distance between two symbols is 7 blocks.
This problem also occurs in a parity code series that includes symbols of blocks with block numbers exceeding B23 , that is, in a parity code series in which a line indicating the same parity code series is divided into two in the diagram.
ブロツク数ｍを20ブロツクとすれば、２個のシ
ンボル間の距離が全て４ブロツクとなる。しか
し、実際には、データの性質や、メモリーの構成
或いは容量などの性質からブロツク数ｍを任意に
選ぶことができず、上述のように、Ｄブロツクよ
り大きい距離が生じることが多い。 If the number m of blocks is 20 blocks, then the distance between two symbols is all 4 blocks. However, in reality, it is not possible to arbitrarily select the number m of blocks due to the nature of the data and the structure or capacity of the memory, and as mentioned above, a distance greater than the D block often occurs.
この発明は、このような（Ｄ＜D′）ブロツク
が生じる場合に、このD′ブロツクの一部を、こ
の一部を除いた残りの値D″がＤブロツクより小
さくならない範囲で、エラー訂正符号系列中のシ
ンボル間の距離Ｄブロツクに加えるようにしたも
のである。すなわち、この発明は、ｎシンボルに
対してｉシンボルのエラー訂正用の冗長コードを
生成し、〔ｍ÷（ｎ＋ｉ）〕の商をＤとし、剰余を
Ａとする時に（但し、ｍ，ｎ，ｉ，Ｄ，Ａは正の
整数）、エラー訂正符号系列中の２シンボル間の
距離のうちの（Ａ−１）個またはＡ個に対して、
この距離をＤ＋１とするものである。 When such a block (D<D') occurs, this invention corrects a part of this D' block to the extent that the remaining value D'' does not become smaller than the D block. The distance between symbols in the code sequence is added to D block.That is, in this invention, a redundant code for error correction of i symbol is generated for n symbols, and [m÷(n+i)] When the quotient of is D and the remainder is A (where m, n, i, D, and A are positive integers), (A-1) of the distances between two symbols in the error correction code sequence Or for A pieces,
This distance is set as D+1.
前述の（ｍ＝23，ｎ＝４，ｉ＝１，Ｄ＝４，
D′＝７）の場合を例にとると、第２図に示すよ
うに、シンボル番号S1及びS2の夫々に属する２個
のシンボル例えばW1及びW2と、シンボル番号S3
及びS4の夫々して属する２個のシンボル例えば
W3及びW4との夫々の間の距離を１ブロツクずつ
増して５ブロツクとし、残りの距離D″を５ブロ
ツクとする。 The above (m=23, n=4, i=1, D=4,
D'=7), as shown in FIG. 2, two symbols belonging to symbol numbers S 1 and S 2 , for example, W 1 and W 2 , and symbol number S 3
and S 4 respectively belong to two symbols, e.g.
The distance between W 3 and W 4 is increased by 1 block to 5 blocks, and the remaining distance D'' is 5 blocks.
この発明に依れば、同一のエラー訂正コード系
列を生成する２個のシンボル間の距離が５ブロツ
クとなる場合が増し、エラー訂正能力の向上を図
ることができる。上述と異なり、シンボル番号S4
及びS5がエラー訂正符号例えばｂ−adjacent コ
ードのパリテイーであつて、２シンボルまでのエ
ラーを訂正できる場合には、この発明を適用する
ことにより、バーストエラーの訂正長を８ブロツ
クから９ブロツクに増加させることができる。 According to this invention, the distance between two symbols that generate the same error correction code sequence is often five blocks, and the error correction ability can be improved. Unlike above, symbol number S 4
and S5 is the parity of an error correction code, for example, a b-adjacent code, and if errors of up to 2 symbols can be corrected, by applying this invention, the burst error correction length can be increased from 8 blocks to 9 blocks. can be increased.
第３図は、この発明が適用されたエラー訂正エ
ンコーダ及びデコーダの一例を示し、第３図にお
いて、１で示す入力端子からオーデイオ信号が供
給され、Ａ／Ｄコンバータ２によりデイジタル化
されて、データバス３に供給される。そして、こ
のPCMデータの例えば（４×23＝92シンボル）
がRAMなどのメモリー４に書込まれる。このメ
モリー４に記憶されたPCMデータが読出されて
横方向のエラー訂正コード例えばパリテイＰが訂
正コード発生回路５により形成され、このエラー
訂正コードがメモリー４のひとつのメモリーバン
クに書込まれる。オーデイオ信号は、連続してい
るので、上述のようなエラー訂正コードを生成し
ている間に現れるPCMデータは、メモリー４の
他のメモリーバンクに書込まれる。そして、エラ
ー訂正コード化がなされたデータがメモリー４か
らインタリーブされて読出され、データバス３に
供給される。このとき、他のメモリーバンクに拡
納されたPCMデータに対するエラー訂正コード
の生成がなされている。つまり、２つのメモリー
バンクの一方に対してPCMデータが書込まれ、
エラー訂正コードが生成されているときに、その
他方からエラー訂正コードを含むデイジタルデー
タが読出される。 FIG. 3 shows an example of an error correction encoder and decoder to which the present invention is applied. In FIG. It is supplied to bus 3. For example, this PCM data (4 x 23 = 92 symbols)
is written to memory 4 such as RAM. The PCM data stored in the memory 4 is read out, a horizontal error correction code, for example, parity P is generated by the correction code generation circuit 5, and this error correction code is written into one memory bank of the memory 4. Since the audio signal is continuous, the PCM data appearing during the generation of the error correction code as described above is written to other memory banks of the memory 4. The error correction coded data is interleaved and read from the memory 4 and supplied to the data bus 3. At this time, error correction codes are being generated for the PCM data expanded to other memory banks. In other words, PCM data is written to one of the two memory banks,
While the error correction code is being generated, digital data including the error correction code is read from the other side.
図示せずも、アドレスバス及びコントロールバ
スも設けられている。また、メモリー４にPCM
データを書込む際にエラー訂正コードの一部を形
成するようにしても良い。 Although not shown, an address bus and a control bus are also provided. Also, PCM in memory 4
It may also form part of an error correction code when writing data.
メモリー４から読出されたエラー訂正コード及
びPCMデータがCRC発生回路６に供給され、エ
ラー検出用のCRCコードが付加され、更に、変
調回路７を介して出力端子８に取り出される。こ
の出力端子８には、記録アンプを介して記録ヘツ
ドが接続され、磁気テープに対して上述のデイジ
タルデータが記録される。 The error correction code and PCM data read from the memory 4 are supplied to the CRC generation circuit 6, a CRC code for error detection is added thereto, and further taken out to the output terminal 8 via the modulation circuit 7. A recording head is connected to this output terminal 8 via a recording amplifier, and the above-mentioned digital data is recorded on the magnetic tape.
また、磁気テープから再生され、再生アンプ、
波形整形回路、クロツク再生回路などを介された
再生デイジタルデータが端子９から復調回路１０
に供給される。 It can also be played back from magnetic tape, with a playback amplifier,
Regenerated digital data that has passed through a waveform shaping circuit, clock regeneration circuit, etc. is sent from a terminal 9 to a demodulation circuit 10.
supplied to
復調回路１０の出力がCRCチエツカ１１に供
給され、エラーの有無が検出される。エラー検出
の結果の例えば１ビツトのエラーポインタと再生
データとがデータバス３に供給され、メモリー４
に書込まれる。 The output of the demodulation circuit 10 is supplied to a CRC checker 11, and the presence or absence of an error is detected. For example, a 1-bit error pointer as a result of error detection and playback data are supplied to the data bus 3 and stored in the memory 4.
written to.
記録時の場合と同様に、再生時に、メモリー４
のひとつのメモリーバンクに再生データが書込ま
れている間に、他のメモリーバンクに既に書込ま
れている再生データが読出され、エラー訂正及び
補間回路１２に供給される。このエラー訂正は、
エラーポインタとエラー訂正コードとを用いてな
され、エラー訂正できないデータは、前後の正し
いデータの平均値で補間される。このエラー訂正
及び補間回路１２の出力がデータバス３を介して
Ｄ／Ａコンバータ１３に供給され、出力端子１４
に再生オーデイオ信号が取り出される。 As in the case of recording, during playback, memory 4
While the playback data is being written into one memory bank, the playback data already written into the other memory banks is read out and supplied to the error correction and interpolation circuit 12. This error correction is
This is done using an error pointer and an error correction code, and data that cannot be error corrected is interpolated using the average value of the correct data before and after. The output of this error correction and interpolation circuit 12 is supplied to the D/A converter 13 via the data bus 3, and the output terminal 14
A playback audio signal is extracted.
上述のメモリー４を用いて、記録時に時間軸圧
縮し、再生時に時間軸伸長及びジツタ除去を行な
うようにしても良い。時間軸圧縮することによつ
て、回転２ヘツド形VTRのビデオトラツクの一
部に１フイールド分のオーデイオPCMデータを
記録することが可能となる。 The above-mentioned memory 4 may be used to compress the time axis during recording, and to expand the time axis and remove jitter during playback. By compressing the time axis, it becomes possible to record one field's worth of audio PCM data on a portion of the video track of a rotating two-head VTR.
第４図は、この発明を適用することができる符
号構成の他の例を示す。ブロツク数ｍが132で、
シンボル数ｎが８で、ひとつの系列中に含まれる
エラー訂正用の冗長コードの数ｉが１とされてい
る。また、この（８×132）のシンボルの夫々が
エラー訂正用のパリテイコードＰの系列と、エラ
ー訂正用のパリテイコードＱの系列との両者に含
まれるように、インターリーブがかけられてい
る。一方のパリテイコードＱについては、（Ｄ＝
12）とされ、他方のパリテイコードＰについて
は、（Ｄ＝14）とされている。例えば第４図にお
いて破線で結ばれた×印の８個のシンボルは
W12W13W14W15W16W17W18＝Q1
の関係にあり、実線で結ばれた○印の８個のシン
ボル
W1W2W3W4W5W6W7W8＝P1
の関係されている。 FIG. 4 shows another example of a code structure to which the present invention can be applied. The number of blocks m is 132,
The number n of symbols is 8, and the number i of redundant codes for error correction included in one sequence is 1. Also, interleaving is applied so that each of these (8×132) symbols is included in both the series of parity codes P for error correction and the series of parity codes Q for error correction. . For one parity code Q, (D=
12), and the other parity code P is (D=14). For example, in Fig. 4, the eight symbols marked with an x connected by a broken line have the relationship W 12 W 13 W 14 W 15 W 16 W 17 W 18 = Q 1 , and the eight symbols marked with a circle connected with a solid line The symbols W 1 W 2 W 3 W 4 W 5 W 6 W 7 W 8 = P 1 are related.
このように２重のインターリーブをかける方式
は、クロスインターリーブと称される。そして、
この発明は、２個のシンボル間の距離Ｄが大きい
方のエラー訂正コード系列（パリテイＰの系列）
に対して適用される。つまり、（D′＝20ブロツ
ク）のうちの６ブロツク分を第５図に示すよう
に、シンボル番号S1及びS2間、S2及びS3間、S4及
びS5間、S5及びS6間、S7及びS8間、S8及びS9間の
距離に１づつ加え、これらを15ブロツクとする。
このようにすることで、２個のシンボル間の距離
が14ブロツクから15ブロツクに増加する場合が生
じ、エラー訂正能力の向上を図ることができる。 This method of applying double interleaving is called cross interleaving. and,
This invention uses the error correction code sequence (sequence of parity P) that has a larger distance D between two symbols.
Applies to. In other words, 6 blocks out of (D' = 20 blocks) are arranged between symbol numbers S 1 and S 2 , between S 2 and S 3 , between S 4 and S 5 , and between S 5 and S 5 , as shown in FIG. Add 1 to the distances between S 6 , between S 7 and S 8 , and between S 8 and S 9 , making these 15 blocks.
By doing this, the distance between two symbols may increase from 14 blocks to 15 blocks, and the error correction ability can be improved.
なお、第４図に示すクロスインターリーブの符
号構成は、最も基本的なもので、一方のパリテイ
コードＱの系列に他方のパリテイコードＰのシン
ボルも含まれるようにするのが普通である。更
に、これに加えて他方のパリテイコードＰの系列
に一方のパリテイコードＱの系列が含まれるよう
にする帰還形のクロスインターリーブの符号構成
に対しても、この発明を適用することができる。 The cross-interleaving code configuration shown in FIG. 4 is the most basic one, and it is common that the series of one parity code Q also includes the symbols of the other parity code P. Furthermore, in addition to this, the present invention can also be applied to a feedback type cross-interleaving code configuration in which a sequence of one parity code Q is included in a sequence of parity codes P of the other. .
第１図は先に提案されているブロツク完結形の
クロスインターリーブの符号構成の説明に用いる
略線図、第２図はこの発明の説明に用いる略線
図、第３図はこの発明が適用されたエラー訂正エ
ンコーダの一例の構成を示すブロツク図、第４図
及び第５図はこの発明の他の例の説明に用いる略
線図である。
１……オーデイオ信号の入力端子、４……メモ
リー、５……訂正コード発生回路、１２……エラ
ー訂正及び補間回路。
Fig. 1 is a schematic diagram used to explain the code structure of the previously proposed block-complete type cross interleaving, Fig. 2 is a schematic diagram used to explain the present invention, and Fig. 3 is a schematic diagram used to explain the present invention. FIGS. 4 and 5 are schematic diagrams used to explain other examples of the present invention. 1... Audio signal input terminal, 4... Memory, 5... Correction code generation circuit, 12... Error correction and interpolation circuit.
Claims (1)
ｍブロツク）の単位に区切り、２シンボル間の距
離がＤブロツクまたはＤ＋１ブロツクずつ離れる
ｎシンボルに対して、ｉシンボルのエラー訂正用
の冗長コードを生成し、上記ブロツク毎に上記デ
イジタルデータおよび上記冗長コードを伝送す
る、インターリーブ処理を用いたエラー訂正符号
化を行ない、 〔ｍ÷（ｎ＋ｉ）〕の商をＤとし、剰余をＡとす
る時に（但し、ｍ，ｎ，ｉ，Ｄ，Ａは正の整数）、
上記エラー訂正符号の系列中の上記２シンボル間
の距離のうちの（Ａ−１）個またはＡ個に対し
て、上記距離Ｄ＋１とするようにしたことを特徴
とするデータ伝送方法。[Claims] 1 Continuous digital data (n symbols x
A redundant code for error correction of i symbols is generated for n symbols in which the distance between two symbols is D blocks or D+1 blocks, and the digital data and the redundant code are divided into units of (m blocks). When transmitting a code, error correction encoding is performed using interleave processing, and the quotient of [m÷(n+i)] is D and the remainder is A (where m, n, i, D, and A are correct). integer),
A data transmission method characterized in that the distance D+1 is set for (A-1) or A of the distances between the two symbols in the series of error correction codes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7078082A JPS58187039A (en) | 1982-04-27 | 1982-04-27 | Data transmitting method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7078082A JPS58187039A (en) | 1982-04-27 | 1982-04-27 | Data transmitting method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58187039A JPS58187039A (en) | 1983-11-01 |
| JPH057901B2 true JPH057901B2 (en) | 1993-01-29 |
Family
ID=13441373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7078082A Granted JPS58187039A (en) | 1982-04-27 | 1982-04-27 | Data transmitting method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58187039A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5545111A (en) * | 1978-09-22 | 1980-03-29 | Sony Corp | Pcm signal transmitting method |
-
1982
- 1982-04-27 JP JP7078082A patent/JPS58187039A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5545111A (en) * | 1978-09-22 | 1980-03-29 | Sony Corp | Pcm signal transmitting method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58187039A (en) | 1983-11-01 |
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