JPH0575456A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH0575456A JPH0575456A JP23424891A JP23424891A JPH0575456A JP H0575456 A JPH0575456 A JP H0575456A JP 23424891 A JP23424891 A JP 23424891A JP 23424891 A JP23424891 A JP 23424891A JP H0575456 A JPH0575456 A JP H0575456A
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Abstract
(57)【要約】
【目的】内蔵するＤ／Ａ変換部の変換誤差を無くして高
精度化し、もって全体のＡ／Ｄ変換精度を向上させるこ
とにある。 【構成】複数のＡ／Ｄ変換部の他に１つのＤ／Ａ変換部
を内蔵して構成する。このＤ／Ａ変換部は、定電流源Ａ
〜Ｇを備えた定電流源回路２と、これら定電流源Ａ〜Ｇ
の中の中央の定電流源Ｄを中心に左右対称に同数の定電
流源（例えばＣとＥ）を選択するデコーダ回路１と、ス
イッチ回路３および電流・電圧変換抵抗４とを有する。
このデコーダ回路１はＡＮＤ回路５，６やＯＲ回路を組
合せて構成し、中央の定電流源Ｄに対して発生する誤差
を相殺する。
精度化し、もって全体のＡ／Ｄ変換精度を向上させるこ
とにある。 【構成】複数のＡ／Ｄ変換部の他に１つのＤ／Ａ変換部
を内蔵して構成する。このＤ／Ａ変換部は、定電流源Ａ
〜Ｇを備えた定電流源回路２と、これら定電流源Ａ〜Ｇ
の中の中央の定電流源Ｄを中心に左右対称に同数の定電
流源（例えばＣとＥ）を選択するデコーダ回路１と、ス
イッチ回路３および電流・電圧変換抵抗４とを有する。
このデコーダ回路１はＡＮＤ回路５，６やＯＲ回路を組
合せて構成し、中央の定電流源Ｄに対して発生する誤差
を相殺する。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換器に関し、特
にＤ／Ａ変換部を内蔵するＡ／Ｄ変換器に関する。
にＤ／Ａ変換部を内蔵するＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】従来のＡ／Ｄ変換器、特に直並列型のＡ
／Ｄ変換器は、複数のＡ／Ｄ変換部と１つのＤ／Ａ変換
部やサンプルホールド回路および減算増幅器等により構
成されている。
／Ｄ変換器は、複数のＡ／Ｄ変換部と１つのＤ／Ａ変換
部やサンプルホールド回路および減算増幅器等により構
成されている。
【０００３】図４はかかる従来の一例を示す直並列型Ａ
／Ｄ変換器のブロック図である。図４に示すように、こ
の直並列型Ａ／Ｄ変換器は６ビットのＡ／Ｄコンバータ
であり、６ビットＡ／Ｄコンバータチップ１３上に形成
される。その構成はアナログ入力端子ＡＩＮからのアナ
ログ信号を荒く３ビットＡ／Ｄ変換する３ビットＡ／Ｄ
変換部１４と、アナログ信号をサンプルホールドするサ
ンプルホールド回路（ＳＨ）１５と、３ビットＡ／Ｄ変
換部１４の出力を再びアナログ信号に変換する３ビット
Ｄ／Ａ変換部１６と、これらＳＨ１５およびＤ／Ａ変換
部１６の減算を行って増幅する減算増幅器１７と、この
減算増幅器１７の出力を再び３ビットＡ／Ｄ変換する３
ビットＡ／Ｄ変換部１８と、２つの３ビットＡ／Ｄ変換
部１４，１８の出力をラッチするラッチ回路１９とを有
し、ラッチ回路１９の出力がディジタル出力端子Ｄ０１
〜Ｄ０６に供給される。かかるＡ／Ｄ変換器において、
アナログ入力端子ＡＩＮにアナログ電圧が印加される
と、３ビットＡ／Ｄ変換部１４で上位３ビットを決定す
べく、荒くＡ／Ｄ変換をする。そのディジタル出力はラ
ッチ回路１９および３ビットＤ／Ａ変換部１６に入力さ
れる。次に、この３ビットＤ／Ａ変換部１６で再びＤ／
Ａ変換されたアナログ電圧および先ほど入力されたアナ
ログ信号をサンプルホールド回路１５によって保持して
いた入力電圧を減算増幅器１７によって差をとり、その
差電圧を所定の値に増幅してもう１つの３ビットＡ／Ｄ
変換部１８に出力する。これにより、下位３ビットが決
定される。このようにして、上位３ビットと下位３ビッ
トのデータはラッチ回路１９で１度ラッチされ、６ビッ
トのＡ／Ｄ変換結果としてデジタル出力端子ＤＯ１〜Ｄ
Ｏ６に出力される。
／Ｄ変換器のブロック図である。図４に示すように、こ
の直並列型Ａ／Ｄ変換器は６ビットのＡ／Ｄコンバータ
であり、６ビットＡ／Ｄコンバータチップ１３上に形成
される。その構成はアナログ入力端子ＡＩＮからのアナ
ログ信号を荒く３ビットＡ／Ｄ変換する３ビットＡ／Ｄ
変換部１４と、アナログ信号をサンプルホールドするサ
ンプルホールド回路（ＳＨ）１５と、３ビットＡ／Ｄ変
換部１４の出力を再びアナログ信号に変換する３ビット
Ｄ／Ａ変換部１６と、これらＳＨ１５およびＤ／Ａ変換
部１６の減算を行って増幅する減算増幅器１７と、この
減算増幅器１７の出力を再び３ビットＡ／Ｄ変換する３
ビットＡ／Ｄ変換部１８と、２つの３ビットＡ／Ｄ変換
部１４，１８の出力をラッチするラッチ回路１９とを有
し、ラッチ回路１９の出力がディジタル出力端子Ｄ０１
〜Ｄ０６に供給される。かかるＡ／Ｄ変換器において、
アナログ入力端子ＡＩＮにアナログ電圧が印加される
と、３ビットＡ／Ｄ変換部１４で上位３ビットを決定す
べく、荒くＡ／Ｄ変換をする。そのディジタル出力はラ
ッチ回路１９および３ビットＤ／Ａ変換部１６に入力さ
れる。次に、この３ビットＤ／Ａ変換部１６で再びＤ／
Ａ変換されたアナログ電圧および先ほど入力されたアナ
ログ信号をサンプルホールド回路１５によって保持して
いた入力電圧を減算増幅器１７によって差をとり、その
差電圧を所定の値に増幅してもう１つの３ビットＡ／Ｄ
変換部１８に出力する。これにより、下位３ビットが決
定される。このようにして、上位３ビットと下位３ビッ
トのデータはラッチ回路１９で１度ラッチされ、６ビッ
トのＡ／Ｄ変換結果としてデジタル出力端子ＤＯ１〜Ｄ
Ｏ６に出力される。
【０００４】図５は図４に示す３ビットＤ／Ａ変換部の
回路図である。図５に示すように、かかる３ビットＤ／
Ａ変換部はディジタル入力端子ＤＩ１〜ＤＩ３からのデ
ィジタルデータをデコードするデコーダ回路２０と、定
電流源Ａ〜Ｇを有する定電流源回路２と、スイッチａ〜
ｇを有し第２の電源端子Ｖ２およびアナログ出力端子Ｏ
ＵＴに接続されたスイッチ回路３と、第１の電源端子Ｖ
１およびアナログ出力端子ＯＵＴ間に接続された電流・
電圧変換抵抗４とを有する。まず、前述のＡ／Ｄ変換部
１４でＡ／Ｄ変換されたデジタル値がディジタル入力端
子ＤＩ１〜ＤＩ３に入力されると、デコーダ２０で３ビ
ットのデータがデコードされる。このデコーダ２０はデ
ィジタルコード００１から１１１までの各コードに対し
て定電流源Ａ〜Ｇに接続されているスイッチａ〜ｇが第
２の電源端子Ｖ２か、あるいはアナログ出力端子ＯＵＴ
のどちらかに接続するかを決定する。その結果、第１の
電源端子Ｖ１とアナログ出力端子ＯＵＴとの間に接続さ
れている電流・電圧変換抵抗４を介して所定のアナログ
電圧がアナログ出力端子ＯＵＴに出力される。
回路図である。図５に示すように、かかる３ビットＤ／
Ａ変換部はディジタル入力端子ＤＩ１〜ＤＩ３からのデ
ィジタルデータをデコードするデコーダ回路２０と、定
電流源Ａ〜Ｇを有する定電流源回路２と、スイッチａ〜
ｇを有し第２の電源端子Ｖ２およびアナログ出力端子Ｏ
ＵＴに接続されたスイッチ回路３と、第１の電源端子Ｖ
１およびアナログ出力端子ＯＵＴ間に接続された電流・
電圧変換抵抗４とを有する。まず、前述のＡ／Ｄ変換部
１４でＡ／Ｄ変換されたデジタル値がディジタル入力端
子ＤＩ１〜ＤＩ３に入力されると、デコーダ２０で３ビ
ットのデータがデコードされる。このデコーダ２０はデ
ィジタルコード００１から１１１までの各コードに対し
て定電流源Ａ〜Ｇに接続されているスイッチａ〜ｇが第
２の電源端子Ｖ２か、あるいはアナログ出力端子ＯＵＴ
のどちらかに接続するかを決定する。その結果、第１の
電源端子Ｖ１とアナログ出力端子ＯＵＴとの間に接続さ
れている電流・電圧変換抵抗４を介して所定のアナログ
電圧がアナログ出力端子ＯＵＴに出力される。
【０００５】図６は図５におけるディジタル入力コード
と出力端子に接続される定電流源との対応図である。図
６に示すように、ここでは入力コード００１〜１１１に
より定電流源Ａ〜Ｇがアナログ出力端子ＯＵＴに接続さ
れる様子を表わしている。この対応図において、横方向
は定電流源の記号、縦方向はデコーダ２０の出力コード
であり、デコーダ２０の出力コードに応じて定電流源Ａ
〜Ｇがアナログ出力端子ＯＵＴに接続されたものを○印
で示している。これは中央の定電流源Ｄを中心に左右の
定電流源を交互に選択する方法であり、対称スイッチン
グ方式と呼ばれている。
と出力端子に接続される定電流源との対応図である。図
６に示すように、ここでは入力コード００１〜１１１に
より定電流源Ａ〜Ｇがアナログ出力端子ＯＵＴに接続さ
れる様子を表わしている。この対応図において、横方向
は定電流源の記号、縦方向はデコーダ２０の出力コード
であり、デコーダ２０の出力コードに応じて定電流源Ａ
〜Ｇがアナログ出力端子ＯＵＴに接続されたものを○印
で示している。これは中央の定電流源Ｄを中心に左右の
定電流源を交互に選択する方法であり、対称スイッチン
グ方式と呼ばれている。
【０００６】かかる従来の直並列型Ａ／Ｄ変換器におい
て、内蔵するＤ／Ａ変換部のビット数は３ビットである
が、その精度についてみると、全体のＡ／Ｄ変換器の精
度が６ビットであるので、内蔵のＤ／Ａ変換部の精度
は、図５に示す定電流源回路２を構成する７つの定電流
源Ａ〜Ｇの電流値の精度に依存する。そこで、これらの
定電流源Ａ〜Ｇを可能な限り隣接配置したが、Ｄ／Ａ変
換部の精度が向上せず、全体のＡ／Ｄ変換器の精度がと
れないことがある。これは定電流源Ａ〜Ｇの電流値を決
定している抵抗の抵抗値が配列位置によって変動し、電
流値がずれるためである。
て、内蔵するＤ／Ａ変換部のビット数は３ビットである
が、その精度についてみると、全体のＡ／Ｄ変換器の精
度が６ビットであるので、内蔵のＤ／Ａ変換部の精度
は、図５に示す定電流源回路２を構成する７つの定電流
源Ａ〜Ｇの電流値の精度に依存する。そこで、これらの
定電流源Ａ〜Ｇを可能な限り隣接配置したが、Ｄ／Ａ変
換部の精度が向上せず、全体のＡ／Ｄ変換器の精度がと
れないことがある。これは定電流源Ａ〜Ｇの電流値を決
定している抵抗の抵抗値が配列位置によって変動し、電
流値がずれるためである。
【０００７】図７は図５に示す定電流源の配置による電
流値のばらつき特性図である。図７に示すように、この
電流のずれ特性は横軸が７つの定電流源Ａ〜Ｇの記号、
縦軸が定電流源Ｄを基準としたときの電流のずれを表し
ている。ここでは定電流源Ｄからの距離によって各定電
流源の電流値が一様な変動を示すが、これは定電流源の
電流値を決定する抵抗の層抵抗の濃度に一様な勾配があ
るためである。要するに、抵抗値が変動することは一般
的に知られている。この抵抗値の変動によってＤ／Ａ変
換部に与える特性がどうなるかを以下に説明する。
流値のばらつき特性図である。図７に示すように、この
電流のずれ特性は横軸が７つの定電流源Ａ〜Ｇの記号、
縦軸が定電流源Ｄを基準としたときの電流のずれを表し
ている。ここでは定電流源Ｄからの距離によって各定電
流源の電流値が一様な変動を示すが、これは定電流源の
電流値を決定する抵抗の層抵抗の濃度に一様な勾配があ
るためである。要するに、抵抗値が変動することは一般
的に知られている。この抵抗値の変動によってＤ／Ａ変
換部に与える特性がどうなるかを以下に説明する。
【０００８】図８は図５におけるデイジタル入力コード
と出力される定電流値の関係を表わす特性図である。図
８に示すように、この特性で横軸はＤ／Ａ変換部に入力
されるディジタルコード、縦軸は入力されたディジタル
コードに応じて定電流源Ａ〜Ｇの定電流値を加算した値
である。定電流源Ａ〜Ｇの電流値がすべて等しい場合
は、○と実線で示した特性となるが、前述した対称スイ
ッチング方式をとった場合は、×と破線で示した特性と
なる。すなわち、最下位ビットが０の場合に電流値特性
は実線からはずれて誤差をもつことになる。
と出力される定電流値の関係を表わす特性図である。図
８に示すように、この特性で横軸はＤ／Ａ変換部に入力
されるディジタルコード、縦軸は入力されたディジタル
コードに応じて定電流源Ａ〜Ｇの定電流値を加算した値
である。定電流源Ａ〜Ｇの電流値がすべて等しい場合
は、○と実線で示した特性となるが、前述した対称スイ
ッチング方式をとった場合は、×と破線で示した特性と
なる。すなわち、最下位ビットが０の場合に電流値特性
は実線からはずれて誤差をもつことになる。
【０００９】
【発明が解決しようとする課題】上述した従来のＡ／Ｄ
変換器は、対称スイッチング方式を用いたＤ／Ａ変換部
を内蔵した場合、最下位ビットが０になるたびに誤差を
生じ、全体Ａ／Ｄ変換精度を悪化させるという欠点があ
る。
変換器は、対称スイッチング方式を用いたＤ／Ａ変換部
を内蔵した場合、最下位ビットが０になるたびに誤差を
生じ、全体Ａ／Ｄ変換精度を悪化させるという欠点があ
る。
【００１０】本発明の目的は、かかる内蔵したＤ／Ａ変
換部の誤差を無くして高精度化し、全体のＡ／Ｄ変換精
度を向上させるＡ／Ｄ変換器を提供することにある。
換部の誤差を無くして高精度化し、全体のＡ／Ｄ変換精
度を向上させるＡ／Ｄ変換器を提供することにある。
【００１１】
【課題を解決するための手段】本発明のＡ／Ｄ変換器
は、Ｄ／Ａ変換部を内蔵するＡ／Ｄ変換器において、前
記Ｄ／Ａ変換部は基準となる電気量を有する受動素子も
しくは能動素子をｎ個並べた素子列をｍ列有するｎ×ｍ
の素子行列と、ディジタル入力信号をデコードし前記ｍ
×ｎの素子行列から所定数の素子を選択するデコーダ回
路と、前記選択された素子の各々の電気量を加算する加
算手段とを有し、前記ディジタル入力信号の最下位ビッ
トが１のときは前記素子列からｎ／２番目（ｎは偶数）
又は（ｎ＋１）／２番目（ｎは奇数）にある素子とその
左右もしくは上下にある素子をそれぞれｐ個選択し、前
記デジタル入力信号の最下位ビットが０のときは前記素
子列からｎ／２番目（ｎは偶数）又は（ｎ＋１）／２番
目（ｎは奇数）にある素子を除き且つその左右もしくは
上下にある素子をそれぞれｐ個選択するように構成され
る。
は、Ｄ／Ａ変換部を内蔵するＡ／Ｄ変換器において、前
記Ｄ／Ａ変換部は基準となる電気量を有する受動素子も
しくは能動素子をｎ個並べた素子列をｍ列有するｎ×ｍ
の素子行列と、ディジタル入力信号をデコードし前記ｍ
×ｎの素子行列から所定数の素子を選択するデコーダ回
路と、前記選択された素子の各々の電気量を加算する加
算手段とを有し、前記ディジタル入力信号の最下位ビッ
トが１のときは前記素子列からｎ／２番目（ｎは偶数）
又は（ｎ＋１）／２番目（ｎは奇数）にある素子とその
左右もしくは上下にある素子をそれぞれｐ個選択し、前
記デジタル入力信号の最下位ビットが０のときは前記素
子列からｎ／２番目（ｎは偶数）又は（ｎ＋１）／２番
目（ｎは奇数）にある素子を除き且つその左右もしくは
上下にある素子をそれぞれｐ個選択するように構成され
る。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は本発明の一実施例を説明するための
Ａ／Ｄ変換器に内蔵するＤ／Ａ変換部の回路図である。
図１に示すように、本実施例の基本的構造は前述した図
４の従来例と同様であり、異なる点はＤ／Ａ変換部の構
成にある。以下には、このＤ／Ａ変換部を中心にして説
明する。本実施例のＤ／Ａ変換部はデコーダ回路１と、
定電源Ａ〜Ｇを含む定電流源回路２と、デコーダ回路１
を介して駆動されるスイッチａ〜ｇを含むスイッチ回路
３と、電流・電圧変換抵抗４とを有する。特に、デコー
ダ回路１はディジタル入力端子ＤＩ１〜ＤＩ３を展開す
る２つのＡＮＤ回路５，６をもって構成している。
Ａ／Ｄ変換器に内蔵するＤ／Ａ変換部の回路図である。
図１に示すように、本実施例の基本的構造は前述した図
４の従来例と同様であり、異なる点はＤ／Ａ変換部の構
成にある。以下には、このＤ／Ａ変換部を中心にして説
明する。本実施例のＤ／Ａ変換部はデコーダ回路１と、
定電源Ａ〜Ｇを含む定電流源回路２と、デコーダ回路１
を介して駆動されるスイッチａ〜ｇを含むスイッチ回路
３と、電流・電圧変換抵抗４とを有する。特に、デコー
ダ回路１はディジタル入力端子ＤＩ１〜ＤＩ３を展開す
る２つのＡＮＤ回路５，６をもって構成している。
【００１４】まず、デジタル入力端子ＤＩ１〜ＤＩ３に
００１のデジタルコードが入力されると、デコーダ回路
１によって展開され、定電流源Ｄに接続しているスイッ
チｄが駆動され、アナログ出力端子ＯＵＴ側に接続され
る。次に、デジタル入力端子ＤＩ１〜ＤＩ３に０１０の
デジタルコードが入力されると、デコーダ回路１により
定電流源Ｃ及びＥに接続しているスイッチｃ及びｄがア
ナログ出力端子ＯＯＴ側に接続される。このように、デ
ジタルコード００１から１１１までをデジタル入力端子
ＤＩ１〜ＤＩ３に入力したときの定電流源Ａ〜Ｇがスイ
ッチａ〜ｇを介してアナログ出力端子ＯＵＴに接続され
る。
００１のデジタルコードが入力されると、デコーダ回路
１によって展開され、定電流源Ｄに接続しているスイッ
チｄが駆動され、アナログ出力端子ＯＵＴ側に接続され
る。次に、デジタル入力端子ＤＩ１〜ＤＩ３に０１０の
デジタルコードが入力されると、デコーダ回路１により
定電流源Ｃ及びＥに接続しているスイッチｃ及びｄがア
ナログ出力端子ＯＯＴ側に接続される。このように、デ
ジタルコード００１から１１１までをデジタル入力端子
ＤＩ１〜ＤＩ３に入力したときの定電流源Ａ〜Ｇがスイ
ッチａ〜ｇを介してアナログ出力端子ＯＵＴに接続され
る。
【００１５】図２は図１におけるディジタル入力コード
と出力端子に接続される定電流源との対応図である。図
２に示すように、内蔵されているＤ／Ａ変換部に入力さ
れるデジタルコードの最下位ビットが１である場合、す
なわち００１，０１１，１１１の場合は、７つある定電
流源Ａ〜Ｇの中央にあるＤを含むその左右の定電流源が
選択される。また、入力されるデジタルコードの最下位
ビットが０の場合すなわち０１０，１００，１１０の場
合は、定電流源Ｄを除いた左右の定電流源が選択され
る。このように定電流源を選択すると、各々の定電流源
のもつ電流のずれは定電流源Ｄに対して極性が異なるも
のの、ずれの量は等しくなる。従って、定電流源Ｄを中
心に左右の定電流源を加算した場合、その加算値には誤
差が生じないため、精度のよいＤ／Ａ変換部を構成で
き、その結果Ａ／Ｄ変換器の精度を向上させることがで
きる。
と出力端子に接続される定電流源との対応図である。図
２に示すように、内蔵されているＤ／Ａ変換部に入力さ
れるデジタルコードの最下位ビットが１である場合、す
なわち００１，０１１，１１１の場合は、７つある定電
流源Ａ〜Ｇの中央にあるＤを含むその左右の定電流源が
選択される。また、入力されるデジタルコードの最下位
ビットが０の場合すなわち０１０，１００，１１０の場
合は、定電流源Ｄを除いた左右の定電流源が選択され
る。このように定電流源を選択すると、各々の定電流源
のもつ電流のずれは定電流源Ｄに対して極性が異なるも
のの、ずれの量は等しくなる。従って、定電流源Ｄを中
心に左右の定電流源を加算した場合、その加算値には誤
差が生じないため、精度のよいＤ／Ａ変換部を構成で
き、その結果Ａ／Ｄ変換器の精度を向上させることがで
きる。
【００１６】図３は本発明の他の実施例を説明するため
のＡ／Ｄ変換器に内蔵するＤ／Ａ変換部の回路図であ
る。図３に示すように、本実施例の基本的構成は前述し
た一実施例と同様であり、ここでは異なるデコーダ回路
７について説明する。すなわち、本実施例では、ＡＮＤ
回路５，６およびＯＲ回路８〜１２で構成することにあ
る。前述した一実施例ではデコーダ回路１を構成する素
子が少ないためチップ面積の縮小及び低消費電力化が可
能であるが、Ａ／Ｄ変換器の動作に高速化が必要な場合
は、内蔵したＤ／Ａ変換部の動作速度も高速化が必要と
なる。この時、定電流源Ａ〜Ｇを選択するスイッチａ〜
ｇに入力されるデコーダ回路７の出力信号の速度を備え
ないと、スイッチの切換わりのタイミングによってＤ／
Ａ変換部のアナログ出力端子ＯＵＴにスパイクを生ずる
ことがある。そのため、本実施例では、デコーダ回路７
を２入力のＡＮＤ回路５，６と、ＯＲ回路８〜１２とで
構成することにより、デジタル入力端子ＤＩ１〜ＤＩ３
から入力されるデジタル信号の入力負荷を揃えることが
でき、デコーダ回路７の出力信号の速度が揃うことで変
換出力端子ＯＵＴにスパイクを生じないようにすること
ができる。
のＡ／Ｄ変換器に内蔵するＤ／Ａ変換部の回路図であ
る。図３に示すように、本実施例の基本的構成は前述し
た一実施例と同様であり、ここでは異なるデコーダ回路
７について説明する。すなわち、本実施例では、ＡＮＤ
回路５，６およびＯＲ回路８〜１２で構成することにあ
る。前述した一実施例ではデコーダ回路１を構成する素
子が少ないためチップ面積の縮小及び低消費電力化が可
能であるが、Ａ／Ｄ変換器の動作に高速化が必要な場合
は、内蔵したＤ／Ａ変換部の動作速度も高速化が必要と
なる。この時、定電流源Ａ〜Ｇを選択するスイッチａ〜
ｇに入力されるデコーダ回路７の出力信号の速度を備え
ないと、スイッチの切換わりのタイミングによってＤ／
Ａ変換部のアナログ出力端子ＯＵＴにスパイクを生ずる
ことがある。そのため、本実施例では、デコーダ回路７
を２入力のＡＮＤ回路５，６と、ＯＲ回路８〜１２とで
構成することにより、デジタル入力端子ＤＩ１〜ＤＩ３
から入力されるデジタル信号の入力負荷を揃えることが
でき、デコーダ回路７の出力信号の速度が揃うことで変
換出力端子ＯＵＴにスパイクを生じないようにすること
ができる。
【００１７】以上二つの実施例について説明したが、要
するに本発明はＤ／Ａ変換部を内蔵するＡ／Ｄ変換器に
おいて、前記Ｄ／Ａ変換部が基準となる電気量を有する
受動素子もしくは能動素子をｎ個並べた素子列をｍ列有
するｎ×ｍの素子行列と、ディジタル入力信号をデコー
ドし前記ｍ×ｎの素子行列から所定数の素子を選択する
デコーダ回路と、前記選択された素子の各々の電気量を
加算する加算手段とを有し、前記ディジタル入力信号の
最下位ビットが１のときは前記素子列からｎ／２番目
（ｎは偶数）又は（ｎ＋１）１２番目（ｎは奇数）にあ
る素子とその左右もしくは上下にある素子をそれぞれｐ
個選択し、また前記ディジタル入力信号の最下位ビット
が０のときは前記素子列からｎ／２番目（ｎは偶数）又
は（ｎ＋１）２番目（ｎは奇数）にある素子を除き且つ
その左右もしくは上下にある素子をそれぞれｐ個選択す
るものである。また、上述した実施例においては、内蔵
するＤ／Ａ変換部の定電流源を横方向に配置したが、こ
れらは縦方向に並べ、中央の定電流源を中心に上下対称
に同数の定電流源を選択するデコードを使うように構成
しても同様の結果が得られる。
するに本発明はＤ／Ａ変換部を内蔵するＡ／Ｄ変換器に
おいて、前記Ｄ／Ａ変換部が基準となる電気量を有する
受動素子もしくは能動素子をｎ個並べた素子列をｍ列有
するｎ×ｍの素子行列と、ディジタル入力信号をデコー
ドし前記ｍ×ｎの素子行列から所定数の素子を選択する
デコーダ回路と、前記選択された素子の各々の電気量を
加算する加算手段とを有し、前記ディジタル入力信号の
最下位ビットが１のときは前記素子列からｎ／２番目
（ｎは偶数）又は（ｎ＋１）１２番目（ｎは奇数）にあ
る素子とその左右もしくは上下にある素子をそれぞれｐ
個選択し、また前記ディジタル入力信号の最下位ビット
が０のときは前記素子列からｎ／２番目（ｎは偶数）又
は（ｎ＋１）２番目（ｎは奇数）にある素子を除き且つ
その左右もしくは上下にある素子をそれぞれｐ個選択す
るものである。また、上述した実施例においては、内蔵
するＤ／Ａ変換部の定電流源を横方向に配置したが、こ
れらは縦方向に並べ、中央の定電流源を中心に上下対称
に同数の定電流源を選択するデコードを使うように構成
しても同様の結果が得られる。
【００１８】
【発明の効果】以上説明したように、本発明のＡ／Ｄ変
換器は内蔵するＤ／Ａ変換部に、定電流源の中の中央の
定電流源を中心に左右対称に同数の定電流源を選択する
デコーダ回路を用いることにより、精度のよいＤ／Ａ変
換部を作れるため、Ａ／Ｄ変換を高精度化できるという
効果がある。
換器は内蔵するＤ／Ａ変換部に、定電流源の中の中央の
定電流源を中心に左右対称に同数の定電流源を選択する
デコーダ回路を用いることにより、精度のよいＤ／Ａ変
換部を作れるため、Ａ／Ｄ変換を高精度化できるという
効果がある。
【図１】本発明の一実施例を説明するためのＡ／Ｄ変換
器に内蔵するＤ／Ａ変換部の回路図である。
器に内蔵するＤ／Ａ変換部の回路図である。
【図２】図１におけるディジタル入力コードと出力端子
に接続される定電流源との対応図である。
に接続される定電流源との対応図である。
【図３】本発明の他の実施例を説明するためのＡ／Ｄ変
換器に内蔵するＤ／Ａ変換部の回路図である。
換器に内蔵するＤ／Ａ変換部の回路図である。
【図４】従来の一例を示すＡ／Ｄ変換器のブロック図で
ある。
ある。
【図５】図４に示すＤ／Ａ変換部の回路図である。
【図６】図５におけるディジタル入力コードと出力端子
に接続される定電流源との対応図である。
に接続される定電流源との対応図である。
【図７】図５に示す定電流源の配置による電流値のばら
つき特性図である。
つき特性図である。
【図８】図５におけるディジタル入力コードと出力され
る定電流値の関係を表わす特性図である。
る定電流値の関係を表わす特性図である。
１，７ デコーダ回路 ２ 定電流源回路 ３ スイッチ回路 ４ 電流・電圧変換抵抗 ５，６ ＡＮＤ回路 ８〜１２ ＯＲ回路 １３ ６ビットＡ／Ｄ変換器チップ １４，１８ ３ビットＡ／Ｄ変換部 １５ サンプルホールド回路 １６ ３ビットＤ／Ａ変換部 １７ 減算増幅器 １９ ラッチ回路 ＤＩ１〜ＤＩ３ ディジタル入力端子 ａ〜ｇ スイッチ Ａ〜Ｇ 定電流源 ＯＵＴ アナログ出力端子 Ｖ１，Ｖ２ 電源端子 ＡＩＮ アナログ入力端子 Ｄ０１〜Ｄ０６ ディジタル出力端子
Claims (1)
- 【請求項１】 Ｄ／Ａ変換部を内蔵するＡ／Ｄ変換器に
おいて、前記Ｄ／Ａ変換部は基準となる電気量を有する
受動素子もしくは能動素子をｎ個並べた素子列をｍ列有
するｎ×ｍの素子行列と、ディジタル入力信号をデコー
ドし前記ｍ×ｎの素子行列から所定数の素子を選択する
デコーダ回路と、前記選択された素子の各々の電気量を
加算する加算手段とを有し、前記ディジタル入力信号の
最下位ビットが１のときは前記素子列からｎ／２番目
（ｎは偶数）又は（ｎ＋１）／２番目（ｎは奇数）にあ
る素子とその左右もしくは上下にある素子をそれぞれｐ
個選択し、前記デジタル入力信号の最下位ビットが０の
ときは前記素子列からｎ／２番目（ｎは偶数）又は（ｎ
＋１）／２番目（ｎは奇数）にある素子を除き且つその
左右もしくは上下にある素子をそれぞれｐ個選択するこ
とを特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23424891A JPH0575456A (ja) | 1991-09-13 | 1991-09-13 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23424891A JPH0575456A (ja) | 1991-09-13 | 1991-09-13 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575456A true JPH0575456A (ja) | 1993-03-26 |
Family
ID=16967996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23424891A Pending JPH0575456A (ja) | 1991-09-13 | 1991-09-13 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575456A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150252696A1 (en) * | 2012-11-06 | 2015-09-10 | Nissan Motor Co., Ltd. | Oil pan for internal combustion engine |
| JP2021517377A (ja) * | 2019-02-25 | 2021-07-15 | シェンチェン グーディックス テクノロジー カンパニー リミテッド | データ変換器と、関連するアナログ−デジタル変換器、デジタル−アナログ変換器およびチップ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0248827A (ja) * | 1988-08-10 | 1990-02-19 | Nec Corp | 電流スイッチ回路 |
| JPH02257719A (ja) * | 1989-03-30 | 1990-10-18 | Canon Inc | アナログデジタル変換器 |
-
1991
- 1991-09-13 JP JP23424891A patent/JPH0575456A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0248827A (ja) * | 1988-08-10 | 1990-02-19 | Nec Corp | 電流スイッチ回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US11187120B2 (en) * | 2012-11-06 | 2021-11-30 | Nissan Motor Co., Ltd. | Oil pan for internal combustion engine |
| JP2021517377A (ja) * | 2019-02-25 | 2021-07-15 | シェンチェン グーディックス テクノロジー カンパニー リミテッド | データ変換器と、関連するアナログ−デジタル変換器、デジタル−アナログ変換器およびチップ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980324 |