JPH0574230B2 - - Google Patents
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- JPH0574230B2 JPH0574230B2 JP59206085A JP20608584A JPH0574230B2 JP H0574230 B2 JPH0574230 B2 JP H0574230B2 JP 59206085 A JP59206085 A JP 59206085A JP 20608584 A JP20608584 A JP 20608584A JP H0574230 B2 JPH0574230 B2 JP H0574230B2
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- electrode
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14679—Junction field effect transistor [JFET] imagers; static induction transistor [SIT] imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1462—Coatings
- H01L27/14623—Optical shielding
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Electromagnetism (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、静電誘導トランジスタ（SIT）を用
いる固体撮像装置に関するものである。
いる固体撮像装置に関するものである。
（従来技術）
固体撮像装置としては、従来MOS型あるいは
CCD等が用いられている。しか、これらの従来
の固体撮像装置では信号読み出し時に信号出力が
微小となり、そのため光検出感度が低いという問
題がある。この欠点を補うものとして、一画素を
SITを用いたフオトトランジスタで構成する固体
撮像装置が提案されている。
CCD等が用いられている。しか、これらの従来
の固体撮像装置では信号読み出し時に信号出力が
微小となり、そのため光検出感度が低いという問
題がある。この欠点を補うものとして、一画素を
SITを用いたフオトトランジスタで構成する固体
撮像装置が提案されている。
第２図はかかる従来の固体撮像装置の回路構成
を示すもので、各画素１−１１，１−１２，…
…，１−mnはSIT２およびSIT２のゲートに接
続されたキヤパシタ３により構成されている。ゲ
ートキヤパシタ３のもう一方の端子は各行ごとに
共通に行ライン４−１，４−２，……４−ｍに接
続され垂直走査回路５から垂直選択信号が加わる
ようになつている。SIT２のソースは各列ごとに
共通に列ライン６−１，６−２，……６−ｎに接
続されて水平選択トランズスター７−１，７−
２，……７−ｎに接続され、これら水平選択トラ
ンジスタ７−１〜７−ｎの各ゲートに水平走査回
路８から水平選択信号が加わるようになつてい
る。SIT２のドレインはシリコン基板となつてお
り、共通にビデオ電圧VDDが加えられている。
を示すもので、各画素１−１１，１−１２，…
…，１−mnはSIT２およびSIT２のゲートに接
続されたキヤパシタ３により構成されている。ゲ
ートキヤパシタ３のもう一方の端子は各行ごとに
共通に行ライン４−１，４−２，……４−ｍに接
続され垂直走査回路５から垂直選択信号が加わる
ようになつている。SIT２のソースは各列ごとに
共通に列ライン６−１，６−２，……６−ｎに接
続されて水平選択トランズスター７−１，７−
２，……７−ｎに接続され、これら水平選択トラ
ンジスタ７−１〜７−ｎの各ゲートに水平走査回
路８から水平選択信号が加わるようになつてい
る。SIT２のドレインはシリコン基板となつてお
り、共通にビデオ電圧VDDが加えられている。
SIT２のゲート・ドレインはフオトダイオード
を構成しており、光積分中は光量に応じてゲート
電位が上昇し、ゲートキヤパシタ３に垂直選択信
号が加わるとゲート電位がさらに上昇する。この
ときに列ラインが選択されると、SIT２のドレイ
ン・ソース間に光強度に対応した電流が流れ、こ
の電流が出力端子９より画素信号として読み出さ
れる。信号読み出し後、水平ブランキング期間に
垂直選択信号よりさらに高い電圧を印加すると、
ゲートキヤパシタ３がゲート・ソースを通して充
電され、このためゲートは各行ごとにリヤツトさ
れて逆バイアス状態となり、次の信号読み出しま
で光積分が続く。ここで、通常のテレビ信号のよ
うにインターレース読み出しを行なう場合には、
先ず行ライン４−１，４−３，……が順次選択さ
れて奇数フイールドが読み出され、続いて行ライ
ン４−２，４−４，……が順次選択されて偶数フ
イールドが読み出される。
を構成しており、光積分中は光量に応じてゲート
電位が上昇し、ゲートキヤパシタ３に垂直選択信
号が加わるとゲート電位がさらに上昇する。この
ときに列ラインが選択されると、SIT２のドレイ
ン・ソース間に光強度に対応した電流が流れ、こ
の電流が出力端子９より画素信号として読み出さ
れる。信号読み出し後、水平ブランキング期間に
垂直選択信号よりさらに高い電圧を印加すると、
ゲートキヤパシタ３がゲート・ソースを通して充
電され、このためゲートは各行ごとにリヤツトさ
れて逆バイアス状態となり、次の信号読み出しま
で光積分が続く。ここで、通常のテレビ信号のよ
うにインターレース読み出しを行なう場合には、
先ず行ライン４−１，４−３，……が順次選択さ
れて奇数フイールドが読み出され、続いて行ライ
ン４−２，４−４，……が順次選択されて偶数フ
イールドが読み出される。
上記のような固体撮像装置においては、光蓄積
時間は通常一フレーム周期となる。この場合、被
写体が動いていると画像にぶれが生じ、特に電子
カメラ等の静止画撮像に使用する場合には良好な
画像が得られない。この対策として、光蓄積時間
を短縮してシヤツタ効果をもたせるために次の方
式が考えられる。すなわち、ある画素の信号読み
出しを行なつた後、適当な時間間隔をおいて水平
フランキング期間にのみ行ラインに高電圧を印加
する。このようにすると、ゲートキヤパシタ３が
充電されてそれまでの光電荷はリセツトされるか
ら、これにより光蓄積期間は短縮され、固体撮像
装置自体にシヤツタ効果をもたらせることができ
る。
時間は通常一フレーム周期となる。この場合、被
写体が動いていると画像にぶれが生じ、特に電子
カメラ等の静止画撮像に使用する場合には良好な
画像が得られない。この対策として、光蓄積時間
を短縮してシヤツタ効果をもたせるために次の方
式が考えられる。すなわち、ある画素の信号読み
出しを行なつた後、適当な時間間隔をおいて水平
フランキング期間にのみ行ラインに高電圧を印加
する。このようにすると、ゲートキヤパシタ３が
充電されてそれまでの光電荷はリセツトされるか
ら、これにより光蓄積期間は短縮され、固体撮像
装置自体にシヤツタ効果をもたらせることができ
る。
しかし、上記の方式には次のような欠点ある。
すなわち、インターレース読み出しを行なう場合
には、奇数フイールドと偶数フイールドとで読み
出しタイミングが一フイールド期間ずれるため、
光蓄積期間を短縮してシヤツタ効果をもたせて撮
像すると、一フレームの画像において奇数フイー
ルドと偶数フイールドとで露光タイミングが異な
つてしまい、動きのある被写体に対しては一水平
ラインごとにぶれが生じて良好な画像を得ること
ができない。
すなわち、インターレース読み出しを行なう場合
には、奇数フイールドと偶数フイールドとで読み
出しタイミングが一フイールド期間ずれるため、
光蓄積期間を短縮してシヤツタ効果をもたせて撮
像すると、一フレームの画像において奇数フイー
ルドと偶数フイールドとで露光タイミングが異な
つてしまい、動きのある被写体に対しては一水平
ラインごとにぶれが生じて良好な画像を得ること
ができない。
（発明の目的）
本発明の目的は上記の欠点を除去し、一フレー
ムの画像を全画素とも同一のタイミングで露光し
て撮像できるよう適切に構成した固体撮像装置を
提供しようとするものである。
ムの画像を全画素とも同一のタイミングで露光し
て撮像できるよう適切に構成した固体撮像装置を
提供しようとするものである。
（発明の概要）
本発明の固体撮像装置は、ドレインまたはソー
ス上に形成したチヤネル領域およびこのチヤネル
領域上に形成したソースまたはドレイン、ゲート
を有する静電誘導トランジスタと、前記ゲートか
ら離間して形成したフオトダイオードと、このフ
オトダイオードおよび前記ゲート間に形成した転
送ゲートと、前記フオトダイオードを除く領域を
覆うように設けた遮光膜とから成る画素をもつて
構成したことを特徴とするものである。
ス上に形成したチヤネル領域およびこのチヤネル
領域上に形成したソースまたはドレイン、ゲート
を有する静電誘導トランジスタと、前記ゲートか
ら離間して形成したフオトダイオードと、このフ
オトダイオードおよび前記ゲート間に形成した転
送ゲートと、前記フオトダイオードを除く領域を
覆うように設けた遮光膜とから成る画素をもつて
構成したことを特徴とするものである。
（実施例）
第１図は本発明の固体撮像装置の一画素の一例
の構成図である。本例では、SITのドレインを形
成するn+シリコン基板１１上にSITのチヤネルを
構成するn-エピタキシヤル層１２を積層し、こ
のn-エピタキシヤル層１２の表面にP+拡散層に
よりSITのゲート１３、フオトダイオード１４お
よびオーバーフロードレイン１５を形成すると共
にn+拡散層によりSKSのソース１６を形成する。
また、エピタキシヤル層１２上には、SiO2膜１
７を介してゲートキヤパシタ電極１８、転送ゲー
ト電極１９およびオーバーフロー電極２０をそれ
ぞれポリシリコン等により形成する。ここで、ゲ
ートキヤパシタ電極１８はゲート１３の上に、転
送ゲート電極１９はフオトダイオード１４とゲー
ト１３との間に、またオーバーフロー電極２０は
フオトダイオード１４とオーバーーフロードレイ
ン１５との間にそれぞれ設ける。更に、フオトダ
イオード１４以外の領域上には、Al等の金属か
ら成る遮光膜２１を設ける。
の構成図である。本例では、SITのドレインを形
成するn+シリコン基板１１上にSITのチヤネルを
構成するn-エピタキシヤル層１２を積層し、こ
のn-エピタキシヤル層１２の表面にP+拡散層に
よりSITのゲート１３、フオトダイオード１４お
よびオーバーフロードレイン１５を形成すると共
にn+拡散層によりSKSのソース１６を形成する。
また、エピタキシヤル層１２上には、SiO2膜１
７を介してゲートキヤパシタ電極１８、転送ゲー
ト電極１９およびオーバーフロー電極２０をそれ
ぞれポリシリコン等により形成する。ここで、ゲ
ートキヤパシタ電極１８はゲート１３の上に、転
送ゲート電極１９はフオトダイオード１４とゲー
ト１３との間に、またオーバーフロー電極２０は
フオトダイオード１４とオーバーーフロードレイ
ン１５との間にそれぞれ設ける。更に、フオトダ
イオード１４以外の領域上には、Al等の金属か
ら成る遮光膜２１を設ける。
なお、第１図において、ゲート１３およびフオ
トダイオード１４はともにP+拡散層より形成さ
れているがその拡散深さは等しくする必要はな
く、例えばゲート１３の拡散深さは２〜4μmとや
や深くしたほうが増幅率が高くなり、またフオト
ダイオード１４の拡散深さは0.2〜2μmと浅いほ
うが短波長光域での感度のうえで有利である。
トダイオード１４はともにP+拡散層より形成さ
れているがその拡散深さは等しくする必要はな
く、例えばゲート１３の拡散深さは２〜4μmとや
や深くしたほうが増幅率が高くなり、またフオト
ダイオード１４の拡散深さは0.2〜2μmと浅いほ
うが短波長光域での感度のうえで有利である。
次に第１図に示す一画素の動作を、第３図Ａ〜
Ｄのポテンシヤル図および第４図の信号波形図を
用いて説明する。時刻ｔ＝t0からt1までオーバー
フロー電極２０に印加する信号φOFDをフオトダイ
オード１４とオーバーフロードレイン１５との間
のPMOSトランジスタがオンする負電圧とする
と、フオトダイオード１４は第３図Ａに示すよう
にオーバーフロードレイン１５に加えられている
負電圧VOFDまで逆バイアスされ、この間にフオト
ダイオード１４に光入射があつてもフオトダイオ
ード１４には光電荷は蓄積されない。次に、信号
φOFDをフオトダイオード１４とオーバーフロード
レイン１５との間のPMOSトランジスタがオフ
する電圧とすると、第３図Ｂに示すようにフオト
ダイオード１４とオーバーフロードレイン１５と
の間に電位障壁が形成され、またフオトダイオー
ド１４とゲート１３との間にも電位障壁が形成さ
れているから、フオトダイオード１４に光により
生成した正孔が蓄積される。この際、オーバーフ
ロー電極２０に加える信号φOFDの電圧をフオトダ
イオード１４−オーバーフロードレイン１５間の
障壁が適当な値となるように制御すれば、光入力
が過大であつたときにフオトダイオード１４から
あふれた電荷をオーバーフロードレイン１５に排
出することができる。次に時刻ｔ＝t2において、
転送ゲート電極１９に印加する信号φTをフオト
ダイオード１４とゲート１３との間のPMOSト
ランジスタがオンする負電圧とすると、第３図Ｃ
に示すようにフオトダイオード１４とゲート１３
との間の障壁がなくなり、フオトダイオード１４
に蓄積されていた正孔がゲート１３に転送され
る。その後、時刻ｔ＝t3の信号読み出し時にゲー
トキヤパシタ電極１８に印加する信号φGを正電
圧とすると、第３図Ｄに示すようにSITのゲート
電位が上昇して信号が読み出される。
Ｄのポテンシヤル図および第４図の信号波形図を
用いて説明する。時刻ｔ＝t0からt1までオーバー
フロー電極２０に印加する信号φOFDをフオトダイ
オード１４とオーバーフロードレイン１５との間
のPMOSトランジスタがオンする負電圧とする
と、フオトダイオード１４は第３図Ａに示すよう
にオーバーフロードレイン１５に加えられている
負電圧VOFDまで逆バイアスされ、この間にフオト
ダイオード１４に光入射があつてもフオトダイオ
ード１４には光電荷は蓄積されない。次に、信号
φOFDをフオトダイオード１４とオーバーフロード
レイン１５との間のPMOSトランジスタがオフ
する電圧とすると、第３図Ｂに示すようにフオト
ダイオード１４とオーバーフロードレイン１５と
の間に電位障壁が形成され、またフオトダイオー
ド１４とゲート１３との間にも電位障壁が形成さ
れているから、フオトダイオード１４に光により
生成した正孔が蓄積される。この際、オーバーフ
ロー電極２０に加える信号φOFDの電圧をフオトダ
イオード１４−オーバーフロードレイン１５間の
障壁が適当な値となるように制御すれば、光入力
が過大であつたときにフオトダイオード１４から
あふれた電荷をオーバーフロードレイン１５に排
出することができる。次に時刻ｔ＝t2において、
転送ゲート電極１９に印加する信号φTをフオト
ダイオード１４とゲート１３との間のPMOSト
ランジスタがオンする負電圧とすると、第３図Ｃ
に示すようにフオトダイオード１４とゲート１３
との間の障壁がなくなり、フオトダイオード１４
に蓄積されていた正孔がゲート１３に転送され
る。その後、時刻ｔ＝t3の信号読み出し時にゲー
トキヤパシタ電極１８に印加する信号φGを正電
圧とすると、第３図Ｄに示すようにSITのゲート
電位が上昇して信号が読み出される。
以上の動作において、時刻t1からt2までが光蓄
積時間すなわちシヤツタ開放期間に相当し、この
期間はオーバーフロー電極２０に印加する信号
φOFDおよび転送ゲート電極１９に印加する信号φT
により制御することができる。
積時間すなわちシヤツタ開放期間に相当し、この
期間はオーバーフロー電極２０に印加する信号
φOFDおよび転送ゲート電極１９に印加する信号φT
により制御することができる。
第５図は第１図に示した画素をマトリツクス状
に配列した本発明の固体撮像装置の一例の回路構
成を示すものである。本例では、ｍ×ｎ個の画素
をマトリツクス状に配列してXYアドレス方式に
より順次信号を読み出すもので、各画素（３１−
１１〜３１−mnは矩形ブロツクで示し、GIはオ
ーバーフロー電極、GTは転送ゲート電極、GRは
ゲートキヤパシタ電極、Ｄはドレイン電極、Ｓは
ソース電極の各端子を表わす。各画素のドレイン
端子Ｄは電圧VDDのビデオ電源３２に共通に接続
し、オーバーフロー端子GIおよび転送ゲート端
子GTはそれぞれオーバーフロー制御ライン３３
および転送制御ライン３４に共通接続してシヤツ
タ制御回路３５に接続する。また、Ｘ方向に配列
された各行の画素群３１−１１〜３１−１ｎ；３
１−ｍ１〜３１−mnのゲートキヤパシタ端子GR
は、それぞれ行ライン３６−１，３６−２，…
…，３６−ｍに共通に接続し、Ｙ方向に配列され
た各列の画素群３１−１１〜３１−ｍ１……，３
１−１ｎ〜３１−mnのソース端子Ｓはそれぞれ
列ライン３７−１，３７−２，……３７−ｎに共
通に接続する。行ライン３６−１，３６−２，…
…，３６−ｍは垂直走査回路３８に接続して、そ
れぞれ垂直選択信号φG1，φG2，……φGnを印加す
るようにし、また列ライン３７−１，３７−２，
……３７−ｎはそれぞれ列選択用トランジスタ３
９−１，３９−２，……，３９−ｎを介してビデ
オライン４０に共通に接続して負荷抵抗４１を介
して接地し、列選択用トランジスタ３９−１，３
９−２，……３９−ｎの各ゲート端子を水平走査
回路４２に接続して、それぞれ水平選択信号φH1，
φH2，……φHoを印加するよう構成する。
に配列した本発明の固体撮像装置の一例の回路構
成を示すものである。本例では、ｍ×ｎ個の画素
をマトリツクス状に配列してXYアドレス方式に
より順次信号を読み出すもので、各画素（３１−
１１〜３１−mnは矩形ブロツクで示し、GIはオ
ーバーフロー電極、GTは転送ゲート電極、GRは
ゲートキヤパシタ電極、Ｄはドレイン電極、Ｓは
ソース電極の各端子を表わす。各画素のドレイン
端子Ｄは電圧VDDのビデオ電源３２に共通に接続
し、オーバーフロー端子GIおよび転送ゲート端
子GTはそれぞれオーバーフロー制御ライン３３
および転送制御ライン３４に共通接続してシヤツ
タ制御回路３５に接続する。また、Ｘ方向に配列
された各行の画素群３１−１１〜３１−１ｎ；３
１−ｍ１〜３１−mnのゲートキヤパシタ端子GR
は、それぞれ行ライン３６−１，３６−２，…
…，３６−ｍに共通に接続し、Ｙ方向に配列され
た各列の画素群３１−１１〜３１−ｍ１……，３
１−１ｎ〜３１−mnのソース端子Ｓはそれぞれ
列ライン３７−１，３７−２，……３７−ｎに共
通に接続する。行ライン３６−１，３６−２，…
…，３６−ｍは垂直走査回路３８に接続して、そ
れぞれ垂直選択信号φG1，φG2，……φGnを印加す
るようにし、また列ライン３７−１，３７−２，
……３７−ｎはそれぞれ列選択用トランジスタ３
９−１，３９−２，……，３９−ｎを介してビデ
オライン４０に共通に接続して負荷抵抗４１を介
して接地し、列選択用トランジスタ３９−１，３
９−２，……３９−ｎの各ゲート端子を水平走査
回路４２に接続して、それぞれ水平選択信号φH1，
φH2，……φHoを印加するよう構成する。
次に、第６図の信号波形図を参照しながら第５
図に示した固体撮像装置の動作を説明する。垂直
走査回路３８から行ライン３６−１，３６−２，
……に印加する垂直選択信号φG1，φG2，……は小
さい振幅の読み出しゲート電圧VGと、それより
大きい振幅のリセツトゲート電圧VRとから成る
もので一つの行ラインの有効走査期間tHの間は読
み出しゲート電圧VG、次の行ラインの水平走査
に移るまでの水平ブランキング期間tBLにはリセ
ツトゲート電圧VRとなるように設定されている。
また、水平走査回路４２から列選択用トランジス
タ３９−１，３９−２，……の各ゲート端子に加
える水平選択信号φH1，φH2，……は、列ライン３
７−１，３７−２，……を選択するための信号
で、低レベルは列選択用トランジスタ３９−１，
３９−２，……をオフ、高レベルはそれをオンす
るように設定されている。更に、信号φOFDおよび
φTはそれぞれシヤツタ制御回路３５から各画素
のオーバーフロー端子GIおよび転送ゲート端子
GTに印加する信号を表わす。
図に示した固体撮像装置の動作を説明する。垂直
走査回路３８から行ライン３６−１，３６−２，
……に印加する垂直選択信号φG1，φG2，……は小
さい振幅の読み出しゲート電圧VGと、それより
大きい振幅のリセツトゲート電圧VRとから成る
もので一つの行ラインの有効走査期間tHの間は読
み出しゲート電圧VG、次の行ラインの水平走査
に移るまでの水平ブランキング期間tBLにはリセ
ツトゲート電圧VRとなるように設定されている。
また、水平走査回路４２から列選択用トランジス
タ３９−１，３９−２，……の各ゲート端子に加
える水平選択信号φH1，φH2，……は、列ライン３
７−１，３７−２，……を選択するための信号
で、低レベルは列選択用トランジスタ３９−１，
３９−２，……をオフ、高レベルはそれをオンす
るように設定されている。更に、信号φOFDおよび
φTはそれぞれシヤツタ制御回路３５から各画素
のオーバーフロー端子GIおよび転送ゲート端子
GTに印加する信号を表わす。
垂直走査回路３８によりシヤツタ制御回路３５
を制御して、垂直ブランキング期間に各画素の転
送ゲート端子GTに印加する転送ゲート信号φTを
負電圧すると、第３図および第４図において説明
した一画素の動作の場合と全く同様に各画素３１
−１１，３１−１２，……３１−mnのフオトダ
イオードに蓄積された信号電荷は一斉にそれぞれ
のゲートに転送される。その後、垂直走査回路３
８の作動により垂直選信号φG1が読み出しゲート
電圧VGとなると、行ライン３６−１に接続され
た画素群３１−１１，３１−１２，……３１−１
ｎが選択され、水平走査回路４２より出力される
水平選択信号φH1，φH2，……により列選択用トラ
ンジスタ３９−１，３９−２，……，３９−ｎが
順次オンすると、画素群３１−１１，３１−１
２，……，３１−１ｎの光信号が順次にビデオラ
イン４０より出力される。続いて、この画素群は
垂直選択信号φG1がリセツトゲート電圧VRになつ
たときに一斉にリセツトされる。次に垂直選択信
号φG3が読み出しゲート電圧VGとなると、行ライ
ン３６−３に接続された画素群３１−３１，３１
−３２，……，３１−３ｎが選択され、水平選択
信号φH1，φH2，……によりこの画素群３１−３
１，３１−３２，……，３１−３ｎの光信号が順
次ビデオライン４０に読み出され、続いて垂直選
択信号φG3がリセツトゲート電圧VRとなることに
より一斉にリセツトされる。以下同様にして、順
次奇数ラインの光信号が読み出され、奇数フイー
ルドのビデオ信号が読み出される。
を制御して、垂直ブランキング期間に各画素の転
送ゲート端子GTに印加する転送ゲート信号φTを
負電圧すると、第３図および第４図において説明
した一画素の動作の場合と全く同様に各画素３１
−１１，３１−１２，……３１−mnのフオトダ
イオードに蓄積された信号電荷は一斉にそれぞれ
のゲートに転送される。その後、垂直走査回路３
８の作動により垂直選信号φG1が読み出しゲート
電圧VGとなると、行ライン３６−１に接続され
た画素群３１−１１，３１−１２，……３１−１
ｎが選択され、水平走査回路４２より出力される
水平選択信号φH1，φH2，……により列選択用トラ
ンジスタ３９−１，３９−２，……，３９−ｎが
順次オンすると、画素群３１−１１，３１−１
２，……，３１−１ｎの光信号が順次にビデオラ
イン４０より出力される。続いて、この画素群は
垂直選択信号φG1がリセツトゲート電圧VRになつ
たときに一斉にリセツトされる。次に垂直選択信
号φG3が読み出しゲート電圧VGとなると、行ライ
ン３６−３に接続された画素群３１−３１，３１
−３２，……，３１−３ｎが選択され、水平選択
信号φH1，φH2，……によりこの画素群３１−３
１，３１−３２，……，３１−３ｎの光信号が順
次ビデオライン４０に読み出され、続いて垂直選
択信号φG3がリセツトゲート電圧VRとなることに
より一斉にリセツトされる。以下同様にして、順
次奇数ラインの光信号が読み出され、奇数フイー
ルドのビデオ信号が読み出される。
次に、垂直選択信号φG2が読み出しゲート電圧
VGとなると、行ライン３６−２に接続された画
素群３１−２１，３１−２２，……，３１−２ｎ
が選択され、水平選択信号φH1，φH2，……により
この画素群３１−２１，３１−２２，……，３１
−２ｎの光信号が順次ビデオライン４０に読み出
される。続いて垂直選択信号φG2がリセツトゲー
ト電圧VRとなることにより一斉にリセツトされ
る。以下同様にして垂直選択信号φG4，φG6，……
および水平選択信号φH1，φH2，……により順次偶
数ラインの光信号が読み出され、偶数フイールド
のビデオ信号が読み出される。このようにして、
先の奇数フイールドと合わせて一フレームの光信
号の読み出しが完了する。
VGとなると、行ライン３６−２に接続された画
素群３１−２１，３１−２２，……，３１−２ｎ
が選択され、水平選択信号φH1，φH2，……により
この画素群３１−２１，３１−２２，……，３１
−２ｎの光信号が順次ビデオライン４０に読み出
される。続いて垂直選択信号φG2がリセツトゲー
ト電圧VRとなることにより一斉にリセツトされ
る。以下同様にして垂直選択信号φG4，φG6，……
および水平選択信号φH1，φH2，……により順次偶
数ラインの光信号が読み出され、偶数フイールド
のビデオ信号が読み出される。このようにして、
先の奇数フイールドと合わせて一フレームの光信
号の読み出しが完了する。
上記の信号読み出しが行なわれている間、シヤ
ツタ制御回路３５からオーバーフロー制御ライン
３３を介してオーバーフロー端子GIに加える信
号φOFDの電圧を０レベルに保てば、一フレーム周
期後に再び転送ゲート信号φTが負電圧となるま
でフオトダイオードにおいて光積分がおこなわ
れ、光蓄積期間は一フレーム時間に等しくなる。
一方、第６図に示すようにオーバーフロー端子
GIに加える信号φOFDを一定時間負電圧すると、こ
の間光電荷は蓄積されず、光蓄積時間は一フレー
ム周期より短縮されたものとなる。したがつて、
垂直走査回路３８によりシヤツタ制御回路３５を
制御することにより、光蓄積時間すなわちシヤツ
タ開放時間を１フレーム周期より短い任意の値に
設定することができ、これによりシヤツタ効果を
もたせた固体撮像装置を実現することができる。
ツタ制御回路３５からオーバーフロー制御ライン
３３を介してオーバーフロー端子GIに加える信
号φOFDの電圧を０レベルに保てば、一フレーム周
期後に再び転送ゲート信号φTが負電圧となるま
でフオトダイオードにおいて光積分がおこなわ
れ、光蓄積期間は一フレーム時間に等しくなる。
一方、第６図に示すようにオーバーフロー端子
GIに加える信号φOFDを一定時間負電圧すると、こ
の間光電荷は蓄積されず、光蓄積時間は一フレー
ム周期より短縮されたものとなる。したがつて、
垂直走査回路３８によりシヤツタ制御回路３５を
制御することにより、光蓄積時間すなわちシヤツ
タ開放時間を１フレーム周期より短い任意の値に
設定することができ、これによりシヤツタ効果を
もたせた固体撮像装置を実現することができる。
なお、本実施例では第１図に示したように、各
画素のフオトダイオード１４をP+拡散層により
形成したが、MOS電極を用いたMOSダイオード
を受光ダイオードとすることもできるし、また画
素上に光源電膜と透明電極とを積層し、これを光
電変換領域として用いるいわゆる積層型とするこ
ともできる。
画素のフオトダイオード１４をP+拡散層により
形成したが、MOS電極を用いたMOSダイオード
を受光ダイオードとすることもできるし、また画
素上に光源電膜と透明電極とを積層し、これを光
電変換領域として用いるいわゆる積層型とするこ
ともできる。
第７図は本発明の他の実施例の固体撮像装置の
一画素の構成図を示すものである。本例では、Ｐ
形のシリコン基板５１にSITのドレインとなｎ形
の埋込層５２を拡散により形成すると共に、その
上SITのチヤネルとなるn-エピタキシヤル層５３
を積層し、このエピタキシヤル層５３の表面に
P+拡散層より成るSITのゲート５４およびフオト
ダイオード５５と、n+拡散層より成るSITのソー
ス５６とを形成する。また、エピタキシヤル層５
３上にはSiO2膜５７を介してゲートキヤパシタ
電極５８および転送ゲート電極５９を形成する。
更に、フオトダイオード５５以外の領域上には、
Al等の金属から成る遮光膜６０を設ける。ここ
で、ゲートキヤパシタ電極５８はゲート５４の上
に、また転送ゲート電極５９はフオトダイオード
５５とゲート５４との間に配置する。また、フオ
トダイオード５５の下部では埋込層５２を除くこ
とにより、この部分のフオトダイオード５５とシ
リコン基板５１との間にチヤネルを形成し、この
チヤネル部のフオトダイオード５５とシリコン基
板５１との間の電位障壁を埋込層５２の電位によ
り制御するようにする。すなわち、本実施例では
オーバーフロー電極の代わりに、埋込層５２の電
位を制御することによりフオトダイオード５５で
の光蓄積時間を制御するものである。
一画素の構成図を示すものである。本例では、Ｐ
形のシリコン基板５１にSITのドレインとなｎ形
の埋込層５２を拡散により形成すると共に、その
上SITのチヤネルとなるn-エピタキシヤル層５３
を積層し、このエピタキシヤル層５３の表面に
P+拡散層より成るSITのゲート５４およびフオト
ダイオード５５と、n+拡散層より成るSITのソー
ス５６とを形成する。また、エピタキシヤル層５
３上にはSiO2膜５７を介してゲートキヤパシタ
電極５８および転送ゲート電極５９を形成する。
更に、フオトダイオード５５以外の領域上には、
Al等の金属から成る遮光膜６０を設ける。ここ
で、ゲートキヤパシタ電極５８はゲート５４の上
に、また転送ゲート電極５９はフオトダイオード
５５とゲート５４との間に配置する。また、フオ
トダイオード５５の下部では埋込層５２を除くこ
とにより、この部分のフオトダイオード５５とシ
リコン基板５１との間にチヤネルを形成し、この
チヤネル部のフオトダイオード５５とシリコン基
板５１との間の電位障壁を埋込層５２の電位によ
り制御するようにする。すなわち、本実施例では
オーバーフロー電極の代わりに、埋込層５２の電
位を制御することによりフオトダイオード５５で
の光蓄積時間を制御するものである。
以下、第８図の信号波形図を参照して第７図に
示す一画素の動作を説明する。時刻ｔ＝t0からt1
まで埋込層５２に印加する信号φDをビデオ電圧
VDDとすると、フオトダイオード５５とシリコー
ン基板５１との間のチヤネルはオフし、これによ
りフオトダイオード５５において光電荷の蓄積が
行なわれる。時刻ｔ＝t1に埋込層５２にビデオ電
圧VDDより低い電圧VSSを印加すると、フオトダ
イオード５５とシリコン基板５１との間のチヤネ
ルがオンし、これによりフオトダイオード５５に
蓄積されていた光電荷はシコン基板５１に排出さ
れ、フオトダイオード５５は光蓄積開始時の状態
に戻り、その後光入射によつて生成された正孔は
フオトダイオード５５に蓄積される。次に、時刻
ｔ＝t2において転送ゲート電極５９に印加する信
号φTを負電圧にすると、フオトダイオード５５
に蓄積されていた電荷はゲート５４に転送され、
その後時刻ｔ＝t3の信号読み出し時にゲートキヤ
パシタ電極５８に印加する信号φGを正電圧とす
ることによりSITのゲート電位が上昇して信号が
読み出される。本例では、フオトダイオード５５
の電荷の排出を制御する電極がSITのドレインを
兼ねているため、フオトダイオード５５の電荷の
排出を行なうタイミングは水平ブランキング期間
内であることが必要である。
示す一画素の動作を説明する。時刻ｔ＝t0からt1
まで埋込層５２に印加する信号φDをビデオ電圧
VDDとすると、フオトダイオード５５とシリコー
ン基板５１との間のチヤネルはオフし、これによ
りフオトダイオード５５において光電荷の蓄積が
行なわれる。時刻ｔ＝t1に埋込層５２にビデオ電
圧VDDより低い電圧VSSを印加すると、フオトダ
イオード５５とシリコン基板５１との間のチヤネ
ルがオンし、これによりフオトダイオード５５に
蓄積されていた光電荷はシコン基板５１に排出さ
れ、フオトダイオード５５は光蓄積開始時の状態
に戻り、その後光入射によつて生成された正孔は
フオトダイオード５５に蓄積される。次に、時刻
ｔ＝t2において転送ゲート電極５９に印加する信
号φTを負電圧にすると、フオトダイオード５５
に蓄積されていた電荷はゲート５４に転送され、
その後時刻ｔ＝t3の信号読み出し時にゲートキヤ
パシタ電極５８に印加する信号φGを正電圧とす
ることによりSITのゲート電位が上昇して信号が
読み出される。本例では、フオトダイオード５５
の電荷の排出を制御する電極がSITのドレインを
兼ねているため、フオトダイオード５５の電荷の
排出を行なうタイミングは水平ブランキング期間
内であることが必要である。
第９図は第７図に示した画素をマトリツクス状
に配列した本発明の固体撮像装置の回路構成を示
すものである。本例では、上述した実施例と同様
にｍ×ｎ個の画素をマトリツクス状に配列して
XYアドレス方式により順次信号を読み出すもの
で、各画素６１−１１〜６１−mnは矩形ブロツ
クで示し、GTは転送ゲート電極、GRはゲートキ
ヤパシタ電極、Ｄはドレイン電極、Ｓはソース電
極の各端子を表わす。本例では埋込層により共通
に接続された各画素のドレインＤをシヤツタ制御
回路６２に接続して、電圧VDDたはVSSの信号φD
を印加する他は第５図の回路構成と同様であり、
したがつて第５図と同様の作用を成すものには同
一の参照番号を付してその説明を省略する。
に配列した本発明の固体撮像装置の回路構成を示
すものである。本例では、上述した実施例と同様
にｍ×ｎ個の画素をマトリツクス状に配列して
XYアドレス方式により順次信号を読み出すもの
で、各画素６１−１１〜６１−mnは矩形ブロツ
クで示し、GTは転送ゲート電極、GRはゲートキ
ヤパシタ電極、Ｄはドレイン電極、Ｓはソース電
極の各端子を表わす。本例では埋込層により共通
に接続された各画素のドレインＤをシヤツタ制御
回路６２に接続して、電圧VDDたはVSSの信号φD
を印加する他は第５図の回路構成と同様であり、
したがつて第５図と同様の作用を成すものには同
一の参照番号を付してその説明を省略する。
第１０図は第９図に示した固体撮像装置の動作
を示す信号波形図である。本例ではフオトダイオ
ードの電荷の排出を水平ブランキング期間に同期
して行なうもので、その他の基本的な動作は第５
図の場合と同様であるから、その詳細な説明は省
略する。
を示す信号波形図である。本例ではフオトダイオ
ードの電荷の排出を水平ブランキング期間に同期
して行なうもので、その他の基本的な動作は第５
図の場合と同様であるから、その詳細な説明は省
略する。
このように、フオトダイオードの電荷の排出
を、水平ブランキング期間に同期して行なえば、
光蓄積時間は水平走査周期の整数倍となるが、こ
の場合でも実用上は十分にシヤツタ時間が制御さ
れ、良好な画像を得ることができる。
を、水平ブランキング期間に同期して行なえば、
光蓄積時間は水平走査周期の整数倍となるが、こ
の場合でも実用上は十分にシヤツタ時間が制御さ
れ、良好な画像を得ることができる。
本実施例では、SITのドレインとて埋込層を用
いているが、この埋込層はフオトダイオード下の
一部を除いてはつながつているから、このような
埋込層を用いても抵孔は大きくなるようなことは
なく、したがつて良好なSIT特性を得ることがで
きる。また、本実施例では第１図におけるような
オーバーフロードレインおよびオーバーフロー電
極を要しないから、その分一画素の寸法をより小
さくでき、高密度したがつて高解像度の固体撮像
装置を容易に得ることができる。
いているが、この埋込層はフオトダイオード下の
一部を除いてはつながつているから、このような
埋込層を用いても抵孔は大きくなるようなことは
なく、したがつて良好なSIT特性を得ることがで
きる。また、本実施例では第１図におけるような
オーバーフロードレインおよびオーバーフロー電
極を要しないから、その分一画素の寸法をより小
さくでき、高密度したがつて高解像度の固体撮像
装置を容易に得ることができる。
（発明の効果）
以上述べたように、本発明においては全画素と
も同一のタイミングで露光した後、フオトダイオ
ードに生成した光電荷をSITのゲートに転送して
これを読み出すようにしたから、インターレース
方式により信号が読み出しを行なつても良好な画
面を得ることができる。また、この露光期間は必
要に応じて短く設定することができるから、動き
のある被写体に対してもぶれない良好な画面を得
ることができる。
も同一のタイミングで露光した後、フオトダイオ
ードに生成した光電荷をSITのゲートに転送して
これを読み出すようにしたから、インターレース
方式により信号が読み出しを行なつても良好な画
面を得ることができる。また、この露光期間は必
要に応じて短く設定することができるから、動き
のある被写体に対してもぶれない良好な画面を得
ることができる。
第１図は本発明の固体撮像装置の一画素の一例
の構成図、第２図は従来の固体撮像装置の回路構
成図、第３図Ａ〜Ｄは第１図に示す一画素の動作
を説明するためのポテンシヤル図、第４図は同じ
く信号波形図、第５図は本発明の固体撮像装置の
一例の回路構成図、第６図はその動作を説明する
ための信号波形図、第７図は本発明の固体撮像装
置の一画素の他の例の構成図、第８図は第７図に
示す一画素の動作を説明するための信号波形図、
第９図は本発明の固体撮像装置の他の例の回路構
成図、第１０図はその動作を説明するための信号
波形図である。 １１…シリコン基板、１２…エピタキシヤル
層、１３…ゲート、１４…フオトダイオード、１
５…オーバーフロードレイン、１６…ソース、１
７…SiO2膜、１８…ゲートキヤパシタ電極、１
９…転送ゲート電極、２０…オーバーフロー電
極、２１…遮光膜、３１−１１〜３１−mn……
画素、３２…ビデオ電源、３３…オーバーフロー
制御ライン、３４…転送制御ライン、３５…シヤ
ツタ制御回路、３６−１〜３６−ｍ…行ライン、
３７−１〜３７−ｎ…列ライン、３８…垂直走査
回路、３９−１〜３９−ｎ…列選択用トランジス
タ、４０…ビデオライン、４１…負荷抵抗、４２
…水平走査回路、５１…シリコン基板、５２…埋
込層（ドレイン）、５３…エピタキシヤル層、５
４…ゲート、５５…フオトダイオード、５６…ソ
ース、５７…SiO2膜、５８…ゲートキヤパシタ
電極、５９…転送ゲート電極、６０…遮光膜、６
１−１１〜６１−mn…画素、６２…シヤツタ制
御回路。
の構成図、第２図は従来の固体撮像装置の回路構
成図、第３図Ａ〜Ｄは第１図に示す一画素の動作
を説明するためのポテンシヤル図、第４図は同じ
く信号波形図、第５図は本発明の固体撮像装置の
一例の回路構成図、第６図はその動作を説明する
ための信号波形図、第７図は本発明の固体撮像装
置の一画素の他の例の構成図、第８図は第７図に
示す一画素の動作を説明するための信号波形図、
第９図は本発明の固体撮像装置の他の例の回路構
成図、第１０図はその動作を説明するための信号
波形図である。 １１…シリコン基板、１２…エピタキシヤル
層、１３…ゲート、１４…フオトダイオード、１
５…オーバーフロードレイン、１６…ソース、１
７…SiO2膜、１８…ゲートキヤパシタ電極、１
９…転送ゲート電極、２０…オーバーフロー電
極、２１…遮光膜、３１−１１〜３１−mn……
画素、３２…ビデオ電源、３３…オーバーフロー
制御ライン、３４…転送制御ライン、３５…シヤ
ツタ制御回路、３６−１〜３６−ｍ…行ライン、
３７−１〜３７−ｎ…列ライン、３８…垂直走査
回路、３９−１〜３９−ｎ…列選択用トランジス
タ、４０…ビデオライン、４１…負荷抵抗、４２
…水平走査回路、５１…シリコン基板、５２…埋
込層（ドレイン）、５３…エピタキシヤル層、５
４…ゲート、５５…フオトダイオード、５６…ソ
ース、５７…SiO2膜、５８…ゲートキヤパシタ
電極、５９…転送ゲート電極、６０…遮光膜、６
１−１１〜６１−mn…画素、６２…シヤツタ制
御回路。
Claims (1)
- １ ドレインまたはソース上に形成したチヤネル
領域およびこのチヤネル領域上に形成したソース
またはドレイン、ゲートを有する静電誘導トラン
ジスタと、前記ゲートから離間して形成したフオ
トダイオードと、このフオトダイオードおよび前
記ゲート間に形成した転送ゲートと、前記フオト
ダイオードを除く領域を覆うように設けた遮光膜
とから成る画素をもつて構成したことを特徴とす
る固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206085A JPS6184058A (ja) | 1984-10-01 | 1984-10-01 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206085A JPS6184058A (ja) | 1984-10-01 | 1984-10-01 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184058A JPS6184058A (ja) | 1986-04-28 |
| JPH0574230B2 true JPH0574230B2 (ja) | 1993-10-18 |
Family
ID=16517568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206085A Granted JPS6184058A (ja) | 1984-10-01 | 1984-10-01 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184058A (ja) |
-
1984
- 1984-10-01 JP JP59206085A patent/JPS6184058A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6184058A (ja) | 1986-04-28 |
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