JPH056809A - Chip varistor with resistor - Google Patents
Chip varistor with resistorInfo
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- JPH056809A JPH056809A JP3183825A JP18382591A JPH056809A JP H056809 A JPH056809 A JP H056809A JP 3183825 A JP3183825 A JP 3183825A JP 18382591 A JP18382591 A JP 18382591A JP H056809 A JPH056809 A JP H056809A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、電圧非直線抵抗体とし
て機能するチップバリスタに関し、特に単一のバリスタ
素子に抵抗を付加することにより、部品点数を削減でき
るとともに実装コストを低減でき、さらには電子機器の
小型化に対応できるようにした構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip varistor functioning as a voltage non-linear resistor, and in particular, by adding a resistor to a single varistor element, the number of parts can be reduced and the mounting cost can be reduced. Relates to a structure adapted to correspond to miniaturization of electronic equipment.
【０００２】[0002]
【従来の技術】一般に、印加電圧に応じて抵抗値が非直
線的に変化するバリスタは、被保護素子に並列接続する
ことによって該素子に異常電圧が加わるのを防止するサ
ージ吸収素子，電圧安定化素子として用いられている。
このようなバリスタは、電気回路に組み込んだ際の電圧
制御能力を示す非直線係数の値が大きいほど望ましい。
しかし、この非直線係数の向上には限界があることか
ら、バリスタ単独では異常電圧から被保護素子の破損を
防止できない場合がある。従って、従来、上記バリスタ
に抵抗体を直列接続し、この抵抗体によりバリスタの電
圧制御能力を越える過電圧エネルギーを吸収するように
している。2. Description of the Related Art Generally, a varistor whose resistance value changes non-linearly according to an applied voltage is a surge absorbing element that prevents an abnormal voltage from being applied to the element to be protected by connecting it in parallel, and a voltage stabilizer. It is used as a conversion element.
It is desirable that such a varistor has a large value of a non-linear coefficient indicating a voltage control capability when incorporated in an electric circuit.
However, since there is a limit to the improvement of the nonlinear coefficient, the varistor alone may not be able to prevent the damage of the protected element from the abnormal voltage. Therefore, conventionally, a resistor is connected in series to the varistor, and this resistor absorbs overvoltage energy that exceeds the voltage control capability of the varistor.
【０００３】[0003]
【発明が解決しようとする課題】ところで、上記従来の
バリスタに抵抗体を直列接続して回路を構成する場合、
回路基板にバリスタと抵抗体とをそれぞれ別々に実装す
ることから、該抵抗体の分だけ部品点数が増えるととも
に、実装コストが上昇するという問題がある。また、抵
抗体の分だけ実装スペースが拡大することから、近年の
電子機器の分野における小型化に対応できないという問
題点もある。By the way, when a resistor is connected in series to the conventional varistor to form a circuit,
Since the varistor and the resistor are separately mounted on the circuit board, there is a problem that the number of parts is increased by the amount of the resistor and the mounting cost is increased. Further, since the mounting space is expanded by the amount of the resistor, there is a problem that it is not possible to cope with the recent miniaturization in the field of electronic devices.
【０００４】本発明は、上記従来の状況に鑑みてなされ
たもので、部品点数，及び実装コストを低減できるとと
もに、実装スペースを縮小して電子機器の小型化に対応
できる抵抗付チップバリスタを提供することを目的とし
ている。The present invention has been made in view of the above-mentioned conventional circumstances, and provides a resistor-equipped chip varistor capable of reducing the number of parts and the mounting cost, and reducing the mounting space to enable miniaturization of electronic equipment. The purpose is to do.
【０００５】[0005]
【課題を解決するための手段】そこで本発明は、焼結体
内に少なくとも一対の内部電極を埋設し、該焼結体の外
表面に抵抗膜を形成するとともに、該抵抗膜と上記いず
れか一方の内部電極とをスルーホール電極を介して接続
したことを特徴とする抵抗付チップバリスタである。Therefore, according to the present invention, at least a pair of internal electrodes are embedded in a sintered body, and a resistance film is formed on the outer surface of the sintered body. Is a chip varistor with a resistor characterized in that it is connected to the internal electrode of (1) through a through-hole electrode.
【０００６】[0006]
【作用】本発明に係る抵抗付チップバリスタによれば、
焼結体内に一対の内部電極を埋設するとともに、該内部
電極と焼結体の表面に形成された抵抗膜とをスルーホー
ル電極により接続したので、上記内部電極間のセラミッ
クス層でバリスタ特性を得ながら、上記抵抗膜で該バリ
スタの電圧制限能力を越える過電圧を吸収できる。その
結果、バリスタ機能と抵抗機能とを単一の素子で得るこ
とができ、従来のバリスタと抵抗体とを別々に実装する
場合に比べて抵抗体の分だけ部品点数を削減できるとと
もに、実装コストを低減できる。また、従来の抵抗体を
不要にできる分だけ実装スペースを縮小でき、電子機器
の小型化に対応できる。According to the chip varistor with resistance according to the present invention,
Since a pair of internal electrodes were embedded in the sintered body and the internal electrodes and the resistance film formed on the surface of the sintered body were connected by through-hole electrodes, varistor characteristics were obtained in the ceramic layer between the internal electrodes. However, the resistance film can absorb an overvoltage that exceeds the voltage limiting capability of the varistor. As a result, it is possible to obtain the varistor function and the resistance function with a single element, and it is possible to reduce the number of parts by the number of resistors as compared with the case where a conventional varistor and a resistor are separately mounted, and the mounting cost is also reduced. Can be reduced. In addition, the mounting space can be reduced by the amount that the conventional resistor is unnecessary, and the electronic device can be downsized.
【０００７】[0007]
【実施例】以下、本発明の一実施例を図について説明す
る。図１ないし図５は本実施例の抵抗付チップバリスタ
を説明するための図である。図において、１は本実施例
の抵抗付チップバリスタであり、これは直方体状のセラ
ミックス焼結体２の内部に第１，第２内部電極３，４を
埋設し、該焼結体２の左, 右端面２ａ，２ｂに端面電極
５を形成するとともに、上記焼結体２の両側面２ｃ，２
ｄに側面電極６を形成して構成されている。また上記焼
結体２の、第１，第２内部電極３，４に挟まれた部分は
電圧非直線特性を発現するセラミックス層７ａとなって
おり、該セラミックス層７ａは所定のバリスタ電圧が得
られる厚さに設定されている。さらに上記焼結体２のセ
ラミックス層７ａ以外の上部及び下部はダミーとしての
セラミックス層７ｂ，７ｃとなっている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. 1 to 5 are diagrams for explaining the chip varistor with a resistor of this embodiment. In the figure, reference numeral 1 is a chip varistor with resistance according to the present embodiment, in which a first and a second internal electrodes 3 and 4 are embedded inside a rectangular parallelepiped ceramic sintered body 2 and the left side of the sintered body 2 is shown. The end face electrodes 5 are formed on the right end faces 2a, 2b, and both side faces 2c, 2 of the sintered body 2 are formed.
The side surface electrode 6 is formed on d. A portion of the sintered body 2 sandwiched between the first and second internal electrodes 3 and 4 is a ceramic layer 7a that exhibits a voltage non-linear characteristic, and the ceramic layer 7a has a predetermined varistor voltage. It is set to the thickness that can be used. Further, the upper and lower parts of the sintered body 2 other than the ceramics layer 7a are ceramics layers 7b and 7c as dummy.
【０００８】また、上記第１内部電極３の両端面３ａは
焼結体２の両側面２ｃ，２ｄに露出しており、該各端面
３ａは上記側面電極６に接続されている。さらに、上記
第２内部電極４の周端面は焼結体２の周端面の内側に位
置しており、焼結体２内に封入されている。Both end faces 3a of the first internal electrode 3 are exposed at both side faces 2c, 2d of the sintered body 2, and each end face 3a is connected to the side electrode 6. Further, the peripheral end surface of the second internal electrode 4 is located inside the peripheral end surface of the sintered body 2 and is enclosed in the sintered body 2.
【０００９】さらに、上記焼結体２のダミー用セラミッ
クス層７ｂの、上記第２内部電極４の両端部を臨む部分
にはスルーホールが形成されており、該スルーホールの
内端は上記第２内部電極４に達している。このスルーホ
ール内には電極８が充填されており、これにより第２内
部電極４の両端部はスルーホール電極８を介して焼結体
２の上面に導出されている。Further, through holes are formed in portions of the dummy ceramics layer 7b of the sintered body 2 that face both ends of the second internal electrodes 4, and the inner ends of the through holes are the second holes. It has reached the internal electrode 4. Electrodes 8 are filled in the through holes, so that both ends of the second internal electrode 4 are led out to the upper surface of the sintered body 2 via the through hole electrodes 8.
【００１０】そして、上記焼結体２の上面には２つの抵
抗膜９が形成されている。この各抵抗膜９の一端９ａは
上記左, 右の端面電極５に接続されており、他端９ｂは
上記スルーホール電極８に接続されている。Two resistance films 9 are formed on the upper surface of the sintered body 2. One end 9a of each resistance film 9 is connected to the left and right end face electrodes 5, and the other end 9b is connected to the through hole electrode 8.
【００１１】次に本実施例の抵抗付チップバリスタ１の
製造方法について説明する。まず、ＺｎＯ(95.0 mol
％),ＣｏＯ(1.0mol ％),ＭｎＯ(1.0mol ％),Ｓｂ2 Ｏ
3(2.0 mol ％),Ｃｒ2 Ｏ3(1.0 mol ％) を混合してなる
セラミックス材料にＢ2Ｏ3 ，ＳｉＯ2 ，ＰｂＯ，Ｚｎ
Ｏからなるガラス粉末を10wt％加えて原料とし、これに
有機バインダーとアルコールを混合してスラリーを形成
する。このスラリーからドクターブレード法により所定
厚さのグリーンシートを形成し、このグリーンシートを
所定寸法の矩形状に切断して多数のセラミックスシート
を形成する。これにより、電圧非直線特性を発現するセ
ラミックス層７ａ，及びダミーとしてのセラミックス層
７ｂ，７ｃを多数枚形成する。次に、上記セラミックス
層７ａの上面の中央部にＰｔからなるペーストを印刷し
て第２内部電極４を形成する。この場合、該内部電極４
の周端面がセラミックス層７ａの周縁より内側に位置す
るように形成する。次いで、１枚のダミー用セラミック
ス層７ｃの上面の中央部に上記Ｐｔペーストを印刷して
第１内部電極３を形成する。この場合は、該内部電極３
の両端面３ａのみがセラミックス層７ｃの側端縁に位置
するように形成する。次に、図４に示すように、上記各
ダミー用セラミックス層７ｂの第２内部電極４の両端部
に対応する部分にスルーホール用孔８ａを形成する。そ
して、上記セラミックス層７ａの上部に多数枚のダミー
用セラミックス層７ｂを重ねるとともに、下部に同じく
ダミー用セラミックス層７ｃを重ね、これをプレスで圧
着して積層体を形成する。これにより上記セラミックス
層７ａを挟んで第１，第２内部電極３，４の中央部が対
向し、かつ第１内部電極３の両端面３ａのみが積層体の
両側面に露出するとともに、該第１内部電極３の残りの
端面，及び第２内部電極４の周端面の全てが積層体内に
埋設されることとなり、さらに積層体の第２内部電極４
の両端部を臨む部分にスルーホールが形成されることと
なる。次いで、上記スルーホール内に上記Ｐｔペースト
を注入してスルーホール電極８を形成し、該スルーホー
ル電極８の内端を上記第２内部電極４に接続する。そし
て、この積層体を空気中にて1200℃に加熱焼成して焼結
体２を得る。次に、上記焼結体２の上面の両スルーホー
ル電極８の上端と左, 右端面２ａ，２ｂとの間にＲｕＯ
2 からなる抵抗ペーストを塗布して抵抗膜９を形成す
る。これにより各抵抗膜９はスルーホール電極８を介し
て第２内部電極４の両端部に直列接続する。最後に、上
記焼結体２の左, 右端面２ａ，２ｂ，及び両側面２ｃ，
２ｄに、Ｐｄを10％含むＡｇペーストを塗布した後、80
0 ℃で焼きつけて端面電極５，側面電極６を形成する。
これにより各抵抗膜９の一端９ａは左, 右の端面電極５
に接続されることとなり、かつ第１内部電極３の両端面
３ａは側面電極６に接続される。これで本実施例の抵抗
付チップバリスタ１が製造される。Next, a method of manufacturing the resistor-equipped chip varistor 1 of this embodiment will be described. First, ZnO (95.0 mol
%), CoO (1.0 mol%), MnO (1.0 mol%), Sb 2 O
3 (2.0 mol%), Cr 2 O 3 (1.0 mol%) mixed ceramic material B 2 O 3 , SiO 2 , PbO, Zn
10 wt% of glass powder made of O is added as a raw material, and an organic binder and alcohol are mixed with this to form a slurry. A green sheet having a predetermined thickness is formed from this slurry by a doctor blade method, and the green sheet is cut into a rectangular shape having a predetermined size to form a large number of ceramic sheets. As a result, a large number of ceramic layers 7a exhibiting a voltage non-linear characteristic and ceramic layers 7b and 7c as dummies are formed. Next, a paste made of Pt is printed on the central portion of the upper surface of the ceramic layer 7a to form the second internal electrode 4. In this case, the internal electrode 4
Is formed so that its peripheral end surface is located inside the peripheral edge of the ceramics layer 7a. Next, the Pt paste is printed on the central portion of the upper surface of the single dummy ceramic layer 7c to form the first internal electrode 3. In this case, the internal electrode 3
Is formed so that only both end surfaces 3a of the above are located at the side edges of the ceramics layer 7c. Next, as shown in FIG. 4, through-holes 8a are formed in the portions of the dummy ceramic layers 7b corresponding to both ends of the second internal electrode 4. Then, a large number of dummy ceramic layers 7b are laminated on the upper portion of the ceramic layer 7a, and a dummy ceramic layer 7c is also laminated on the lower portion thereof, which are pressed by a press to form a laminated body. As a result, the central portions of the first and second internal electrodes 3, 4 face each other with the ceramics layer 7a sandwiched therebetween, and only both end faces 3a of the first internal electrode 3 are exposed on both side faces of the laminated body, and The remaining end surfaces of the first internal electrode 3 and the peripheral end surface of the second internal electrode 4 are all embedded in the laminated body, and the second internal electrode 4 of the laminated body is further formed.
Through holes are formed in portions facing both ends of the. Then, the Pt paste is injected into the through hole to form the through hole electrode 8, and the inner end of the through hole electrode 8 is connected to the second internal electrode 4. Then, this laminated body is heated and fired at 1200 ° C. in the air to obtain a sintered body 2. Next, RuO is provided between the upper ends of both through-hole electrodes 8 on the upper surface of the sintered body 2 and the left and right end surfaces 2a and 2b.
A resistance paste consisting of 2 is applied to form a resistance film 9. As a result, the resistance films 9 are connected in series to both ends of the second internal electrode 4 via the through hole electrodes 8. Finally, the left and right end faces 2a and 2b of the sintered body 2 and the side faces 2c,
After applying Ag paste containing 10% of Pd to 2d, 80
The end face electrode 5 and the side face electrode 6 are formed by baking at 0 ° C.
As a result, one end 9a of each resistance film 9 has left and right end face electrodes 5
And both end surfaces 3a of the first internal electrode 3 are connected to the side surface electrodes 6. Thus, the chip varistor with resistance 1 of this embodiment is manufactured.
【００１２】本実施例の抵抗付チップバリスタ１は、図
５の等価回路図に示すように、一方側の端面電極５′，
側面電極６′間に電源を接続し、他方側の端面電極５，
側面電極６間に被保護素子Ａを接続する。これにより被
保護素子Ａに異常電圧が加わるのを防止するとともに、
該バリスタの電圧制限能力を越える過電圧エネルギーを
抵抗膜９でもって吸収する。As shown in the equivalent circuit diagram of FIG. 5, the chip varistor with resistance 1 of the present embodiment has one end face electrode 5 ',
A power source is connected between the side surface electrodes 6 ', and the other end surface electrode 5,
The protected element A is connected between the side surface electrodes 6. This prevents an abnormal voltage from being applied to the protected element A, and
The resistance film 9 absorbs overvoltage energy exceeding the voltage limiting capability of the varistor.
【００１３】このように本実施例によれば、焼結体２内
に第１，第２内部電極３，４を埋設するとともに、焼結
体２の上面に２つの抵抗膜９を形成し、該各抵抗膜９と
上記第２内部電極４とをスルーホール電極８を介して直
列接続したので、１つの素子にバリスタ機能と抵抗機能
とを付加することができる。その結果、従来のバリスタ
と抵抗体とを別々に実装する場合に比べて部品点数を削
減できるとともに、実装コストを低減でき、しかも従来
の抵抗体を不要にできる分だけ実装スペースを縮小で
き、ひいては電子機器の小型化に対応できる。As described above, according to this embodiment, the first and second internal electrodes 3 and 4 are embedded in the sintered body 2, and the two resistance films 9 are formed on the upper surface of the sintered body 2. Since each resistance film 9 and the second internal electrode 4 are connected in series via the through-hole electrode 8, it is possible to add a varistor function and a resistance function to one element. As a result, it is possible to reduce the number of parts and the mounting cost as compared with the case where the conventional varistor and the resistor are separately mounted, and further, it is possible to reduce the mounting space by the amount that the conventional resistor is unnecessary, and eventually, Supports downsizing of electronic devices.
【００１４】図６及び図７は本発明の他の実施例による
抵抗付チップバリスタを説明するための図であり、これ
は１つの抵抗膜を付加した例である。図中、図１と同一
符号は同一又は相当部分を示す。この実施例の抵抗付チ
ップバリスタ１０は、焼結体２内に第１，第２内部電極
３，１１を埋設し、該第２内部電極１１の一端面１１ａ
のみを上記焼結体２の右端面２ｂに導出するとともに、
該一端面１１ａを端面電極５に接続し、上記第２内部電
極１１の内端面１１ｂをスルーホール電極８を介して抵
抗膜９に接続して構成されている。この抵抗付チップバ
リスタ１０においても、単一の素子にバリスタ機能と抵
抗機能とを付加することができ、上記実施例と同様の効
果が得られる。6 and 7 are views for explaining a chip varistor with resistance according to another embodiment of the present invention, which is an example in which one resistance film is added. In the figure, the same reference numerals as in FIG. 1 indicate the same or corresponding parts. In the chip varistor with resistance 10 of this embodiment, the first and second internal electrodes 3, 11 are embedded in the sintered body 2, and one end face 11a of the second internal electrode 11 is embedded.
Only is led to the right end surface 2b of the sintered body 2 and
The one end surface 11a is connected to the end surface electrode 5, and the inner end surface 11b of the second internal electrode 11 is connected to the resistance film 9 via the through hole electrode 8. Also in this resistor-equipped chip varistor 10, a varistor function and a resistance function can be added to a single element, and the same effect as that of the above-described embodiment can be obtained.
【００１５】[0015]
【発明の効果】以上のように本発明に係る抵抗付チップ
バリスタによれば、焼結体内に一対の内部電極を埋設す
るとともに、該内部電極と焼結体の表面に形成された抵
抗膜とをスルーホール電極により接続したので、単一の
素子でバリスタ機能と抵抗機能とを得ることができ、そ
の結果部品点数，実装コストを低減できる効果があると
ともに、電子機器の小型化に対応できる効果がある。As described above, according to the chip varistor with resistance according to the present invention, a pair of internal electrodes are embedded in the sintered body, and the internal electrodes and the resistance film formed on the surface of the sintered body. Since they are connected by the through-hole electrodes, the varistor function and the resistance function can be obtained with a single element, and as a result, the number of parts and the mounting cost can be reduced, and the electronic device can be downsized. There is.
【図１】本発明の一実施例による抵抗付チップバリスタ
を説明するための図２のＩ−Ｉ線断面図である。1 is a cross-sectional view taken along the line I-I of FIG. 2 for explaining a chip varistor with a resistor according to an embodiment of the present invention.
【図２】上記実施例の抵抗付チップバリスタを示す斜視
図である。FIG. 2 is a perspective view showing a chip varistor with a resistor according to the above embodiment.
【図３】上記実施例の図２のII-II 線断面図である。FIG. 3 is a sectional view taken along line II-II of FIG. 2 of the above embodiment.
【図４】上記実施例の抵抗付チップバリスタの分解斜視
図である。FIG. 4 is an exploded perspective view of the resistor-equipped chip varistor of the above embodiment.
【図５】上記実施例の抵抗付チップバリスタの等価回路
図である。FIG. 5 is an equivalent circuit diagram of the resistor-equipped chip varistor of the above embodiment.
【図６】本発明の他の実施例による抵抗付チップバリス
タを示す断面図である。FIG. 6 is a sectional view showing a chip varistor with a resistor according to another embodiment of the present invention.
【図７】上記他の実施例の抵抗付チップバリスタの等価
回路図である。FIG. 7 is an equivalent circuit diagram of a chip varistor with a resistor according to another embodiment.
１，１０ 抵抗付チップバリスタ ２ 焼結体 ３，４，１１ 内部電極 ８ スルーホール電極 ９ 抵抗膜 1,10 Chip varistor with resistor 2 Sintered body 3,4,11 Internal electrode 8 Through hole electrode 9 Resistive film
Claims (1)
の内部電極を埋設し、上記焼結体の外表面に抵抗膜を形
成するとともに、該抵抗膜と上記いずれか一方の内部電
極とをスルーホール電極により接続したことを特徴とす
る抵抗付チップバリスタ。Claim: What is claimed is: 1. A ceramic sintered body is embedded with at least a pair of internal electrodes, and a resistance film is formed on the outer surface of the sintered body. A chip varistor with a resistor, characterized in that the electrodes are connected by through-hole electrodes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183825A JPH056809A (en) | 1991-06-27 | 1991-06-27 | Chip varistor with resistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183825A JPH056809A (en) | 1991-06-27 | 1991-06-27 | Chip varistor with resistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056809A true JPH056809A (en) | 1993-01-14 |
Family
ID=16142509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183825A Pending JPH056809A (en) | 1991-06-27 | 1991-06-27 | Chip varistor with resistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056809A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006106717A1 (en) * | 2005-04-01 | 2006-10-12 | Matsushita Electric Industrial Co., Ltd. | Varistor and electronic component module using same |
-
1991
- 1991-06-27 JP JP3183825A patent/JPH056809A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPWO2006106717A1 (en) * | 2005-04-01 | 2008-09-11 | 松下電器産業株式会社 | Varistor and electronic component module using the same |
| US7940155B2 (en) | 2005-04-01 | 2011-05-10 | Panasonic Corporation | Varistor and electronic component module using same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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