JPH0567911A - Flat antenna integrated with electronic circuit - Google Patents
Flat antenna integrated with electronic circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、電子回路一体形平面
アンテナに関し、特に、小型化と，信頼性向上とを可能
にした電子回路一体形平面アンテナに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a planar antenna integrated with an electronic circuit, and more particularly to a planar antenna integrated with an electronic circuit, which can be downsized and improved in reliability.
【０００２】[0002]
【従来の技術】図７は、特開平１−３１０５８７号公報
で開示された平面アンテナパターンを一体化した電子回
路５０１の構造を示す断面図である。図において、５１
は、平面アンテナパターンである。５２は、アンテナ用
誘電体層である。５３は、地導体である。５４は、電子
回路用誘電体層である。５５は、電子回路用誘電体層５
４に形成された回路パターンである。回路パターン５５
には、抵抗，コンデンサ，半導体デバイスなどの電子部
品５７が半田付けにより装着されている。さらに、回路
パターン５５の一部は、半田付けされた接続ピン５６を
介して平面アンテナパターン１に立体的に接続されてい
る。2. Description of the Related Art FIG. 7 is a cross-sectional view showing the structure of an electronic circuit 501 in which a planar antenna pattern disclosed in Japanese Patent Laid-Open No. 1-310587 is integrated. In the figure, 51
Is a planar antenna pattern. Reference numeral 52 is a dielectric layer for an antenna. 53 is a ground conductor. 54 is a dielectric layer for electronic circuits. 55 is a dielectric layer 5 for electronic circuits
4 is a circuit pattern formed in FIG. Circuit pattern 55
Electronic components 57, such as resistors, capacitors, and semiconductor devices, are mounted by soldering. Further, a part of the circuit pattern 55 is three-dimensionally connected to the planar antenna pattern 1 via the soldered connection pins 56.
【０００３】[0003]
【発明が解決しようとする課題】上記従来の平面アンテ
ナパターンを一体化した電子回路５０１では、平面アン
テナパターン５１の背面に多数の電子部品５７を半田付
けにより装着する。このため、第１の問題点として、回
路パターン５５の回路パターン占有面積が大きくなり、
全体の小形化が困難である。第２の問題点として、電子
部品５７の装着の際に、回路パターン５５と，電子部品
５７の接続ピン５６との間の半田付けが不完全になりや
すいので、電子回路の信頼性に問題がある。第３の問題
点として、平面アンテナパターン５１と電子回路との接
続には、半田付けされた接続ピン５６を用いているの
で、接続の精度と，接続の信頼性が低い。第４の問題点
として、平面アンテナパターン５１と回路パターン５５
との間には、アンテナ用誘電体層５２と，電子回路用誘
電体層５４の２つの誘電体層があるので、平面アンテナ
パターン５１と回路パターン５５（すなわち電子回路）
との接続が製造上困難である。In the electronic circuit 501 in which the conventional planar antenna pattern is integrated, a large number of electronic components 57 are mounted on the back surface of the planar antenna pattern 51 by soldering. Therefore, the first problem is that the area occupied by the circuit pattern 55 becomes large,
It is difficult to reduce the overall size. A second problem is that when the electronic component 57 is mounted, soldering between the circuit pattern 55 and the connection pin 56 of the electronic component 57 is likely to be incomplete, which causes a problem in reliability of the electronic circuit. is there. A third problem is that since the soldered connection pins 56 are used to connect the planar antenna pattern 51 and the electronic circuit, the connection accuracy and the connection reliability are low. The fourth problem is that the planar antenna pattern 51 and the circuit pattern 55 are
Since there are two dielectric layers, that is, the antenna dielectric layer 52 and the electronic circuit dielectric layer 54, between the antenna pattern 51 and the circuit pattern 55 (that is, the electronic circuit).
Connection with is difficult in manufacturing.
【０００４】そこで、この発明の第１の目的は、小型化
に適した電子回路一体形平面アンテナを提供することに
ある。第２の目的は、信頼性の高い電子回路一体形平面
アンテナを提供することにある。第３の目的は、平面ア
ンテナパターンと電子回路との接続の精度と，接続の信
頼性が高い電子回路一体形平面アンテナを提供すること
にある。第４の目的は、平面アンテナパターンと電子回
路との接続が製造上容易な電子回路一体形平面アンテナ
を提供することにある。Therefore, a first object of the present invention is to provide an electronic circuit type planar antenna suitable for miniaturization. A second object is to provide a highly reliable planar antenna integrated with an electronic circuit. A third object of the present invention is to provide an electronic circuit-integrated planar antenna with high accuracy of connection between the planar antenna pattern and the electronic circuit and high reliability of connection. A fourth object is to provide an electronic circuit integrated planar antenna in which the connection between the planar antenna pattern and the electronic circuit is easy in manufacturing.
【０００５】[0005]
【課題を解決するための手段】この発明による電子回路
一体形平面アンテナは、誘電体あるいは半導体で形成さ
れた第１の層の一方の面にアンテナを構成するアンテナ
パターンを形成し、他方の面に誘電体あるいは半導体で
形成された第２の層と第３の層とを形成し、前記第１か
ら第３の層の少なくともいずれか１つの層の面上に少な
くとも半導体素子を形成し、前記第２，第３の層間には
一面地導体を形成し、且つ、第１のストリップ導体を前
記一面地導体と対向するようにして前記第２の層に設け
て第１のマイクロストリップ線路を構成し、さらに、第
２のストリップ導体を前記一面地導体と対向するように
して前記第３の層に設けて第２のマイクロストリップ線
路を構成し、且つ、前記第１の層の両面間に信号波を伝
搬させる信号波伝搬手段を具備したことを構成上の特徴
とするものである。An electronic circuit-integrated planar antenna according to the present invention has an antenna pattern constituting an antenna formed on one surface of a first layer formed of a dielectric or a semiconductor and the other surface thereof. A second layer and a third layer made of a dielectric or a semiconductor are formed on at least a semiconductor element on the surface of at least one of the first to third layers, and A first surface conductor is formed between the second and third layers, and a first strip conductor is provided on the second layer so as to face the first surface conductor to form a first microstrip line. Further, a second strip conductor is provided on the third layer so as to face the one-side ground conductor to form a second microstrip line, and a signal is provided between both surfaces of the first layer. Signal wave propagation that propagates waves It is an aspect of the structure that provided with the means.
【０００６】[0006]
【作用】この発明の電子回路一体形平面アンテナでは、
例えば、平面アンテナパターンと電子回路とをそれぞれ
同一の半導体基板の対向する２面に構成し、前記半導体
基板上に、誘電体層−地導体−誘電体層のサンドイッチ
構造を一体形成し、各誘電体層に設けたストリップ導体
を用いて２つのマイクロストリップ線路を独立に構成し
て電子回路を作成する多層化線路構造になっている。前
記電子回路の作成には、半導体プロセスを利用すること
が出来るので、電子回路が高集積化され、小形化と，高
信頼性化が可能である。In the planar antenna integrated with an electronic circuit according to the present invention,
For example, a planar antenna pattern and an electronic circuit are formed on two opposite surfaces of the same semiconductor substrate, and a sandwich structure of a dielectric layer-ground conductor-dielectric layer is integrally formed on the semiconductor substrate, and each dielectric is formed. It has a multi-layered line structure in which two microstrip lines are independently configured by using strip conductors provided in the body layer to create an electronic circuit. Since a semiconductor process can be used to create the electronic circuit, the electronic circuit can be highly integrated, miniaturized, and highly reliable.
【０００７】また、平面アンテナパターンと電子回路と
が同一の半導体基板の対向する２面に構成されるため、
平面アンテナパターンと電子回路との接続が製造上容易
である。Further, since the planar antenna pattern and the electronic circuit are formed on two opposite surfaces of the same semiconductor substrate,
Connection between the planar antenna pattern and the electronic circuit is easy in manufacturing.
【０００８】さらに、前記接続には、半導体プロセスを
利用することが出来るので、平面アンテナパターンと電
子回路との接続の高精度化と，高信頼性化が可能であ
る。Further, since a semiconductor process can be used for the connection, the connection between the planar antenna pattern and the electronic circuit can be made highly accurate and highly reliable.
【０００９】[0009]
【実施例】以下、図に示す実施例によりこの発明をさら
に詳細に説明する。なお、これによりこの発明が限定さ
れるものではない。 −第１実施例− 図１は、この発明の第１実施例による電子回路一体形平
面アンテナ１０１の基本的な線路構造を示す断面図であ
る。図において、１は、平面アンテナパターンである。
８は、半導体基板である。９は、半導体基板８上に形成
された第１誘電体層である。１０は、第１誘電体層９の
下部に形成された第２誘電体層である。１１は、前記第
１誘電体層９と第２誘電体層１０の層間に形成された一
面地導体（以下、共通地導体とする）である。１２は、
前記共通地導体１１と対向するようにして第１誘電体層
９に設けられた第１ストリップ導体である。１３は、前
記共通地導体１１と対向するようにして第２誘電体層１
０に設けられた第２ストリップ導体である。前記第１誘
電体層９と共通地導体１１および第１ストリップ導体１
２により、第１マイクロストリップ線路１４（図示部分
は仮想的である）が構成される。同様に、前記第２誘電
体層１０と共通地導体１１および第２ストリップ導体１
３により、第２マイクロストリップ線路１５（図示部分
は仮想的である）が構成される。これら第１マイクロス
トリップ線路１４，第２マイクロストリップ線路１５は
電子回路用線路として用いられる。The present invention will be described in more detail with reference to the embodiments shown in the drawings. However, this does not limit the present invention. First Embodiment FIG. 1 is a sectional view showing a basic line structure of an electronic circuit integrated planar antenna 101 according to a first embodiment of the present invention. In the figure, 1 is a plane antenna pattern.
8 is a semiconductor substrate. Reference numeral 9 is a first dielectric layer formed on the semiconductor substrate 8. Reference numeral 10 is a second dielectric layer formed below the first dielectric layer 9. Reference numeral 11 is a single-sided ground conductor (hereinafter, referred to as a common ground conductor) formed between the first dielectric layer 9 and the second dielectric layer 10. 12 is
The first strip conductor is provided on the first dielectric layer 9 so as to face the common ground conductor 11. 13 is the second dielectric layer 1 so as to face the common ground conductor 11.
2 is a second strip conductor provided at 0. The first dielectric layer 9, the common ground conductor 11 and the first strip conductor 1
A first microstrip line 14 (the portion shown in the figure is virtual) is constituted by 2. Similarly, the second dielectric layer 10, the common ground conductor 11 and the second strip conductor 1
A second microstrip line 15 (the illustrated portion is virtual) is constituted by 3. The first microstrip line 14 and the second microstrip line 15 are used as electronic circuit lines.
【００１０】図１に示すように、この電子回路一体形平
面アンテナ１０１では、第１誘電体層９−共通地導体１
１−第２誘電体層１０のサンドイッチ構造を半導体基板
上に一体形成し、それぞれの誘電体層を用いてマイクロ
ストリップ線路（以下、地導体共用マイクロストリップ
線路とする）を構成した、多層化線路構造となってい
る。このようにして構成された地導体共用マイクロスト
リップ線路は、２つのマイクロストリップ線路の一面地
導体を張り合わせたような構造を有している。As shown in FIG. 1, in this electronic circuit integrated planar antenna 101, the first dielectric layer 9-the common ground conductor 1 is used.
1-A multilayered line in which a sandwich structure of the second dielectric layer 10 is integrally formed on a semiconductor substrate, and a microstrip line (hereinafter referred to as a ground conductor common microstrip line) is configured using each dielectric layer. It has a structure. The microstrip line for ground conductors thus configured has a structure in which two ground strip conductors are bonded to each other.
【００１１】この際、第１誘電体層９，第２誘電体層１
０は、それぞれ共通地導体１１の対向する２面に配置さ
れるので、各誘電体層に形成される第１マイクロストリ
ップ線路１４，第２マイクロストリップ線路１５の間の
アイソレーションが確保され、クロストークあるいは結
合による悪影響を防止することが出来る。At this time, the first dielectric layer 9 and the second dielectric layer 1
0s are arranged on the two opposing surfaces of the common ground conductor 11, respectively, so that the isolation between the first microstrip line 14 and the second microstrip line 15 formed in each dielectric layer is ensured, and It is possible to prevent adverse effects due to talk or coupling.
【００１２】前記地導体共用マイクロストリップ線路を
用いた場合には、第１マイクロストリップ線路１４およ
び第２マイクロストリップ線路１５による電子回路用線
路はそれぞれ別々の面に構成されるので、地導体共用マ
イクロストリップ線路を用いなかった場合と比べて、ほ
ぼ２倍の回路パターン面積を得ることが出来る。このた
め、電子回路の小型化が可能である。When the microstrip line shared with ground conductors is used, the lines for electronic circuits by the first microstrip line 14 and the second microstrip line 15 are formed on different surfaces, respectively. It is possible to obtain a circuit pattern area that is almost twice as large as that when the strip line is not used. Therefore, the electronic circuit can be downsized.
【００１３】図２は、電子回路一体形平面アンテナ１０
１の全体斜視図である。また、図３は、電子回路一体形
平面アンテナ１０１の内部構造を示す分解斜視図であ
る。この電子回路一体形平面アンテナ１０１は受信用の
ものであり、電子回路としては、低雑音増幅および周波
数変換の機能を持つ部分のみをとくに図示している。ま
た、平面アンテナパターンとしては、いわゆるパッチア
ンテナと呼ばれる形式の平面アンテナを用いた場合につ
いて示している。半導体基板８の平面アンテナパターン
１と対向する面には、トランジスタ１６，ダイオード１
７などの半導体素子が形成配置されている。トランジス
タ１６，ダイオード１７の接地のため、バイアホール１
８ａおよびバイアホール１８ｂがそれぞれ第１誘電体層
９に設けられて、共通地導体１１に接続されている。前
記トランジスタ１６などの半導体素子と，バイアス印加
回路を構成する抵抗，キャパシタなどの素子（図示省
略）は、配線材料として用いられた第１ストリップ導体
１２により接続され、低雑音増幅器１９が構成されてい
る。低雑音増幅器１９の入力端子は、半導体基板８に設
けたバイアホール１８ｃを介して平面アンテナパターン
１に接続されている。低雑音増幅器１９の出力端子は、
バイアホール１８ｄを介してハイブリッド２０の入力端
子に接続されている。FIG. 2 shows a planar antenna 10 integrated with an electronic circuit.
1 is an overall perspective view of 1. FIG. 3 is an exploded perspective view showing the internal structure of the electronic circuit-integrated planar antenna 101. This electronic circuit-integrated planar antenna 101 is for receiving, and as the electronic circuit, only a portion having a function of low noise amplification and frequency conversion is specifically shown. Further, as the plane antenna pattern, a case where a plane antenna of a so-called patch antenna is used is shown. On the surface of the semiconductor substrate 8 facing the planar antenna pattern 1, the transistor 16 and the diode 1 are provided.
Semiconductor elements such as 7 are formed and arranged. Via hole 1 for grounding transistor 16 and diode 17
8a and a via hole 18b are respectively provided in the first dielectric layer 9 and connected to the common ground conductor 11. A semiconductor element such as the transistor 16 and an element (not shown) such as a resistor and a capacitor forming a bias applying circuit are connected by a first strip conductor 12 used as a wiring material, and a low noise amplifier 19 is formed. There is. The input terminal of the low noise amplifier 19 is connected to the planar antenna pattern 1 through a via hole 18c provided in the semiconductor substrate 8. The output terminal of the low noise amplifier 19 is
It is connected to the input terminal of the hybrid 20 via the via hole 18d.
【００１４】ダイオード１７とハイブリッド２０とは、
第１誘電体層９および第２誘電体層１０に設けられたバ
イアホール１８ｅを介して接続され、ミクサ２１を構成
構成している。The diode 17 and the hybrid 20 are
The first dielectric layer 9 and the second dielectric layer 10 are connected through via holes 18e provided in the first dielectric layer 9 and the second dielectric layer 10 to form a mixer 21.
【００１５】バイアホール１８ｄ，１８ｅが貫通する部
分の共通地導体１１にはクリアランス部Ｃを設け、バイ
アホール１８ｄ，１８ｅと共通地導体１１との接触を防
止している。A clearance portion C is provided in the common ground conductor 11 in a portion where the via holes 18d and 18e penetrate, to prevent contact between the via holes 18d and 18e and the common ground conductor 11.
【００１６】この電子回路一体形平面アンテナでは、回
路パターン占有面積が大きいハイブリッド２０を、低雑
音増幅器１９を構成した第１誘電体層９とは異なる第２
誘電体層１０に構成することにより、電子回路を２面に
分散できるので、電子回路の小形化が可能である。In this electronic circuit integrated planar antenna, the hybrid 20 having a large circuit pattern occupation area is different from the first dielectric layer 9 constituting the low noise amplifier 19 in the second area.
By configuring the dielectric layer 10, the electronic circuit can be dispersed on two surfaces, so that the electronic circuit can be downsized.
【００１７】さらに、平面アンテナパターン１，半導体
基板８，第１誘電体層９，第２誘電体層１０，共通地導
体１１，低雑音増幅器１９，ミクサ２１は半導体プロセ
スを利用して一体形成されている。このため、電子回路
の信頼性が高い。Further, the planar antenna pattern 1, the semiconductor substrate 8, the first dielectric layer 9, the second dielectric layer 10, the common ground conductor 11, the low noise amplifier 19, and the mixer 21 are integrally formed by using a semiconductor process. ing. Therefore, the reliability of the electronic circuit is high.
【００１８】また、地導体共用マイクロストリップ線
路，バイアホール１８ａ〜１８ｅの構成にも半導体プロ
セスを利用している。このため、平面アンテナパターン
と電子回路との接続が製造上容易であり、接続の精度と
信頼性が高い。Further, the semiconductor process is used for the structure of the ground strip microstrip line and the via holes 18a to 18e. Therefore, the connection between the planar antenna pattern and the electronic circuit is easy in manufacturing, and the connection accuracy and reliability are high.
【００１９】−第２実施例− 図４はこの発明の第２実施例による電子回路一体形平面
アンテナ２０１における基本的な線路構造を示す断面図
である。この電子回路一体形平面アンテナ２０１は、図
１に示した電子回路一体形平面アンテナ１０１とほぼ同
じ構造である。但し、電子回路一体形平面アンテナ２０
１では、第１誘電体層９に設けられた第１ストリップ導
体１２を平面アンテナパターン１の直下よりずらしてい
る。Second Embodiment FIG. 4 is a sectional view showing a basic line structure in an electronic circuit type planar antenna 201 according to a second embodiment of the present invention. This electronic circuit integrated planar antenna 201 has substantially the same structure as the electronic circuit integrated planar antenna 101 shown in FIG. However, the electronic circuit integrated planar antenna 20
In No. 1, the first strip conductor 12 provided on the first dielectric layer 9 is displaced from immediately below the planar antenna pattern 1.
【００２０】以上の第２実施例によれば、第１実施例の
効果に加えて、アンテナとストリップ線路との不要な結
合を低減し、アンテナ特性の向上を図ることが出来る。According to the second embodiment described above, in addition to the effects of the first embodiment, unnecessary coupling between the antenna and the strip line can be reduced and the antenna characteristics can be improved.
【００２１】−第３実施例− 図５はこの発明の第３実施例による電子回路一体形平面
アンテナ３０１を示す平面図である。この電子回路一体
形平面アンテナ３０１は、図１に示した電子回路一体形
平面アンテナ１０１とほぼ同じ構造である。但し、電子
回路一体形平面アンテナ３０１では、平面アンテナをス
ロットアンテナ２２とした平面アンテナパターンを用い
ている。-Third Embodiment- FIG. 5 is a plan view showing an electronic circuit type planar antenna 301 according to a third embodiment of the present invention. This electronic circuit integrated planar antenna 301 has substantially the same structure as the electronic circuit integrated planar antenna 101 shown in FIG. However, the electronic circuit integrated planar antenna 301 uses a planar antenna pattern in which the planar antenna is the slot antenna 22.
【００２２】以上の第３実施例によれば、第１実施例の
効果に加えて、スロットアンテナ２２を用いることによ
りアンテナが小形になるので、電子回路一体形平面アン
テナ全体の一層の小形化が可能である。According to the third embodiment described above, in addition to the effect of the first embodiment, since the antenna is downsized by using the slot antenna 22, the entire planar antenna integrated with an electronic circuit can be further downsized. It is possible.
【００２３】−第４実施例− 図６はこの発明の第４実施例による電子回路一体形平面
アンテナ４０１を示す全体斜視図である。この電子回路
一体形平面アンテナ４０１は、図１に示した電子回路一
体形平面アンテナ１０１とほぼ同じ構造である。但し、
この電子回路一体形平面アンテナ４０１では、平面アン
テナパターンと低雑音増幅器１９との結合をバイアホー
ルなどの機械的な接続手段によらず、放射導体２３によ
る電磁的な手段により間接的に結合している。上記電磁
的な手段としては、放射導体２３のほかに、スロットな
どを用いることが出来る。[Fourth Embodiment] FIG. 6 is an overall perspective view showing an electronic circuit type planar antenna 401 according to a fourth embodiment of the present invention. The electronic circuit integrated planar antenna 401 has substantially the same structure as the electronic circuit integrated planar antenna 101 shown in FIG. However,
In this electronic circuit integrated planar antenna 401, the planar antenna pattern and the low noise amplifier 19 are indirectly coupled by electromagnetic means by the radiation conductor 23, not by mechanical connecting means such as via holes. There is. In addition to the radiation conductor 23, a slot or the like can be used as the electromagnetic means.
【００２４】以上の第４実施例によれば、第１実施例で
の効果に加えて、平面アンテナパターン１とすなわち電
子回路との接続が製造上一層容易となる。According to the fourth embodiment described above, in addition to the effect of the first embodiment, the connection between the planar antenna pattern 1 and the electronic circuit becomes easier in manufacturing.
【００２５】上記第１実施例から第４実施例では、平面
アンテナを形成した層と同一の層に半導体素子を設けた
場合について示したが、アンテナ形成層とは異なる層を
半導体層としてその半導体層に半導体素子を設けてもよ
い。In the first to fourth embodiments described above, the semiconductor element is provided in the same layer as the layer in which the planar antenna is formed, but a layer different from the antenna forming layer is used as the semiconductor layer. A semiconductor element may be provided in the layer.
【００２６】上記第１実施例から第４実施例では、半導
体層を１層と誘電体層を２層とする構成としたが、これ
に限らず例えば半導体層を２層とし誘電体層を１層とし
てもよい。In the above-described first to fourth embodiments, the semiconductor layer has one layer and the dielectric layer has two layers. However, the present invention is not limited to this. For example, the semiconductor layer has two layers and the dielectric layer has one layer. It may be a layer.
【００２７】[0027]
【発明の効果】この発明の電子回路一体形平面アンテナ
によれば、例えば誘電体層−地導体−誘電体層のサンド
イッチ構造および各層間をむすぶバイアホール等を半導
体素子とともにたとえば半導体基板上に一体形成する。
そして、それぞれの誘電体層を用いてマイクロストリッ
プ線路を構成するので、層間の線路結合による悪影響を
生じさせることなく半導体基板上に立体的に電子回路を
集積化して構成できる。この結果、アンテナの背面とい
う限られたスペースの中にアンテナと一体化して高密度
に電子回路を配置できるようになり、小形化を図ること
が出来る。According to the planar antenna integrated with an electronic circuit of the present invention, for example, a sandwich structure of a dielectric layer-ground conductor-dielectric layer and a via hole penetrating each layer are integrated with a semiconductor element on, for example, a semiconductor substrate. Form.
Since each dielectric layer is used to form the microstrip line, the electronic circuit can be three-dimensionally integrated on the semiconductor substrate without adversely affecting the line coupling between the layers. As a result, the electronic circuit can be integrated with the antenna in a limited space on the back surface of the antenna, and the electronic circuits can be arranged at a high density, and the size can be reduced.
【００２８】さらに、平面アンテナパターンと電子回路
とが同一の基板を用いてその対向する２面に形成される
構成であり、且つ、その形成に半導体プロセスが利用で
きるため、平面アンテナパターンと電子回路の接続の高
精度化，高信頼性化が可能である。Furthermore, since the planar antenna pattern and the electronic circuit are formed on the two opposite surfaces using the same substrate, and the semiconductor process can be used for the formation, the planar antenna pattern and the electronic circuit are formed. It is possible to improve the accuracy and reliability of the connection.
【図１】この発明の第１実施例による電子回路一体形平
面アンテナにおける基本的な線路構造を示す断面図であ
る。FIG. 1 is a sectional view showing a basic line structure in an electronic circuit integrated planar antenna according to a first embodiment of the present invention.
【図２】図１に示した電子回路一体形平面アンテナの全
体斜視図である。FIG. 2 is an overall perspective view of the electronic circuit-integrated planar antenna shown in FIG.
【図３】図２に示した電子回路一体形平面アンテナの内
部構造を示す分解斜視図である。FIG. 3 is an exploded perspective view showing an internal structure of the electronic circuit-integrated planar antenna shown in FIG.
【図４】この発明の第２実施例による電子回路一体形平
面アンテナにおける基本線路構造を示す断面図である。FIG. 4 is a sectional view showing a basic line structure in an electronic circuit integrated planar antenna according to a second embodiment of the present invention.
【図５】この発明の第３実施例による電子回路一体形平
面アンテナの平面図である。FIG. 5 is a plan view of an electronic circuit type planar antenna according to a third embodiment of the present invention.
【図６】この発明の第４実施例による電子回路一体形平
面アンテナの全体斜視図である。FIG. 6 is an overall perspective view of an electronic circuit integrated planar antenna according to a fourth embodiment of the present invention.
【図７】従来の平面アンテナパターンを一体化した電子
回路の構造を示す断面図である。FIG. 7 is a sectional view showing a structure of an electronic circuit in which a conventional planar antenna pattern is integrated.
１ 平面アンテナパターン ８ 半導体基板 ９ 第１誘電体層 １０ 第２誘電体層 １１ 共通地導体 １２ 第１ストリップ導体 １３ 第２ストリップ導体 １４ 第１マイクロストリップ線路 １５ 第２マイクロストリップ線路 １６ トランジスタ １７ ダイオード １８ａ バイアホール １８ｂ バイアホール １８ｃ バイアホール １８ｄ バイアホール １８ｅ バイアホール １９ 低雑音増幅器 ２０ ハイブリッド ２１ ミクサ ２２ スロットアンテナ ２３ 放射導体 ５１ 平面アンテナパターン ５２ アンテナ用誘電体層 ５３ 地導体 ５４ 電子回路用誘電体層 ５５ 回路パターン ５６ 接続ピン ５７ 電子部品 １０１ 電子回路一体形平面アンテナ ２０１ 電子回路一体形平面アンテナ ３０１ 電子回路一体形平面アンテナ ４０１ 電子回路一体形平面アンテナ ５０１ 電子回路 1 Planar Antenna Pattern 8 Semiconductor Substrate 9 First Dielectric Layer 10 Second Dielectric Layer 11 Common Ground Conductor 12 First Strip Conductor 13 Second Strip Conductor 14 First Microstrip Line 15 Second Microstrip Line 16 Transistor 17 Diode 18a Via hole 18b Via hole 18c Via hole 18d Via hole 18e Via hole 19 Low noise amplifier 20 Hybrid 21 Mixer 22 Slot antenna 23 Radiating conductor 51 Planar antenna pattern 52 Antenna dielectric layer 53 Ground conductor 54 Dielectric layer 55 for electronic circuit 55 circuit Pattern 56 Connection pin 57 Electronic component 101 Electronic circuit integrated planar antenna 201 Electronic circuit integrated planar antenna 301 Electronic circuit integrated planar antenna 401 Electronic circuit integrated planar antenna 5 01 Electronic circuit
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成４年１月６日[Submission date] January 6, 1992
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１４[Correction target item name] 0014
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１４】ダイオード１７とハイブリッド２０とは、
第１誘電体層９および第２誘電体層１０に設けられたバ
イアホール１８ｅを介して接続され、ミクサ２１を構成
している。The diode 17 and the hybrid 20 are
Are connected via a via hole 18e provided in the first dielectric layer 9 and the second dielectric layer 10, it constitutes <br/> the mixer 21.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浦崎 修治 鎌倉市大船五丁目１番１号 三菱電機株式 会社電子システム研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Shuji Urasaki 5-1-1, Ofuna, Kamakura-shi Electronic Systems Research Center, Mitsubishi Electric Corporation
Claims (5)
の層の一方の面にアンテナを構成するアンテナパターン
を形成し、他方の面に誘電体あるいは半導体で形成され
た第２の層と第３の層とを形成し、前記第１から第３の
層の少なくともいずれか１つの層の面上に少なくとも半
導体素子を形成し、前記第２，第３の層間には一面地導
体を形成し、且つ、第１のストリップ導体を前記一面地
導体と対向するようにして前記第２の層に設けて第１の
マイクロストリップ線路を構成し、さらに、第２のスト
リップ導体を前記一面地導体と対向するようにして前記
第３の層に設けて第２のマイクロストリップ線路を構成
し、且つ、前記第１の層の両面間に信号波を伝搬させる
信号波伝搬手段を具備したことを特徴とする電子回路一
体形平面アンテナ。1. A first formed of a dielectric or a semiconductor
An antenna pattern forming an antenna is formed on one surface of the first layer, and a second layer and a third layer formed of a dielectric material or a semiconductor are formed on the other surface, and the first to third layers are formed. At least a semiconductor element is formed on the surface of at least one of the layers, a single-sided ground conductor is formed between the second and third layers, and a first strip conductor is opposed to the single-sided ground conductor. In this way, the first microstrip line is provided on the second layer, and the second strip conductor is provided on the third layer so as to face the one-side ground conductor. And a signal wave propagating means for propagating a signal wave between the both surfaces of the first layer.
ンテナにおいて、アンテナパターン，第１の層，第２の
層，第３の層，一面地導体，第１のストリップ導体，第
２のストリップ導体，半導体素子のうち少なくとも一つ
を半導体プロセスにより形成したことを特徴とする電子
回路一体形平面アンテナ。2. The electronic circuit integrated planar antenna according to claim 1, wherein the antenna pattern, the first layer, the second layer, the third layer, the ground conductor, the first strip conductor, and the second layer. A planar antenna integrated with an electronic circuit, wherein at least one of a strip conductor and a semiconductor element is formed by a semiconductor process.
路一体形平面アンテナにおいて、信号波伝搬手段を半導
体プロセスにより形成したことを特徴とする電子回路一
体形平面アンテナ。3. The electronic circuit integrated planar antenna according to claim 1 or 2, wherein the signal wave propagating means is formed by a semiconductor process.
一体形平面アンテナにおいて、第１のストリップ導体を
アンテナパターンの直下よりずらしたことを特徴とする
電子回路一体形平面アンテナ。4. The electronic circuit-integrated planar antenna according to claim 1, wherein the first strip conductor is displaced from directly below the antenna pattern.
一体形平面アンテナにおいて、アンテナパターンと半導
体素子とを電磁的な手段により結合したことを特徴とす
る電子回路一体形平面アンテナ。5. The electronic circuit-integrated planar antenna according to claim 1, wherein the antenna pattern and the semiconductor element are coupled by electromagnetic means.
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