JPH0566924A - Product sum computing element - Google Patents
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- JPH0566924A JPH0566924A JP3227163A JP22716391A JPH0566924A JP H0566924 A JPH0566924 A JP H0566924A JP 3227163 A JP3227163 A JP 3227163A JP 22716391 A JP22716391 A JP 22716391A JP H0566924 A JPH0566924 A JP H0566924A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はディジタル回路に係わ
り、特にディジタルデータの演算に用いられる積和演算
器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital circuit, and more particularly to a product-sum calculator used for calculating digital data.
【0002】[0002]
【従来の技術】通常、ディジタル信号は符号付きデータ
である2の補数で表示されることが多い。例えば、16
ビットの2の補数表示データは、図3に示すように表わ
される。この図で、最上位ビットb15は符号ビットであ
り、その値の“0”、“1”に対応して正、負の数を表
わす。従って、16ビットでは10進数で“−3276
8”〜“32767”のデータを取り扱うことができ
る。2. Description of the Related Art Normally, digital signals are often displayed in 2's complement which is signed data. For example, 16
The bit 2's complement display data is represented as shown in FIG. In this figure, the most significant bit b15 is a sign bit, and represents a positive or negative number corresponding to the value "0" or "1". Therefore, in 16 bits, the decimal number is "-3276".
Data of 8 "to" 32767 "can be handled.
【0003】一方、ディジタルフィルタ等のディジタル
信号処理回路では、一般に積和演算器が用いられ、各種
信号処理が行われるようになっている。On the other hand, in a digital signal processing circuit such as a digital filter, a product-sum calculator is generally used to perform various kinds of signal processing.
【0004】図5は16ビットの2の補数表示データに
用いられる積和演算器を表わしたものである。この図
で、〔 〕はデータのビット幅を示すものとする。FIG. 5 shows a product-sum calculator used for 16-bit 2's complement display data. In this figure, [] indicates the bit width of data.
【0005】この積和演算器には、入力された16ビッ
トのX入力データ11とY入力データ12をそれぞれ保
持する16ビットのXレジスタ13とYレジスタ14が
設けられている。これらのレジスタからはそれぞれ16
ビットのデータが出力され、16ビット×16ビットの
乗算器15に入力されるようになっている。乗算器15
から出力される31ビットの乗算結果データは31ビッ
トの積レジスタ16で一旦保持され、加算器17の一方
の入力端子に入力される。加算器17の出力はアキュミ
ュレータ18に入力される。このアキュミュレータ18
の出力19は2分岐され、その一方は積和出力データと
して出力され、他方は加算器17の他の入力端子に入力
されるようになっている。なお、ここではアキュミュレ
ータ18による累算の結果は最大40ビットであると
し、アキュミュレータ18も40ビットのものを用いる
ものとする。The product-sum calculator is provided with a 16-bit X register 13 and a 16-bit Y register 14 for holding the input 16-bit X input data 11 and Y input data 12, respectively. 16 from each of these registers
Bit data is output and input to a 16-bit × 16-bit multiplier 15. Multiplier 15
The 31-bit multiplication result data output from is temporarily held in the 31-bit product register 16 and input to one input terminal of the adder 17. The output of the adder 17 is input to the accumulator 18. This accumulator 18
The output 19 is divided into two, one of which is output as the product-sum output data, and the other is input to the other input terminal of the adder 17. It is assumed here that the accumulator 18 has a maximum accumulation result of 40 bits, and that the accumulator 18 also has 40 bits.
【0006】また、Xレジスタ13、Yレジスタ14、
積レジスタ16及びアキュミュレータ18にはクロック
20が供給され、そのタイミングに同期してデータの取
込みや出力が行われるようになっている。Further, the X register 13, the Y register 14,
A clock 20 is supplied to the product register 16 and the accumulator 18, and data acquisition and output are performed in synchronization with the timing.
【0007】しかしながら、このような構成の積和演算
器では、乗算器15が16ビット×16ビットのものな
ので、16ビットの乗算を行う限り2の補数表示のデー
タしか取り扱うことができず、ディジタル処理において
用いられる他のデータ形式である無符号絶対値形式のデ
ータを取り扱うことができない。なぜなら、この無符号
絶対値形式のデータには、図4に示すように、b0 〜b
15までの16ビットに加えて符号ビットb16が設けら
れ、このビットを“0”とおいて乗算が行われるため、
乗算器としては17ビット×17ビットのものが必要と
なるからである。このため、従来は、2の補数形式以外
に無符号絶対値形式のデータをも取り扱う必要がある場
合には、図6に示すような積和演算器を用いていた。こ
の図で、図5と同一部分には同一の符号を付し、適宜説
明を省略する。この積和演算器には17ビット×17ビ
ットの乗算器21が備えられ、その入力側はXレジスタ
13及びYレジスタ14に接続されている。乗算器21
の出力側は33ビットの積レジスタ22を介して40ビ
ットの加算器17に接続されている。その他の構成は図
5と同様である。なお、[ ]はデータのビット幅を示
す。However, in the product-sum calculator having such a configuration, since the multiplier 15 has 16 bits × 16 bits, as long as 16-bit multiplication is performed, only data in 2's complement display can be handled, and digital multiplication is possible. Unsigned absolute value format data, which is another data format used in processing, cannot be handled. This is because, in this unsigned absolute value format data, as shown in FIG.
The sign bit b16 is provided in addition to the 16 bits up to 15, and multiplication is performed with this bit set to "0".
This is because a multiplier of 17 bits × 17 bits is required. For this reason, conventionally, when it is necessary to handle data in the unsigned absolute value format as well as the 2's complement format, the product-sum calculator as shown in FIG. 6 has been used. In this figure, the same parts as those in FIG. The product-sum calculator is provided with a 17-bit × 17-bit multiplier 21, the input side of which is connected to the X register 13 and the Y register 14. Multiplier 21
The output side of is connected to a 40-bit adder 17 via a 33-bit product register 22. Other configurations are the same as those in FIG. [] Indicates the bit width of the data.
【0008】この積和演算器では、乗算器21では17
ビット×17ビットの演算が行われ、その出力は33ビ
ット幅となる。従って、積レジスタ22は33ビットの
ものが必要となる。In this product-sum calculator, the multiplier 21 is 17
A bit × 17 bit operation is performed, and the output has a width of 33 bits. Therefore, the product register 22 needs to have 33 bits.
【0009】[0009]
【発明が解決しようとする課題】このように、従来の積
和演算器で2の補数形式のデータと無符号絶対値形式の
データの双方を取り扱うには、無符号絶対値形式のデー
タの符号ビット用に1ビット分大きい乗算器を用いる必
要があった。このため、例えば16ビットの2の補数形
式のデータを取り扱う場合であっても17ビット×17
ビットの乗算が行われることとなり、演算速度が低下す
るという問題があった。As described above, in order to handle both 2's complement format data and unsigned absolute value format data in the conventional product-sum calculator, the sign of the unsigned absolute value format data is used. It was necessary to use a multiplier that is one bit larger for the bits. Therefore, for example, even when handling 16-bit 2's complement data, 17 bits × 17
Since multiplication of bits is performed, there is a problem that the calculation speed is reduced.
【0010】従って、上記問題点を解決しなければなら
ないという課題がある。Therefore, there is a problem that the above problems must be solved.
【0011】この発明は、かかる課題を解決するために
なされたもので、2の補数形式のデータと無符号絶対値
形式のデータの双方を取り扱うことができ、しかも2の
補数形式のデータを取り扱う場合の演算速度を低下させ
ることのない積和演算器を得ることを目的とする。The present invention has been made to solve the above problems, and can handle both 2's complement format data and unsigned absolute value format data, and also handles 2's complement format data. An object of the present invention is to obtain a product-sum calculator that does not reduce the calculation speed in some cases.
【0012】[0012]
【課題を解決するための手段】この発明に係る積和演算
器は、2の補数表示形式のデータと無符号絶対値形式の
データの2通りに対応できる積和演算器であって、(i)
無符号絶対値形式データの最上位ビットに関する乗算を
行う第1の演算手段と、(ii)無符号絶対値形式データの
最上位ビット以外のビットのみに関する乗算、及び2の
補数表示形式データに対する乗算を行う第2の演算手段
と、(iii) 第1及び第2の演算手段の出力から無符号絶
対値形式データの乗算結果を求める第3の演算手段と、
(iv)第2の演算手段により2の補数表示形式データにつ
いて求められる乗算結果と第3の演算手段の出力のうち
のいずれか一方を選択する選択手段とを有するものであ
る。A product-sum calculator according to the present invention is a product-sum calculator that can handle two types of data in 2's complement display format and data in unsigned absolute value format. )
First arithmetic means for multiplying the most significant bit of unsigned absolute value format data, and (ii) Multiplication only for bits other than the most significant bit of unsigned absolute value format data, and multiplication for 2's complement display format data And (iii) third computing means for obtaining a multiplication result of unsigned absolute value format data from the outputs of the first and second computing means,
(iv) It has a selection means for selecting either one of the multiplication result obtained for the 2's complement display format data by the second calculation means and the output of the third calculation means.
【0013】[0013]
【作用】この発明に係る積和演算器では、無符号絶対値
形式データの乗算を最上位ビットに関する部分とそれ以
外のビットのみに関する部分とに分割して行うことによ
り、乗算ビット数を減らすことが可能となる。In the multiply-accumulate operator according to the present invention, the multiplication of unsigned absolute value format data is divided into a portion related to the most significant bit and a portion related to only the other bits, thereby reducing the number of multiplication bits. Is possible.
【0014】[0014]
【実施例】以下実施例について本発明を詳細に説明す
る。The present invention will be described in detail with reference to the following examples.
【0015】図1は本発明の一実施例における積和演算
器を表わしたものである。この図で、従来例(図5及び
図6)と同一部分には同一の符号を付し、適宜説明を省
略する。また、本実施例においても16ビット×16ビ
ットの乗算を行う場合について説明する。なお、図中の
データで〔 〕はビット幅を示す。FIG. 1 shows a product-sum calculator in an embodiment of the present invention. In this figure, the same parts as those in the conventional example (FIGS. 5 and 6) are designated by the same reference numerals, and the description thereof will be omitted as appropriate. Further, also in this embodiment, a case of performing 16-bit × 16-bit multiplication will be described. In the data in the figure, [] indicates the bit width.
【0016】この積和演算器で、Xレジスタ13及びY
レジスタ14の出力はそれぞれ2分岐され、16ビット
×16ビットの乗算器15と16ビットの加算器31の
各々一方の入力端子に接続されている。乗算器15は従
来例(図5)に示したものと同一のものである。乗算器
15からは31ビットのデータが出力され、積レジスタ
16に入力される。加算器31からの17ビットの出力
はレジスタ32を経て17ビットの加算器33の一方の
入力端子に入力される。この加算器33の他の入力端子
には、積レジスタ16の上位15ビットに符号拡張の2
ビット36を加えた計17ビットが入力されるようにな
っている。積レジスタ16の上位15ビットは、加算器
33の次段に接続された選択器34の一方の入力端子に
も入力される。この選択器34の他の入力端子には、加
算器33からの17ビットの出力が入力されるようにな
っている。この選択器34は、選択信号(Tc)35に
応じ、積レジスタ16の上位15ビットと加算器33の
出力(17ビット)のいずれか一方を選択して出力する
ようになっている。この選択信号35は、Xレジスタ1
3及びYレジスタ14にも入力されるようになってい
る。In this product-sum calculator, X register 13 and Y
The output of the register 14 is branched into two and connected to one input terminal of each of the 16-bit × 16-bit multiplier 15 and the 16-bit adder 31. The multiplier 15 is the same as that shown in the conventional example (FIG. 5). 31-bit data is output from the multiplier 15 and input to the product register 16. The 17-bit output from the adder 31 is input to one input terminal of the 17-bit adder 33 via the register 32. The other input terminal of the adder 33 has a sign extension of 2 in the upper 15 bits of the product register 16.
A total of 17 bits including bit 36 are input. The upper 15 bits of the product register 16 are also input to one input terminal of a selector 34 connected to the next stage of the adder 33. The 17-bit output from the adder 33 is input to the other input terminal of the selector 34. The selector 34 selects and outputs one of the upper 15 bits of the product register 16 and the output (17 bits) of the adder 33 according to the selection signal (Tc) 35. This selection signal 35 is output to the X register 1
3 and the Y register 14 are also input.
【0017】選択器34の出力は、積レジスタ16の下
位16ビットとともに加算器17の一方の入力端子に入
力される。この加算器17の他の入力端子には、次段に
接続されたアキュミュレータ18の分岐出力の一方(4
0ビット)が入力されるようになっている。その他の構
成は図5または図6と同様である。The output of the selector 34 is input to one input terminal of the adder 17 together with the lower 16 bits of the product register 16. The other input terminal of the adder 17 is connected to one of the branch outputs of the accumulator 18 connected to the next stage (4
0 bit) is input. Other configurations are the same as those in FIG. 5 or FIG.
【0018】以上のような構成の積和演算器の動作を説
明する。ここではまず、図2とともに、無符号絶対値形
式のデータについて乗算を行う場合について説明する。The operation of the product-sum calculator having the above configuration will be described. First, a case of performing multiplication on unsigned absolute value format data will be described with reference to FIG.
【0019】Xレジスタ13及びYレジスタ14には、
図2(a)、(b)に示すような16ビットのデータが
それぞれ入力される。この図で、例えばX<15:0>
は、Xレジスタ13に入力されたデータのビット0から
ビット15までを表わすものとする。このとき、これら
のレジスタは選択信号35の指示により無符号絶対値形
式のデータに対応するモードとなっている。このため、
Xレジスタ13は、入力されたデータを、最上位ビット
X<15>を“0”とおいたデータ(図2(c))と最
上位ビットX<15>以外を“0”とおいた(同図
(d))に分け、クロック20のタイミングでそれぞれ
乗算器15と加算器31に入力する。同様に、Yレジス
タ14は、入力されたデータを、最上位ビットY<15
>を“0”とおいたデータ(図2(e))と、最上位ビ
ットY<15>以外を“0”とおいたデータ(同図
(f))に分け、それぞれ乗算器15と加算器31に入
力する。すなわち、同図(g)にも示したように、この
乗算を次の(1)式のような形に展開して行う。In the X register 13 and the Y register 14,
16-bit data as shown in FIGS. 2A and 2B are input. In this figure, for example, X <15: 0>
Represents bits 0 to 15 of the data input to the X register 13. At this time, these registers are in the mode corresponding to the data in the unsigned absolute value format according to the instruction of the selection signal 35. For this reason,
The X register 13 sets the input data as data in which the most significant bit X <15> is set to “0” (FIG. 2C) and other than the most significant bit X <15> (in FIG. (D)) and input to the multiplier 15 and the adder 31 at the timing of the clock 20, respectively. Similarly, the Y register 14 converts the input data into the most significant bit Y <15.
> Is set to “0” (FIG. 2 (e)) and data other than the most significant bit Y <15> is set to “0” (FIG. 2 (f)). To enter. That is, as shown in (g) of the same figure, this multiplication is performed by expanding it into the form of the following expression (1).
【0020】 Y<14:0>・X<14:0>+Y<15>・X<15:0> +X<15>・Y<15:0>……(1) この式の第1項の演算は、上記したように、最上位ビッ
トにセットされた“0”と合わせて16ビット同士の乗
算として乗算器15により実行され、図2(h)に示す
ような31ビットのデータとして積レジスタ16に入力
される。Y <14: 0> · X <14: 0> + Y <15> · X <15: 0> + X <15> · Y <15: 0> (1) of the first term of this formula As described above, the operation is executed by the multiplier 15 as a multiplication of 16 bits together with "0" set in the most significant bit, and the product register is obtained as 31-bit data as shown in FIG. 2 (h). 16 is input.
【0021】一方、(1)式の第2項は、Y<15>が
“0”のときは“ 0”、Y<15>が“1”のときは
上位ビットがX<15:0>であるデータとなり、同図
(i)に示すような桁構成となる。また、第3項は、X
<15>が“0”のときは“0”、X<15>が“1”
のときは上位ビットがY<15:0>であるデータとな
り、同図(j)に示すような桁構成となる。従って、加
算器31では結局X<15:0>とY<15:0>との
加算が行われることとなり、その加算結果(同図
(k))は17ビットのデータとしてレジスタ32に入
力される。On the other hand, the second term of the equation (1) is "0" when Y <15> is "0", and the upper bit is X <15: 0> when Y <15> is "1". The data has a digit structure as shown in FIG. The third term is X
When <15> is "0", it is "0", and X <15> is "1".
In the case of, the upper bits are data with Y <15: 0>, and the digit configuration is as shown in FIG. Therefore, the adder 31 eventually adds X <15: 0> and Y <15: 0>, and the addition result ((k) in the figure) is input to the register 32 as 17-bit data. It
【0022】さて、積レジスタ16に格納された31ビ
ットのうち上位15ビット、すなわち(1)式の第1項
のうちの上位15ビットは、クロック20のタイミング
で読み出され、図2(m)に示すように符号拡張の2ビ
ット36が付加され、17ビットデータとなって加算器
33に入力される。一方、レジスタ32からは加算器3
1の加算結果、すなわち(1)式の第2項と第3項の加
算結果(同図(k))がクロック20のタイミングで読
み出され、加算器33に入力される。そして、加算器3
3ではこれらの加算を行い、その加算結果を選択器34
に入力する。Now, the upper 15 bits of the 31 bits stored in the product register 16, that is, the upper 15 bits of the first term of the equation (1), are read at the timing of the clock 20 and are read as shown in FIG. 2) 36 of sign extension is added as shown in), and 17-bit data is input to the adder 33. On the other hand, the adder 3 from the register 32
The addition result of 1, that is, the addition result of the second term and the third term of the equation (1) ((k) in the same figure) is read at the timing of the clock 20 and input to the adder 33. And adder 3
In 3, the addition is performed, and the addition result is selected by the selector 34.
To enter.
【0023】この場合、選択信号35の指示により無符
号絶対値形式のデータに対応するモードになっているた
め、選択器34は加算器33の加算結果をそのまま出力
し、積レジスタ16の下位16ビットとともに加算器1
7に入力する。そして、以下従来例(図5、図6)と同
様に、順次累算されることとなる。In this case, since the mode corresponding to the unsigned absolute value format data is instructed by the selection signal 35, the selector 34 outputs the addition result of the adder 33 as it is, and the lower 16 bits of the product register 16 are output. Adder 1 with bits
Type in 7. Then, in the same manner as in the conventional example (FIGS. 5 and 6), the accumulation is sequentially performed.
【0024】これに対し、2の補数形式のデータに対す
る乗算は、従来例(図5)の場合と同様である。すなわ
ち、Xレジスタ13及びYレジスタ14は、選択信号3
5の指示により、それぞれに入力された2の補数形式の
データをそのまま乗算器15に入力し、積レジスタ16
はその乗算結果を保持する。ただし、この場合には、積
レジスタ16の上位15ビットは直接選択器34に入力
され、選択信号35の指示によりそのまま出力される。
この選択器34からの出力は、積レジスタ16の下位1
6ビットとともに加算器17に入力される。すなわち、
2の補数形式のデータの場合は、積レジスタ16の内容
がそのまま加算器17に入力されることとなり、また、
演算も16ビット×16ビットの乗算となることから、
従来例(図5)とまったく同じ演算過程となる。従っ
て、その演算速度もまた従来と同様の速度を確保するこ
とができる。On the other hand, the multiplication on the data of the two's complement format is the same as in the case of the conventional example (FIG. 5). That is, the X register 13 and the Y register 14 have the selection signal 3
In accordance with the instruction of 5, the data of the two's complement format input to each is input to the multiplier 15 as it is, and the product register 16
Holds the multiplication result. However, in this case, the upper 15 bits of the product register 16 are directly input to the selector 34 and output as they are according to the instruction of the selection signal 35.
The output from the selector 34 is the lower 1 of the product register 16.
It is input to the adder 17 together with 6 bits. That is,
In the case of 2's complement format data, the contents of the product register 16 are directly input to the adder 17, and
Since the calculation is also a 16-bit × 16-bit multiplication,
The calculation process is exactly the same as in the conventional example (FIG. 5). Therefore, it is possible to secure the same calculation speed as the conventional one.
【0025】[0025]
【発明の効果】以上説明したように、本発明によれば、
無符号絶対値形式データの乗算を最上位ビットに関する
部分とそれ以外のビットのみに関する部分とに分割して
行うこととしたので、乗算ビット数を減らすことが可能
となる。従って、無符号絶対値形式のデータをも取り扱
うことに伴う2の補数形式のデータの乗算速度の低下を
回避することができるという効果がある。As described above, according to the present invention,
Since the multiplication of the unsigned absolute value format data is divided into the portion related to the most significant bit and the portion related to only the other bits, the number of multiplication bits can be reduced. Therefore, there is an effect that it is possible to avoid a decrease in the multiplication speed of the data of the two's complement format, which is caused by handling the data of the unsigned absolute value format.
【図1】本発明の一実施例における積和演算器を示すブ
ロック図である。FIG. 1 is a block diagram showing a product-sum calculator in an embodiment of the present invention.
【図2】この積和演算器の、無符号絶対値形式データに
対する演算動作を説明するための説明図である。FIG. 2 is an explanatory diagram for explaining an arithmetic operation of the product-sum calculator for unsigned absolute value format data.
【図3】2の補数形式のデータのビット構成を示す説明
図である。FIG. 3 is an explanatory diagram showing a bit configuration of 2's complement data.
【図4】無符号絶対値形式のデータのビット構成を示す
説明図である。FIG. 4 is an explanatory diagram showing a bit configuration of data in an unsigned absolute value format.
【図5】2の補数形式のデータにのみ対応し得る従来の
積和演算器を示すブロック図である。FIG. 5 is a block diagram showing a conventional product-sum calculator that can handle only data in 2's complement format.
【図6】2の補数形式のデータ及び無符号絶対値形式の
データの双方に対応し得る従来の積和演算器を示すブロ
ック図である。FIG. 6 is a block diagram showing a conventional product-sum calculator that can handle both 2's complement format data and unsigned absolute value format data.
13 Xレジスタ 14 Yレジスタ 15 乗算器(第2の演算手段) 16 積レジスタ 31 16ビットの加算器(第1の演算手段) 32 レジスタ 33 17ビットの加算器(第3の演算手段) 34 選択器(選択手段) 35 選択信号 13 X register 14 Y register 15 Multiplier (second operation means) 16 Product register 31 16-bit adder (first operation means) 32 Register 33 17-bit adder (third operation means) 34 Selector (Selection means) 35 selection signal
Claims (1)
形式のデータの2通りに対応できる積和演算器であっ
て、 無符号絶対値形式データの最上位ビットに関する乗算を
行う第1の演算手段と、 無符号絶対値形式データの最上位ビット以外のビットの
みに関する乗算、及び前記2の補数表示形式データに対
する乗算を行う第2の演算手段と、 第1及び第2の演算手段の出力から前記無符号絶対値形
式データの乗算結果を求める第3の演算手段と、 前記第2の演算手段により2の補数表示形式データにつ
いて求められる乗算結果と前記第3の演算手段の出力の
うちのいずれか一方を選択する選択手段とを具備するこ
とを特徴とする積和演算器。1. A multiply-accumulate operator capable of handling two types of data in 2's complement display format and data in unsigned absolute value format, the first summing operation performing multiplication on the most significant bit of unsigned absolute value format data. Of the unsigned absolute value format data, second multiplication means for performing multiplication only on bits other than the most significant bit of the unsigned absolute value format data, and multiplication for the 2's complement display format data, and first and second computation means. Of the output of the third arithmetic means, the third arithmetic means for obtaining the multiplication result of the unsigned absolute value format data from the output, and the multiplication result obtained for the two's complement display format data by the second arithmetic means. And a selecting means for selecting either one of the above.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3227163A JPH0566924A (en) | 1991-09-06 | 1991-09-06 | Product sum computing element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP3227163A JPH0566924A (en) | 1991-09-06 | 1991-09-06 | Product sum computing element |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0566924A true JPH0566924A (en) | 1993-03-19 |
Family
ID=16856482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP3227163A Pending JPH0566924A (en) | 1991-09-06 | 1991-09-06 | Product sum computing element |
Country Status (1)
Country | Link |
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JP (1) | JPH0566924A (en) |
-
1991
- 1991-09-06 JP JP3227163A patent/JPH0566924A/en active Pending
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