JPH0563072A - 素子分離方法 - Google Patents
素子分離方法Info
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- JPH0563072A JPH0563072A JP24477791A JP24477791A JPH0563072A JP H0563072 A JPH0563072 A JP H0563072A JP 24477791 A JP24477791 A JP 24477791A JP 24477791 A JP24477791 A JP 24477791A JP H0563072 A JPH0563072 A JP H0563072A
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Abstract
(57)【要約】
【目的】ホットキャリアの発生率が低く、拡散層の接合
容量が小さく、拡散層の接合リークも少ないので、特性
が優れており、また、素子分離領域における酸化膜の幅
を狭くすることができるので微細な半導体装置を、簡単
に製造する。 【構成】素子分離領域にＳｉＯ2 膜１２を形成し、耐酸
化膜であるＳｉＮ膜の隆起部とバーズビークとを除去す
る。露出したＳｉ基板１１に溝１８を形成し、溝１８を
ＳｉＯ2 膜１９で埋める。このため、チャネルストッパ
１３と素子活性領域の拡散層とが接しない。しかも、Ｓ
ｉ基板１１のうちで結晶欠陥の多い部分が溝１８の形成
で除去される。また、寄生トランジスタのパンチスルー
をＳｉＯ2 膜１９が防止するので、ＳｉＯ2 膜１２の幅
を狭くすることができる。また、隆起部を除去する工程
から溝１８を埋める工程までは自己整合的に行うことが
できる。
容量が小さく、拡散層の接合リークも少ないので、特性
が優れており、また、素子分離領域における酸化膜の幅
を狭くすることができるので微細な半導体装置を、簡単
に製造する。 【構成】素子分離領域にＳｉＯ2 膜１２を形成し、耐酸
化膜であるＳｉＮ膜の隆起部とバーズビークとを除去す
る。露出したＳｉ基板１１に溝１８を形成し、溝１８を
ＳｉＯ2 膜１９で埋める。このため、チャネルストッパ
１３と素子活性領域の拡散層とが接しない。しかも、Ｓ
ｉ基板１１のうちで結晶欠陥の多い部分が溝１８の形成
で除去される。また、寄生トランジスタのパンチスルー
をＳｉＯ2 膜１９が防止するので、ＳｉＯ2 膜１２の幅
を狭くすることができる。また、隆起部を除去する工程
から溝１８を埋める工程までは自己整合的に行うことが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、一つの半導体チップ上
に配置される複数の素子同士を電気的に分離するための
素子分離方法に関するものである。
に配置される複数の素子同士を電気的に分離するための
素子分離方法に関するものである。
【０００２】
【従来の技術】図１０〜１２は、素子分離方法として従
来から最も一般的に用いられているＬＯＣＯＳ法を示し
ている。この従来例では、図１０に示す様に、Ｓｉ基板
１１の素子分離領域に、Ｓｉ基板１１の表面を選択酸化
したＳｉＯ2膜１２とその下のチャネルストッパ１３と
を形成する。
来から最も一般的に用いられているＬＯＣＯＳ法を示し
ている。この従来例では、図１０に示す様に、Ｓｉ基板
１１の素子分離領域に、Ｓｉ基板１１の表面を選択酸化
したＳｉＯ2膜１２とその下のチャネルストッパ１３と
を形成する。
【０００３】
【発明が解決しようとする課題】ところが、この従来例
では、ＳｉＯ2 膜１２の形成からトランジスタ等の形成
に至るまでに、ＳｉＯ2 膜１２が何回もエッチングされ
る。この結果、図１１に示す様に、ＳｉＯ2 膜１２が後
退する。
では、ＳｉＯ2 膜１２の形成からトランジスタ等の形成
に至るまでに、ＳｉＯ2 膜１２が何回もエッチングされ
る。この結果、図１１に示す様に、ＳｉＯ2 膜１２が後
退する。
【０００４】この様にＳｉＯ2 膜１２が後退すると、図
１２に示す様に、Ｓｉ基板１１の素子活性領域に拡散層
１４を形成した場合に、この拡散層１４とチャネルスト
ッパ１３とが互いに接する。そして、チャネルストッパ
１３はＳｉ基板１１よりも不純物濃度が高いので、拡散
層１４とチャネルストッパ１３との接合部でホットキャ
リアの発生率が高い。このため、上述の従来例では、特
性の優れた半導体装置を製造することができない。
１２に示す様に、Ｓｉ基板１１の素子活性領域に拡散層
１４を形成した場合に、この拡散層１４とチャネルスト
ッパ１３とが互いに接する。そして、チャネルストッパ
１３はＳｉ基板１１よりも不純物濃度が高いので、拡散
層１４とチャネルストッパ１３との接合部でホットキャ
リアの発生率が高い。このため、上述の従来例では、特
性の優れた半導体装置を製造することができない。
【０００５】なお、拡散層１４がＭＯＳトランジスタの
ソース・ドレインであり、微細化のためにＭＯＳトラン
ジスタのゲート幅が狭くなると、拡散層１４とチャネル
ストッパ１３との接合部でホットキャリアの発生率が高
いことによる影響が顕著になって、半導体装置の特性が
更に劣化する。
ソース・ドレインであり、微細化のためにＭＯＳトラン
ジスタのゲート幅が狭くなると、拡散層１４とチャネル
ストッパ１３との接合部でホットキャリアの発生率が高
いことによる影響が顕著になって、半導体装置の特性が
更に劣化する。
【０００６】また、拡散層１４とチャネルストッパ１３
とが互いに接すると、拡散層１４の接合容量が大きくな
り、このことによっても特性の優れた半導体装置を製造
することができない。
とが互いに接すると、拡散層１４の接合容量が大きくな
り、このことによっても特性の優れた半導体装置を製造
することができない。
【０００７】また、Ｓｉ基板１１のうちでＳｉＯ2 膜１
２の端縁部つまりバーズビーク１２ａの下の部分には結
晶欠陥が多く、この結晶欠陥が拡散層１４の接合リーク
の原因になるので、このことによっても特性の優れた半
導体装置を製造することができない。
２の端縁部つまりバーズビーク１２ａの下の部分には結
晶欠陥が多く、この結晶欠陥が拡散層１４の接合リーク
の原因になるので、このことによっても特性の優れた半
導体装置を製造することができない。
【０００８】また、微細化のためにＳｉＯ2 膜１２の幅
を狭くすると、このＳｉＯ2 膜１２をゲート酸化膜とす
る寄生トランジスタがパンチスルーし易くなる。拡散層
１４のうちで電界集中が生じるのは角部であり、パンチ
スルーはＳｉ基板１１の表面よりも深い位置で生じるの
で、浅いチャネルストッパ１３ではこのパンチスルーを
防止しにくい。
を狭くすると、このＳｉＯ2 膜１２をゲート酸化膜とす
る寄生トランジスタがパンチスルーし易くなる。拡散層
１４のうちで電界集中が生じるのは角部であり、パンチ
スルーはＳｉ基板１１の表面よりも深い位置で生じるの
で、浅いチャネルストッパ１３ではこのパンチスルーを
防止しにくい。
【０００９】チャネルストッパ１３を形成する際の不純
物のイオン注入のエネルギを大きくすれば、チャネルス
トッパ１３の深さの範囲を広くすることはできる。しか
し、この場合は、図１０の工程で素子活性領域にも不純
物がイオン注入されてしまうおそれがある。
物のイオン注入のエネルギを大きくすれば、チャネルス
トッパ１３の深さの範囲を広くすることはできる。しか
し、この場合は、図１０の工程で素子活性領域にも不純
物がイオン注入されてしまうおそれがある。
【００１０】一方、Ｓｉ基板１１の不純物濃度を高くす
れば、寄生トランジスタのパンチスルーを防止すること
はできるが、上述のホットキャリアの発生による影響が
顕著になって、半導体装置の特性が更に劣化する。この
ため、上述の従来例では、ＳｉＯ2 膜１２の幅を狭くす
ることができず、微細な半導体装置を製造することがで
きない。
れば、寄生トランジスタのパンチスルーを防止すること
はできるが、上述のホットキャリアの発生による影響が
顕著になって、半導体装置の特性が更に劣化する。この
ため、上述の従来例では、ＳｉＯ2 膜１２の幅を狭くす
ることができず、微細な半導体装置を製造することがで
きない。
【００１１】
【課題を解決するための手段】本発明による素子分離方
法は、半導体基板１１のうちで素子活性領域とすべき部
分上に耐酸化膜１６を形成する工程と、前記耐酸化膜１
６をマスクにして、前記半導体基板１１内にチャネルス
トッパ１３を形成すると共に前記半導体基板１１の表面
を酸化してこの表面に酸化膜１２を形成する工程と、前
記耐酸化膜１６のうちで前記酸化膜１２上の隆起部１６
ａと前記酸化膜１２のうちで前記隆起部１６ａ下の部分
１２ａとを除去する工程と、前記半導体基板１１のうち
で前記除去によって露出した部分に溝１８を形成し、こ
の溝１８を誘電体１９で埋める工程とを有している。
法は、半導体基板１１のうちで素子活性領域とすべき部
分上に耐酸化膜１６を形成する工程と、前記耐酸化膜１
６をマスクにして、前記半導体基板１１内にチャネルス
トッパ１３を形成すると共に前記半導体基板１１の表面
を酸化してこの表面に酸化膜１２を形成する工程と、前
記耐酸化膜１６のうちで前記酸化膜１２上の隆起部１６
ａと前記酸化膜１２のうちで前記隆起部１６ａ下の部分
１２ａとを除去する工程と、前記半導体基板１１のうち
で前記除去によって露出した部分に溝１８を形成し、こ
の溝１８を誘電体１９で埋める工程とを有している。
【００１２】
【作用】本発明による素子分離方法では、耐酸化膜１６
の隆起部１６ａは酸化膜１２の端縁部１２ａつまり素子
活性領域と素子分離領域との境界部に形成され、この境
界部に溝１８を形成して、この溝１８を誘電体１９で埋
めている。このため、素子分離領域に形成したチャネル
ストッパ１３と素子活性領域に形成される拡散層とが接
しないので、ホットキャリアの発生率が低く、拡散層の
接合容量も小さい。しかも、半導体基板１１のうちで結
晶欠陥の多い部分が溝１８の形成によって除去されるの
で、拡散層の接合リークも少ない。
の隆起部１６ａは酸化膜１２の端縁部１２ａつまり素子
活性領域と素子分離領域との境界部に形成され、この境
界部に溝１８を形成して、この溝１８を誘電体１９で埋
めている。このため、素子分離領域に形成したチャネル
ストッパ１３と素子活性領域に形成される拡散層とが接
しないので、ホットキャリアの発生率が低く、拡散層の
接合容量も小さい。しかも、半導体基板１１のうちで結
晶欠陥の多い部分が溝１８の形成によって除去されるの
で、拡散層の接合リークも少ない。
【００１３】また、素子分離領域における酸化膜１２を
ゲート酸化膜とする寄生トランジスタのパンチスルーを
溝１８内の誘電体１９が防止するので、素子分離領域に
おける酸化膜１２の幅を狭くすることができる。また、
耐酸化膜１６の隆起部１６ａを除去する工程から溝１８
を誘電体１９で埋める工程までは自己整合的に行うこと
ができるので、パターニング工程は増加しない。
ゲート酸化膜とする寄生トランジスタのパンチスルーを
溝１８内の誘電体１９が防止するので、素子分離領域に
おける酸化膜１２の幅を狭くすることができる。また、
耐酸化膜１６の隆起部１６ａを除去する工程から溝１８
を誘電体１９で埋める工程までは自己整合的に行うこと
ができるので、パターニング工程は増加しない。
【００１４】
【実施例】以下、ＭＯＳトランジスタの製造に適用した
本発明の一実施例を、図１〜９を参照しながら説明す
る。
本発明の一実施例を、図１〜９を参照しながら説明す
る。
【００１５】本実施例では、図１に示す様に、まずＳｉ
基板１１の表面を酸化してパッド用のＳｉＯ2 膜１５を
形成し、このＳｉＯ2 膜１５上にＣＶＤ法でＳｉＮ膜１
６を堆積させる。
基板１１の表面を酸化してパッド用のＳｉＯ2 膜１５を
形成し、このＳｉＯ2 膜１５上にＣＶＤ法でＳｉＮ膜１
６を堆積させる。
【００１６】次に、図２に示す様に、Ｓｉ基板１１のう
ちで素子活性領域とすべき部分上にのみＳｉＮ膜１６を
残す様に、このＳｉＮ膜１６をパターニングする。そし
て、ＳｉＮ膜１６をマスクにして、Ｓｉ基板１１と同一
導電型の不純物をこのＳｉ基板１１内にイオン注入し
て、Ｓｉ基板１１よりも不純物濃度が高いチャネルスト
ッパ１３を形成する。
ちで素子活性領域とすべき部分上にのみＳｉＮ膜１６を
残す様に、このＳｉＮ膜１６をパターニングする。そし
て、ＳｉＮ膜１６をマスクにして、Ｓｉ基板１１と同一
導電型の不純物をこのＳｉ基板１１内にイオン注入し
て、Ｓｉ基板１１よりも不純物濃度が高いチャネルスト
ッパ１３を形成する。
【００１７】その後、ＳｉＮ膜１６を耐酸化膜にしてＳ
ｉ基板１１の表面を選択的に酸化して、この表面にＳｉ
Ｏ2 膜１２を形成する。この時、ＳｉＮ膜１６の端縁部
の下にもＳｉＯ2 膜１２が入り込んでバーズビーク１２
ａが形成され、ＳｉＮ膜１６のうちでバーズビーク１２
ａ上の端縁部が隆起部１６ａになる。
ｉ基板１１の表面を選択的に酸化して、この表面にＳｉ
Ｏ2 膜１２を形成する。この時、ＳｉＮ膜１６の端縁部
の下にもＳｉＯ2 膜１２が入り込んでバーズビーク１２
ａが形成され、ＳｉＮ膜１６のうちでバーズビーク１２
ａ上の端縁部が隆起部１６ａになる。
【００１８】次に、図３に示す様に、レジスト１７を塗
布して、表面を平坦化する。そして、図４に示す様に、
レジスト１７とＳｉＮ膜１６とのエッチング速度が互い
に等しい条件で、これらのレジスト１７とＳｉＮ膜１６
とをエッチバックする。このエッチバックは、ＳｉＮ膜
１６がエッチングされて発生した解離ガスを検出した時
点で停止する。
布して、表面を平坦化する。そして、図４に示す様に、
レジスト１７とＳｉＮ膜１６とのエッチング速度が互い
に等しい条件で、これらのレジスト１７とＳｉＮ膜１６
とをエッチバックする。このエッチバックは、ＳｉＮ膜
１６がエッチングされて発生した解離ガスを検出した時
点で停止する。
【００１９】次に、図５に示す様に、レジスト１７をマ
スクにしてＳｉＮ膜１６を等方性エッチングして、Ｓｉ
Ｎ膜１６のうちの隆起部１６ａを除去する。そして更
に、図６に示す様に、レジスト１７とＳｉＮ膜１６とを
マスクにしてＳｉＯ2 膜１２を異方性エッチングして、
ＳｉＮ膜１６の隆起部１６ａの下にあったＳｉＯ2 膜１
２のバーズビーク１２ａを除去する。
スクにしてＳｉＮ膜１６を等方性エッチングして、Ｓｉ
Ｎ膜１６のうちの隆起部１６ａを除去する。そして更
に、図６に示す様に、レジスト１７とＳｉＮ膜１６とを
マスクにしてＳｉＯ2 膜１２を異方性エッチングして、
ＳｉＮ膜１６の隆起部１６ａの下にあったＳｉＯ2 膜１
２のバーズビーク１２ａを除去する。
【００２０】次に、図７に示す様に、レジスト１７とＳ
ｉＮ膜１６とを剥離する。そして、ＳｉＯ2 膜１２、１
５をマスクにして、図６の工程で露出したＳｉ基板１１
を異方性エッチングして、このＳｉ基板１１に溝１８を
形成する。そして、図８に示す様に、ＴＥＯＳを原料と
するプラズマＣＶＤ法でＳｉＯ2 膜１９を全面に堆積さ
せる。
ｉＮ膜１６とを剥離する。そして、ＳｉＯ2 膜１２、１
５をマスクにして、図６の工程で露出したＳｉ基板１１
を異方性エッチングして、このＳｉ基板１１に溝１８を
形成する。そして、図８に示す様に、ＴＥＯＳを原料と
するプラズマＣＶＤ法でＳｉＯ2 膜１９を全面に堆積さ
せる。
【００２１】次に、図９に示す様に、ＳｉＯ2 膜１９を
エッチバックして、溝１８をＳｉＯ2 膜１９で埋める。
そして更に、残ったＳｉＯ2 膜１９とＳｉＯ2 膜１５と
の全面をウェットエッチングで除去する。この時、素子
分離用のＳｉＯ2 膜１２もエッチングされるが、このＳ
ｉＯ2 膜１２は膜厚が厚いので支障はない。
エッチバックして、溝１８をＳｉＯ2 膜１９で埋める。
そして更に、残ったＳｉＯ2 膜１９とＳｉＯ2 膜１５と
の全面をウェットエッチングで除去する。この時、素子
分離用のＳｉＯ2 膜１２もエッチングされるが、このＳ
ｉＯ2 膜１２は膜厚が厚いので支障はない。
【００２２】Ｓｉ基板１１のうちで上述のウェットエッ
チングで露出した部分が素子活性領域であるので、その
後、この素子活性領域の表面を酸化して、ＭＯＳトラン
ジスタのゲート酸化膜になるＳｉＯ2 膜（図示せず）を
形成する。
チングで露出した部分が素子活性領域であるので、その
後、この素子活性領域の表面を酸化して、ＭＯＳトラン
ジスタのゲート酸化膜になるＳｉＯ2 膜（図示せず）を
形成する。
【００２３】そして、ＭＯＳトランジスタのゲート電極
（図示せず）をゲート酸化膜等の上に形成し、ソース・
ドレインになる拡散層（図示せず）を素子活性領域に形
成して、ＭＯＳトランジスタを完成させる。
（図示せず）をゲート酸化膜等の上に形成し、ソース・
ドレインになる拡散層（図示せず）を素子活性領域に形
成して、ＭＯＳトランジスタを完成させる。
【００２４】
【発明の効果】本発明による素子分離方法では、ホット
キャリアの発生率が低く、拡散層の接合容量が小さく、
拡散層の接合リークも少ないので、特性の優れた半導体
装置を製造することができる。また、素子分離領域にお
ける酸化膜の幅を狭くすることができるので、微細な半
導体装置を製造することができる。しかも、パターニン
グ工程は増加しないので、上述の様な半導体装置を簡単
に製造することができる。
キャリアの発生率が低く、拡散層の接合容量が小さく、
拡散層の接合リークも少ないので、特性の優れた半導体
装置を製造することができる。また、素子分離領域にお
ける酸化膜の幅を狭くすることができるので、微細な半
導体装置を製造することができる。しかも、パターニン
グ工程は増加しないので、上述の様な半導体装置を簡単
に製造することができる。
【図１】本発明の一実施例の最初の工程を示す側断面図
である。
である。
【図２】図１に続く工程を示す側断面図である。
【図３】図２に続く工程を示す側断面図である。
【図４】図３に続く工程を示す側断面図である。
【図５】図４に続く工程を示す側断面図である。
【図６】図５に続く工程を示す側断面図である。
【図７】図６に続く工程を示す側断面図である。
【図８】図７に続く工程を示す側断面図である。
【図９】図８に続く工程を示す側断面図である。
【図１０】本発明の一従来例の最初の工程を示す側断面
図である。
図である。
【図１１】図１０に続く工程を示す側断面図である。
【図１２】図１１に続く工程を示す側断面図である。
１１ Ｓｉ基板 １２ ＳｉＯ2 膜 １２ａ バーズビーク １３ チャネルストッパ １６ ＳｉＮ膜 １６ａ 隆起部 １８ 溝 １９ ＳｉＯ2 膜
Claims (1)
- 【請求項１】半導体基板のうちで素子活性領域とすべき
部分上に耐酸化膜を形成する工程と、 前記耐酸化膜をマスクにして、前記半導体基板内にチャ
ネルストッパを形成すると共に前記半導体基板の表面を
酸化してこの表面に酸化膜を形成する工程と、 前記耐酸化膜のうちで前記酸化膜上の隆起部と前記酸化
膜のうちで前記隆起部下の部分とを除去する工程と、 前記半導体基板のうちで前記除去によって露出した部分
に溝を形成し、この溝を誘電体で埋める工程とを有する
素子分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24477791A JP3146554B2 (ja) | 1991-08-30 | 1991-08-30 | 素子分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24477791A JP3146554B2 (ja) | 1991-08-30 | 1991-08-30 | 素子分離方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563072A true JPH0563072A (ja) | 1993-03-12 |
| JP3146554B2 JP3146554B2 (ja) | 2001-03-19 |
Family
ID=17123767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24477791A Expired - Fee Related JP3146554B2 (ja) | 1991-08-30 | 1991-08-30 | 素子分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3146554B2 (ja) |
-
1991
- 1991-08-30 JP JP24477791A patent/JP3146554B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3146554B2 (ja) | 2001-03-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |