JPH0561810A - 割り込み制御回路 - Google Patents
割り込み制御回路Info
- Publication number
- JPH0561810A JPH0561810A JP22552091A JP22552091A JPH0561810A JP H0561810 A JPH0561810 A JP H0561810A JP 22552091 A JP22552091 A JP 22552091A JP 22552091 A JP22552091 A JP 22552091A JP H0561810 A JPH0561810 A JP H0561810A
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- Japan
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- interrupt
- flip
- cpu
- interruption
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Abstract
(57)【要約】
【目的】複数の割り込み信号を、それより割り込み端子
の少ないＣＰＵに対し入力しても、割り込みの入った順
番どうりに割り込み処理を行う。 【構成】 ２つの割り込み入力ＩＮＴ０、ＩＮＴ１
はＯＲ回路２１により一つに束ねられ、ワンショットマ
ルチバイブレータ２２によりＣＰＵが認識できる幅のパ
ルスに引き延ばされ、ＣＰＵ３０の割り込み端子に入力
される。またこれらの割り込み信号はレジスタであるフ
リップフロップ３，４に記憶され、ＮＡＮＤゲート７，
８の制御により、割り込みの発生場所を示すフラグレジ
スタであるフリップフロップ６，５がそれぞれセットさ
れていないときだけ、その情報をそれぞれフリップフロ
ップ３，４から５，６に書き込む。一方、割り込み判別
情報を受け取ったＣＰＵ３０が出力するビットリセット
信号はＮＡＮＤゲート９，１０により制御され、現在セ
ットされているフリッブフロップのみをリセットする。
の少ないＣＰＵに対し入力しても、割り込みの入った順
番どうりに割り込み処理を行う。 【構成】 ２つの割り込み入力ＩＮＴ０、ＩＮＴ１
はＯＲ回路２１により一つに束ねられ、ワンショットマ
ルチバイブレータ２２によりＣＰＵが認識できる幅のパ
ルスに引き延ばされ、ＣＰＵ３０の割り込み端子に入力
される。またこれらの割り込み信号はレジスタであるフ
リップフロップ３，４に記憶され、ＮＡＮＤゲート７，
８の制御により、割り込みの発生場所を示すフラグレジ
スタであるフリップフロップ６，５がそれぞれセットさ
れていないときだけ、その情報をそれぞれフリップフロ
ップ３，４から５，６に書き込む。一方、割り込み判別
情報を受け取ったＣＰＵ３０が出力するビットリセット
信号はＮＡＮＤゲート９，１０により制御され、現在セ
ットされているフリッブフロップのみをリセットする。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵの割り込み制御回
路に関し、特にＣＰＵの割り込み入力端子数が外部から
の割り込み信号数より少ない場合に、複数個の割り込み
信号が存在しても確実に割り込みを行う割り込み制御回
路に関する。
路に関し、特にＣＰＵの割り込み入力端子数が外部から
の割り込み信号数より少ない場合に、複数個の割り込み
信号が存在しても確実に割り込みを行う割り込み制御回
路に関する。
【０００２】
【従来の技術】従来のＣＰＵへの割り込み制御信号回路
は、図２のように、１つの割り込み入力端子ＩＮＴを持
つＣＰＵ３０に対しＩＮＴ０、ＩＮＴ１といった２系統
の割り込みが存在する場合がある。ＩＮＴ０、ＩＮＴ１
がハイパルスであるとすると、まず、ＯＲ回路２１によ
り２系統の割り込み信号を１本の信号にまとめる。同時
にフリップフロップ２３，２４にどちらの割り込みが発
生したかという情報の割り込みフラグを記憶させる。Ｏ
Ｒ回路２１の出力であるハイパルスは通常パルス幅が狭
く、ＣＰＵ３０が認識するには十分でないので、ワンシ
ョットマルチバイブレーダ２２で適当なパルス幅に引き
延ばした後に、ＣＰＵ３０の割り込み入力端子ＩＮＴに
入力する。割り込みを受け取ったＣＰＵ３０は、次にそ
の割り込み信号がどこで発生したものがを知るために、
割り込みフラグを見に行く。割り込みフラグはフリップ
フロップ２３，２４のいずれかに記憶されているが、Ｃ
ＰＵ３０はアドレスバス及びコントロール信号の値をデ
コーダ２９でデコードした結果、スリーステートバッフ
ァ２５，２６を選択し、それを介してデータバスに出力
された値を読みとる。ＣＰＵ３０はフラグを読みとる
と、フラグで決定される割り込み処理に移るがその際
に、スリーステートバッファ２７，２８のうち現在行わ
れている割り込み処理に対応するものを選択し、それを
介して割り込みフラグのリセット信号を対応するフリッ
プフロップ２３又は２４に出力し、リセットする。この
ような手順により割り込み制御処理が一巡したことにな
る。
は、図２のように、１つの割り込み入力端子ＩＮＴを持
つＣＰＵ３０に対しＩＮＴ０、ＩＮＴ１といった２系統
の割り込みが存在する場合がある。ＩＮＴ０、ＩＮＴ１
がハイパルスであるとすると、まず、ＯＲ回路２１によ
り２系統の割り込み信号を１本の信号にまとめる。同時
にフリップフロップ２３，２４にどちらの割り込みが発
生したかという情報の割り込みフラグを記憶させる。Ｏ
Ｒ回路２１の出力であるハイパルスは通常パルス幅が狭
く、ＣＰＵ３０が認識するには十分でないので、ワンシ
ョットマルチバイブレーダ２２で適当なパルス幅に引き
延ばした後に、ＣＰＵ３０の割り込み入力端子ＩＮＴに
入力する。割り込みを受け取ったＣＰＵ３０は、次にそ
の割り込み信号がどこで発生したものがを知るために、
割り込みフラグを見に行く。割り込みフラグはフリップ
フロップ２３，２４のいずれかに記憶されているが、Ｃ
ＰＵ３０はアドレスバス及びコントロール信号の値をデ
コーダ２９でデコードした結果、スリーステートバッフ
ァ２５，２６を選択し、それを介してデータバスに出力
された値を読みとる。ＣＰＵ３０はフラグを読みとる
と、フラグで決定される割り込み処理に移るがその際
に、スリーステートバッファ２７，２８のうち現在行わ
れている割り込み処理に対応するものを選択し、それを
介して割り込みフラグのリセット信号を対応するフリッ
プフロップ２３又は２４に出力し、リセットする。この
ような手順により割り込み制御処理が一巡したことにな
る。
【０００３】
【発明が解決しようとする課題】上述した従来の割り込
み制御回路では、第１の課題として２種類の割り込み信
号の発生する時間差が、１つめの割り込み信号が発生し
てからフラグを読みに来るまでにかかる時間よりも短け
れば、ＣＰＵがフラグを読みに来たときには、同時に２
つのフラグが立っていることになり、どちらの割り込み
処理を実行すべきか区別がつかなくなってしまう。第２
の課題として割り込みの確認された割り込み入力に対応
する割り込みフラグをリセットするために、従来例では
データバス上に割り込みの種類と同数ビットのリセット
信号を使用しているが、割り込みの種類が増した場合
に、データバスの使用領域が大きくなり不経済である。
第１の課題は、行われるべき割り込み処理が確実に行わ
れない可能性を引き起こし、システムの信頼性を著しく
損なう欠点がある。第２の課題は、データバスの領域を
無駄に使用しているという欠点があった。
み制御回路では、第１の課題として２種類の割り込み信
号の発生する時間差が、１つめの割り込み信号が発生し
てからフラグを読みに来るまでにかかる時間よりも短け
れば、ＣＰＵがフラグを読みに来たときには、同時に２
つのフラグが立っていることになり、どちらの割り込み
処理を実行すべきか区別がつかなくなってしまう。第２
の課題として割り込みの確認された割り込み入力に対応
する割り込みフラグをリセットするために、従来例では
データバス上に割り込みの種類と同数ビットのリセット
信号を使用しているが、割り込みの種類が増した場合
に、データバスの使用領域が大きくなり不経済である。
第１の課題は、行われるべき割り込み処理が確実に行わ
れない可能性を引き起こし、システムの信頼性を著しく
損なう欠点がある。第２の課題は、データバスの領域を
無駄に使用しているという欠点があった。
【０００４】
【課題を解決するための手段】本発明の割り込み制御回
路は入力する複数の割り込み信号数より少ない割り込み
入力数しか持たないＣＰＵに対して入力する際にそれら
の割り込み信号の収集及び優先順位付けを制御する割り
込みにおいて、前記複数の割り込み信号を１つに束ねる
ためのＯＲ回路と、どの割り込み信号が発生したのかを
ＣＰＵに知らせるための情報を畜えておく第１の記憶手
段と、連続して発生した割り込み信号のうち２番目以降
に発生した割り込み信号の発生した順番を蓄えておく第
２の記憶手段と、第１の記憶手段から第２の記憶手段へ
割り込み情報を伝えるか否かの順番制御を行う選択手段
と、前記第１および第２の記憶手段に蓄えられた割り込
み情報のリセットをＣＰＵからのデータバス上のビット
のみを使用して行う制御手段を備えている。
路は入力する複数の割り込み信号数より少ない割り込み
入力数しか持たないＣＰＵに対して入力する際にそれら
の割り込み信号の収集及び優先順位付けを制御する割り
込みにおいて、前記複数の割り込み信号を１つに束ねる
ためのＯＲ回路と、どの割り込み信号が発生したのかを
ＣＰＵに知らせるための情報を畜えておく第１の記憶手
段と、連続して発生した割り込み信号のうち２番目以降
に発生した割り込み信号の発生した順番を蓄えておく第
２の記憶手段と、第１の記憶手段から第２の記憶手段へ
割り込み情報を伝えるか否かの順番制御を行う選択手段
と、前記第１および第２の記憶手段に蓄えられた割り込
み情報のリセットをＣＰＵからのデータバス上のビット
のみを使用して行う制御手段を備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図である。図１の実
施例も割り込み信号が２系統ある場合の回路構成図であ
る。図１において、２１は２系統の割り込み信号ＩＮＴ
０、ＩＮＴ１を１本の信号線に束ねるためのＯＲ回路で
あり、２２はＯＲ回路２１で出力されたハイパルス状の
割り込み信号をＣＰＵ３０が確認するのに十分な長さの
パルスに引き延ばすためのワンショットマルチバイブレ
ータである。フリフロップ３，４は発生した割り込み信
号を記憶しておくためのレジスタである。またフリフロ
ップ５，６は割り込みの順番を示すフラグレジスタであ
り、その出力はデコーダ２９により制御されるスリース
テートバッファ２Ａ，２Ｂを介しＣＰＵ３０に入力され
る。ＮＡＮＤゲート７，８はそれぞれフリップフロップ
５，６をセットするためのものであり、それぞれフリッ
プフロップ３，６及び４，５により制御される。ＮＡＮ
Ｄゲート９，１０はそれぞれフリップフロップ３，５及
び４，６をリセットするためのものであり、デコーダ２
９により制御されるスリーステートバッファ１の出力で
あるリセット信号とフリップフロップ５，６の出力によ
り制御される。
る。図１は本発明の一実施例の回路図である。図１の実
施例も割り込み信号が２系統ある場合の回路構成図であ
る。図１において、２１は２系統の割り込み信号ＩＮＴ
０、ＩＮＴ１を１本の信号線に束ねるためのＯＲ回路で
あり、２２はＯＲ回路２１で出力されたハイパルス状の
割り込み信号をＣＰＵ３０が確認するのに十分な長さの
パルスに引き延ばすためのワンショットマルチバイブレ
ータである。フリフロップ３，４は発生した割り込み信
号を記憶しておくためのレジスタである。またフリフロ
ップ５，６は割り込みの順番を示すフラグレジスタであ
り、その出力はデコーダ２９により制御されるスリース
テートバッファ２Ａ，２Ｂを介しＣＰＵ３０に入力され
る。ＮＡＮＤゲート７，８はそれぞれフリップフロップ
５，６をセットするためのものであり、それぞれフリッ
プフロップ３，６及び４，５により制御される。ＮＡＮ
Ｄゲート９，１０はそれぞれフリップフロップ３，５及
び４，６をリセットするためのものであり、デコーダ２
９により制御されるスリーステートバッファ１の出力で
あるリセット信号とフリップフロップ５，６の出力によ
り制御される。
【０００６】次に、本実施例の動作について説明する。
まず割り込み端子ＩＴＮ０に、続いて割り込み端子ＩＮ
Ｔ１にそれぞれハイパルス状の割り込み信号が短い時間
差で入ったとする。ＯＲ回路２１で２つの割り込み信号
は１つに束ねられ、その出力はワンショットマルチバイ
ブレーダ２２によりＣＰＵ３０が認識できる時間幅に広
げられ、ＣＰＵ３０の割り込み端子ＩＮＴに入力され
る。一方、ＩＮＴ０、ＩＮＴ１はフリップフロップ３、
４にも入力される。フリップフロップ３，４，５，６は
初期状態でリセットされている。まずＩＮＴ０がフリッ
プフロップ３のＣＬＫ端子に入力され、Ｑは”ＨＩＧ
Ｈ”にリセットされる。これによりＮＡＮＤゲート７は
アクティブになり”ＬＯＷ”を出力してフリップフロッ
プ５をセットする。次にＩＮＴ１がフリップフロップ４
のＣＬＫ端子に入力され、Ｑは”ＨＩＧＨ”にセットさ
れる。しかし、フリップフロップ５はセット状態である
のでバーＱは”ＬＯＷ”であり、従ってＮＡＮＤゲート
８はアクティブにならず、フリップフロップ６はセット
されない。割り込み端子から最初の割り込み信号を受け
取ったＣＰＵ３０はデコーダ２９により制御されるスリ
ーステートバッファ２Ａ，２Ｂを介し、フラグレジスタ
であるフリップフロップ５，６の値を読みにくるが、そ
れらのうちフリップフリップフロップ５だけがセットさ
れているので、ＣＰＵ３０はＩＮＴ０が入った事を認識
する。続いてＣＰＵ３０はデコーダ２９により制御され
るスリーステートバッファ１を介しハイパルス状の１ビ
ットのリセット信号をＮＡＮＤゲート９，１０に与え
る。その際、もう一方のＮＡＮＤゲート９，１０の入力
端子はそれぞれフリップフロップ５，６のＱに接続され
ているが、それらのフリップフロップのうちセットされ
ているのはフリップフロップ５だけであり、従ってＮＡ
ＮＤゲート９，１０のうちアクティブになり”ＬＯＷ”
を出力するのはＮＡＮＤゲート９だけである。このよう
にしてフリップフロップ３，５だけがリセットされる。
フリップフロップ５がリセットされる事によりバーＱ
が”ＨＩＧＨ”になるので、ＮＡＮＤゲート８はアクテ
ィブになり、フリップフロップ６をセットする。その
後、同様な手順でＣＰＵ３０ＩＮＴ１が入った事を認識
する。
まず割り込み端子ＩＴＮ０に、続いて割り込み端子ＩＮ
Ｔ１にそれぞれハイパルス状の割り込み信号が短い時間
差で入ったとする。ＯＲ回路２１で２つの割り込み信号
は１つに束ねられ、その出力はワンショットマルチバイ
ブレーダ２２によりＣＰＵ３０が認識できる時間幅に広
げられ、ＣＰＵ３０の割り込み端子ＩＮＴに入力され
る。一方、ＩＮＴ０、ＩＮＴ１はフリップフロップ３、
４にも入力される。フリップフロップ３，４，５，６は
初期状態でリセットされている。まずＩＮＴ０がフリッ
プフロップ３のＣＬＫ端子に入力され、Ｑは”ＨＩＧ
Ｈ”にリセットされる。これによりＮＡＮＤゲート７は
アクティブになり”ＬＯＷ”を出力してフリップフロッ
プ５をセットする。次にＩＮＴ１がフリップフロップ４
のＣＬＫ端子に入力され、Ｑは”ＨＩＧＨ”にセットさ
れる。しかし、フリップフロップ５はセット状態である
のでバーＱは”ＬＯＷ”であり、従ってＮＡＮＤゲート
８はアクティブにならず、フリップフロップ６はセット
されない。割り込み端子から最初の割り込み信号を受け
取ったＣＰＵ３０はデコーダ２９により制御されるスリ
ーステートバッファ２Ａ，２Ｂを介し、フラグレジスタ
であるフリップフロップ５，６の値を読みにくるが、そ
れらのうちフリップフリップフロップ５だけがセットさ
れているので、ＣＰＵ３０はＩＮＴ０が入った事を認識
する。続いてＣＰＵ３０はデコーダ２９により制御され
るスリーステートバッファ１を介しハイパルス状の１ビ
ットのリセット信号をＮＡＮＤゲート９，１０に与え
る。その際、もう一方のＮＡＮＤゲート９，１０の入力
端子はそれぞれフリップフロップ５，６のＱに接続され
ているが、それらのフリップフロップのうちセットされ
ているのはフリップフロップ５だけであり、従ってＮＡ
ＮＤゲート９，１０のうちアクティブになり”ＬＯＷ”
を出力するのはＮＡＮＤゲート９だけである。このよう
にしてフリップフロップ３，５だけがリセットされる。
フリップフロップ５がリセットされる事によりバーＱ
が”ＨＩＧＨ”になるので、ＮＡＮＤゲート８はアクテ
ィブになり、フリップフロップ６をセットする。その
後、同様な手順でＣＰＵ３０ＩＮＴ１が入った事を認識
する。
【０００７】
【発明の効果】以上説明したように、本発明によれば、
割り込み端子を単数しか持たないＣＰＵにおいて、複数
の割り込み信号が連続的に発生するような場合でも、簡
単な論理回路を付加することにより、割り込み処理を発
生した順番どうり次々に処理していくことができる。し
たがって割り込みの発生する間隔に対する制限を取り除
くと共に、データバスの使用ビット数も減少するという
効果を有する。
割り込み端子を単数しか持たないＣＰＵにおいて、複数
の割り込み信号が連続的に発生するような場合でも、簡
単な論理回路を付加することにより、割り込み処理を発
生した順番どうり次々に処理していくことができる。し
たがって割り込みの発生する間隔に対する制限を取り除
くと共に、データバスの使用ビット数も減少するという
効果を有する。
【図１】本発明の一実施例の回路図である。
【図２】従来の割り込み制御回路の回路図である。
１，２Ａ，２Ｂ ３ステートバッファ ３〜６ フリップフロップ ７〜１０ ＮＡＮＤゲート ２１ ＯＲ回路 ２２ ワンショットマルチバイブレータ ２９ アドレスデコーダ ３０ ＣＰＵ
Claims (2)
- 【請求項１】 入力する複数の割り込み信号数より少な
い割り込み入力数しか持たないＣＰＵに対して入力する
際にそれらの割り込み信号の収集及び優先順位付けを制
御する割り込み制御回路において、前記複数の割り込み
信号を１つに束ねるためのＯＲ回路と、どの割り込み信
号が発生したのかをＣＰＵに知らせるための情報を畜え
ておく第１の記憶手段と、連続して発生した割り込み信
号のうち２番目以降に発生した割り込み信号の発生した
順番を蓄えておく第２の記憶手段と、第１の記憶手段か
ら第２の記憶手段へ割り込み情報を伝えるか否かの順番
制御を行う選択手段と、前記第１および第２の記憶手段
に蓄えられた割り込み情報のリセットをＣＰＵからのデ
ータバス上の１ビットのみを使用して行う制御手段を備
えていることを特徴とする割り込み制御回路。 - 【請求項２】 前記第１および第２の記憶手段がそれぞ
れフリップフロップＡ，ＢおよびフリップフロップＣ，
Ｄで構成され、前記フリップフロップＡと前記フリップ
フロップＣとを接続する前記選択手段の構成素子である
第１のＮＡＮＤゲートと、前記フリップフロップＢと前
記フリップフロップＤとを接続する前記選択手段の構成
素子である第２のＮＡＮＤゲートとを有し、前記フリッ
プフロップＣ，ＤのバーＱ端子がそれぞれ第２および第
１のＮＡＮＤゲートの入力に接続されていることを特徴
とする請求項１記載の割り込み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22552091A JP2730342B2 (ja) | 1991-09-05 | 1991-09-05 | 割り込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22552091A JP2730342B2 (ja) | 1991-09-05 | 1991-09-05 | 割り込み制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0561810A true JPH0561810A (ja) | 1993-03-12 |
| JP2730342B2 JP2730342B2 (ja) | 1998-03-25 |
Family
ID=16830599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22552091A Expired - Fee Related JP2730342B2 (ja) | 1991-09-05 | 1991-09-05 | 割り込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2730342B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323184B1 (ko) * | 1999-12-28 | 2002-02-04 | 송재인 | 인터럽트발생회로 |
| JP2010521686A (ja) * | 2007-03-22 | 2010-06-24 | エレンベルガー ウント ペンスゲン ゲゼルシャフト ミット ベシュレンクテル ハフツング | 急速な電流変化の評価方法および装置 |
-
1991
- 1991-09-05 JP JP22552091A patent/JP2730342B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323184B1 (ko) * | 1999-12-28 | 2002-02-04 | 송재인 | 인터럽트발생회로 |
| JP2010521686A (ja) * | 2007-03-22 | 2010-06-24 | エレンベルガー ウント ペンスゲン ゲゼルシャフト ミット ベシュレンクテル ハフツング | 急速な電流変化の評価方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2730342B2 (ja) | 1998-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971118 |
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