JPH0561572A - External power source instantaneous interruption processing device for digital computer - Google Patents

External power source instantaneous interruption processing device for digital computer

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JPH0561572A
JPH0561572A JP3223833A JP22383391A JPH0561572A JP H0561572 A JPH0561572 A JP H0561572A JP 3223833 A JP3223833 A JP 3223833A JP 22383391 A JP22383391 A JP 22383391A JP H0561572 A JPH0561572 A JP H0561572A
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cpu
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power source
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勝 宮崎
Yuji Ochi
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Abstract

PURPOSE:To provide the external power source instantaneous interruption processing device which restarts a processing from data before instantaneous interruption even when an external power source is instantaneously interrupted. CONSTITUTION:A ROM, RAM and power source instantaneous interruptor flag register C are connected to the CPU of the external power source instantaneous interruption processing device. A power supply holding circuit A is connected to the RAM, a power source instantaneous interruption judging circuit B is connected to the power source instantaneous interruption flag register C, and an input voltage monitor circuit D is provided. A voltage transformer E and an inside voltage monitor circuit F are connected to the input voltage monitor circuit, and a power down interrupting signal G is transmitted to the CPU. Since the inside voltage monitor circuit transmits a power on reset signal H to the CPU, the contents of data before the instantaneous interruption written in the RAM are held even when the external power source J is instantaneously interrupted and when the power source is turned on again, it is judged whether the power source is turned on by the instantaneous interruption or not. When it is caused by the instantaneous interruption, the processing is restarted from the data before the instantaneous interruption.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、ディジタル・コンピ
ュータの外部電源瞬断対処装置に関し、コンピュータの
外部電源が瞬断しても瞬断前にRAMに書き込まれたデ
ータが破壊されることはなく保持され、電源再投入時は
当該投入が瞬断後の再投入であるのか否かを判断し、瞬
断によるものと判断された場合は瞬断前のデータから処
理を再開するディジタル・コンピュータの外部電源瞬断
対処装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device for dealing with a momentary interruption of an external power source of a digital computer, and even if the external power source of a computer is momentarily interrupted, data written in a RAM before the momentary interruption is not destroyed. When the power is turned on again, it is judged whether or not the power is turned on again after a momentary interruption, and if it is judged that it is due to a momentary interruption, the processing is restarted from the data before the momentary interruption. External power supply interruption countermeasure device.

【0002】[0002]

【従来の技術】ディジタル・コンピュータ(CPU)の
外部電源瞬断対処装置の従来例を図3を参照して説明す
る。CPUは電圧変換器および内部電圧モニタを介して
外部電源に接続し、内部電圧モニタからCPUに対して
CPUパワー・ダウン割り込み信号およびCPUパワー
・オン・リセット信号を送り込むよう構成されている。
CPUは、更にCPUバスを介してROMおよびRAM
に接続している。RAMには電源保持回路が具備されて
いる。ここで、外部電源が投入されて、パワー・オン・
リセットの手順の内でRAMの或る特定のアドレスに予
め決められたROM上の特定のデータを書いておき、電
源が瞬断されて再び供給された後、この特定のデータが
破壊されていない(或いはこの特定のデータの内容が変
更されていない)ことで電源瞬断か否かを判定してい
る。このプログラムは図4に示されている通りである。
この従来例は、CPUに対して外部電源が瞬断した際に
内部電圧モニタ回路によりこれを検出してパワー・ダウ
ン割り込み信号を送り込むよう構成されているので、結
局、外部電源が規定電圧以下であることを内部電圧モニ
タが検出した時はCPUは既に正常な規定電圧が供給さ
れていない状態にある。従って、CPUはこの時は正常
な実行状態を維持し得なくなっているために暴走し、R
AMのデータを破壊するという問題があった。また、R
AMに設定されているアドレスのデータ(数種類ある)
のみをチェックしたところで、RAMのデータすべてが
電源瞬断前と同じであるという保証が得られたわけでは
なく、場合によっては、電源瞬断を判定するためのアド
レスのデータが正しくとも、その他のデータが電源瞬断
前とは相違するという問題もあった。
2. Description of the Related Art A conventional example of a device for coping with an instantaneous interruption of an external power source of a digital computer (CPU) will be described with reference to FIG. The CPU is connected to an external power supply via a voltage converter and an internal voltage monitor, and is configured to send a CPU power down interrupt signal and a CPU power on reset signal from the internal voltage monitor to the CPU.
The CPU further includes a ROM and a RAM via the CPU bus.
Connected to. The RAM has a power supply holding circuit. At this point, the external power is turned on and the power is turned on.
In the reset procedure, specific data on a predetermined ROM is written to a specific address of RAM, and after the power is momentarily cut off and supplied again, this specific data is not destroyed. (Or the content of this specific data is not changed) to determine whether or not there is a power interruption. This program is as shown in FIG.
In this conventional example, when the external power supply to the CPU is momentarily cut off, the internal voltage monitor circuit detects it and sends a power down interrupt signal. When it is detected by the internal voltage monitor, the CPU is not already supplied with the normal specified voltage. Therefore, at this time, the CPU runs out of control because it cannot maintain the normal execution state.
There was a problem of destroying AM data. Also, R
Address data set in AM (there are several types)
Only by checking only, it is not guaranteed that all the data in RAM is the same as before the power interruption, and in some cases, even if the address data for determining the power interruption is correct, other data However, there was a problem that it was different from that before the power interruption.

【0003】上述された従来例の場合、電源が瞬断し、
再び電源供給開始される迄の間、保持電源回路によりR
AMに格納されているデータの内容を保持していても、
CPUの暴走によりRAMのデータを破壊してしまい、
或いはRAMの一部のデータをチェックしてこれらのデ
ータが瞬断前と同一であるということのみで、瞬断であ
るか否かを判断することはできないものである。
In the case of the conventional example described above, the power supply is momentarily cut off,
Until the power is supplied again, the R
Even if the contents of the data stored in AM are retained,
RAM data is destroyed due to CPU runaway,
Alternatively, it is impossible to determine whether or not there is an instantaneous interruption only by checking a part of the data in the RAM and confirming that these data are the same as before the instantaneous interruption.

【0004】[0004]

【発明が解決しようとする課題】この発明は、外部電源
が瞬断してもRAMに書き込まれた瞬断前のデータの内
容を破壊すことなく保持し、再び電源が投入されれば当
該電源投入が瞬断によるものか否かを正確に判断し、瞬
断であれば瞬断前のデータから処理を再開するようにし
たディジタル・コンピュータの外部電源瞬断対処装置を
提供しようとするものである。
SUMMARY OF THE INVENTION According to the present invention, even if the external power supply is interrupted, the contents of the data written in the RAM before the interruption is retained without being destroyed, and when the power is turned on again, the power supply concerned is retained. It is intended to provide an external power interruption protection device for a digital computer that accurately determines whether the input is due to an instantaneous interruption, and if it is an interruption, restarts the processing from the data before the interruption. is there.

【0005】[0005]

【課題を解決するための手段】ディジタル・コンピュー
タCPUの外部電源瞬断対処装置において、CPUを具
備し、CPUにはROM、RAMおよび電源瞬断フラグ
・レジスタが接続され、RAMには電源保持回路が接続
され、電源瞬断フラグ・レジスタには電源瞬断判定回路
が接続されており、入力電圧モニタ回路を具備し、入力
電圧モニタ回路はCPUに対してCPUパワー・ダウン
割り込み信号を送り込み、入力電圧モニタ回路には電圧
変換器が接続されると共に電圧変換器には内部電圧モニ
タ回路が接続されており、内部電圧モニタ回路はCPU
に対してCPUパワー・オン・リセット信号を送り込む
ことにより、外部電源が瞬断してもRAMに書き込まれ
た瞬断前のデータの内容を破壊すことなく保持し、再び
電源が投入されれば当該電源投入が瞬断によるものか否
かを正確に判断し、瞬断であれば瞬断前のデータから処
理を再開するようにした。
An external power supply interruption countermeasure device for a digital computer CPU is provided with a CPU, and a CPU is connected to a ROM, a RAM and a power interruption flag register, and the RAM is provided with a power supply holding circuit. Is connected, and a power interruption detection circuit is connected to the power interruption flag register, and it is equipped with an input voltage monitor circuit. The input voltage monitor circuit sends a CPU power down interrupt signal to the CPU A voltage converter is connected to the voltage monitor circuit and an internal voltage monitor circuit is connected to the voltage converter. The internal voltage monitor circuit is a CPU.
By sending a CPU power-on-reset signal to the CPU, even if the external power supply is interrupted, the contents of the data written in the RAM before the interruption is retained without being destroyed, and the power is turned on again. Whether or not the power-on is due to a momentary interruption is accurately determined, and if it is a momentary interruption, the processing is restarted from the data before the momentary interruption.

【0006】[0006]

【実施例】この発明の実施例を図1、2、5および6を
参照して説明する。外部電源は先ず入力電圧モニタ回路
に接続している。この入力電圧モニタ回路はCPUに接
続してこれにCPUパワー・ダウン割り込み信号を送り
込むと共に、電圧変換器にも接続している。電圧変換器
は、次いで内部電圧モニタ回路に接続し、内部電圧モニ
タ回路は更にCPUに接続してこれにCPUパワー・オ
ン・リセット信号を送り込むよう構成されている。CP
Uには、またCPUバスを介してROMおよびRAMが
接続しており、RAMには電源保持回路が具備されてい
る。CPUには、更に電源瞬断フラグ・レジスタが接続
されており、このレジスタには電源瞬断判定回路が接続
している。
Embodiments of the present invention will be described with reference to FIGS. The external power supply is first connected to the input voltage monitor circuit. The input voltage monitor circuit is connected to the CPU and sends the CPU power down interrupt signal to the CPU, and is also connected to the voltage converter. The voltage converter is then connected to an internal voltage monitor circuit, which is further configured to connect to and send a CPU power-on reset signal to it. CP
ROM and RAM are connected to U via a CPU bus, and the RAM is equipped with a power supply holding circuit. A power supply interruption flag register is further connected to the CPU, and a power supply interruption detection circuit is connected to this register.

【0007】ここで、CPUは汎用の中央処理装置であ
って,CPUバスも汎用のものである。・・・構成1 ROMは、下記の2通りのプログラムを内臓するリード
・オンリ・メモリである・・・構成2 内部電圧モニタ回路の出力であるCPUパワー・オン・
リセット信号を受信してCPUパワー・オン・リセット
後、先ず電源瞬断フラグ・レジスタの値を入力し、瞬断
と判定した場合、RAM領域の一部のみをクリヤして速
やかにコンピュータを再起動する手順を実行し、瞬断と
判定しない場合、通常の電源投入と判断して全RAMの
クリヤおよび初期化その他の手順を実行する通常の立ち
上げ手順を実行するプログラム・・・構成6 入力電圧モニタ回路の出力であるCPUパワー・ダウン
割り込み信号を受信し、パワー・ダウン割り込み手順中
で瞬断許容時間T0の間CPUパワー・ダウン割り込み
信号を入力し、パワー・ダウンではないものと判断され
た場合は速やかにコンピュータを再起動する手順を実行
し、逆にパワー・ダウンではないものと判断されない場
合はCPUパワー・ダウン割り込み信号がパワー・ダウ
ンではなくなる迄永続的に待機処理を行ない、CPUが
暴走するに先だってCPUがRAMをアクセスしないよ
うにするプログラムであり、RAMとは全く無関係にC
PU内部レジスタとROMとにより構成されるプログラ
ム・・・ 構成7 RAMは汎用のランダム・アクセス・メモリであり、こ
のRAMは外部電源が遮断されてから瞬断許容時間T0
を経過する迄の間はこのRAMへの電源供給を保持し
て、ここに書き込まれているデータの内容を保持せしめ
る電源保持回路を具備している・・・構成3 外部電源が遮断されてから瞬断許容時間T0を経過した
か否かを判定する電源瞬断判定回路、およびこの判定回
路の出力を受信して瞬断許容時間T0以内の間は高レベ
ルであり、それ以外の期間は低レベルである電源瞬断フ
ラグ・レジスタを具備している・・・構成4 汎用の電圧変換器には入力電圧モニタ回路および内部電
圧モニタ回路が接続されており、ここで入力電圧モニタ
回路は外部電源が規定電圧値以下になったか否かを判定
し、規定電圧値以下になった場合はCPUに対してパワ
ー・ダウン割り込み信号を発生するものであり、内部電
圧モニタ回路は電圧変換器の出力である内部電圧が規定
電圧値以下になったか否かを判定し、規定電圧値以下に
なった場合はCPUに対してパワー・オン・リセット信
号を発生するものである・・・構成5 次に、この発明のディジタル・コンピュータの外部電源
瞬断対処装置の動作について説明する。先ず、図5を参
照するに、ここにおいては、瞬断をその継続時間につい
て三つのケースに分類している。
The CPU is a general-purpose central processing unit, and the CPU bus is also general-purpose. ... Structure 1 ROM is a read-only memory that incorporates the following two programs: Structure 2 CPU power-on output from the internal voltage monitor circuit
After receiving the reset signal and CPU power-on reset, first input the value of the power interruption flag register, and if it is judged as an interruption, clear only a part of the RAM area and restart the computer promptly. If you execute the procedure described above and do not determine that there is an instantaneous interruption, it is determined that the power was turned on normally, and the clearing and initialization of all RAMs and other procedures are executed. The CPU power down interrupt signal which is the output of the monitor circuit is received, and the CPU power down interrupt signal is input for the permissible interruption time T0 during the power down interrupt procedure, and it is determined that the power is not down. If this is not the case, execute the procedure to restart the computer immediately. Write signal performs permanently waiting process until no longer a power-down, the CPU is a program that allows the CPU does not access the RAM prior to runaway, quite independently of the RAM C
Program composed of PU internal register and ROM ... Structure 7 RAM is a general-purpose random access memory, and this RAM has a permissible interruption time T0 after the external power supply is cut off.
It has a power supply holding circuit that holds the power supply to this RAM until the time elapses, and holds the contents of the data written here ... Configuration 3 After the external power supply is cut off The power interruption judgment circuit that determines whether or not the permissible interruption time T0 has passed, and the high level during the time within the permissible interruption time T0 after receiving the output of this judgment circuit, and the low level during other periods. It is equipped with a power interruption flag register that is a level ... Configuration 4 An input voltage monitor circuit and an internal voltage monitor circuit are connected to a general-purpose voltage converter, where the input voltage monitor circuit is an external power source. Is below the specified voltage value. If it is below the specified voltage value, a power down interrupt signal is generated to the CPU. The internal voltage monitor circuit outputs the voltage converter. Inside It is determined whether or not the voltage is equal to or lower than a specified voltage value, and when the voltage is equal to or lower than the specified voltage value, a power-on reset signal is generated to the CPU ... Configuration 5 Next, the present invention The operation of the device for coping with the instantaneous interruption of the external power supply of the digital computer will be described. First, referring to FIG. 5, here, the instantaneous interruption is classified into three cases regarding the duration.

【0008】ケース1 瞬断に迄は到らないケース。外部電源電圧28Vが異常
検出スレッシホールド・レベルであるV1=20Vを割
ったことを入力電圧モニタ回路により検出されるが、内
部電圧モニタ回路が異常検出スレッシホールド・レベル
である4.6Vを割るには到らないで外部電源電圧が異
常検出スレッシホ−ルド・レベルであるV1=20V以
上に復帰するケース。
Case 1 A case where even a momentary interruption is not reached. The input voltage monitor circuit detects that the external power supply voltage 28V is below the abnormality detection threshold level V1 = 20V, but the internal voltage monitor circuit detects that the abnormality detection threshold level is 4.6V. The case where the external power supply voltage returns to V1 = 20V or more, which is the abnormality detection threshold level, without breaking.

【0009】ケース2 外部電圧モニタ回路が異常検出スレッシホールド・レベ
ルであるV1を割り込み、内部電圧モニタ回路も異常検
出スレッシホールド・レベルである4.6Vを割り込
み、瞬断許容時間T0=250m秒には到らないで外部電
源電圧が異常検出スレッシホ−ルド・レベルであるV1
=20V以上に復帰するケース。
Case 2 The external voltage monitor circuit interrupts V1 which is the abnormality detection threshold level, and the internal voltage monitor circuit also interrupts 4.6V which is the abnormality detection threshold level, and the allowable interruption time T0 = 250 m. The external power supply voltage reaches V1 which is the abnormality detection threshold level in less than a second.
= Case of returning to 20V or more.

【0010】ケース3 外部電圧モニタ回路が異常検出スレッシホールド・レベ
ルであるV1を割り込み、内部電圧モニタ回路も異常検
出スレッシホールド・レベルである4.6Vを割り込
み、瞬断がT0=250m秒を超えてから外部電源電圧が
異常検出スレッシホールド・レベルであるV1=20V
以上に復帰するケース。
Case 3 The external voltage monitor circuit interrupts V1 which is the abnormality detection threshold level, and the internal voltage monitor circuit also interrupts 4.6V which is the abnormality detection threshold level, and the instantaneous interruption is T0 = 250 msec. After the voltage exceeds the threshold, the external power supply voltage is the abnormal detection threshold level V1 = 20V
Case to return to above.

【0011】なお、図5において、V2は内部電圧モニ
タ回路が異常を検出するときの外部電圧である。 ケース1についての説明。 外部電源が瞬断して、異常検出スレッシホールド・レベ
ルであるV1=20Vを割ったことを入力電圧モニタ回
路により検出される。これにより、CPUに対してパワ
ー・ダウン割り込み信号が送り込まれる。ここで、CP
Uは図2に示されるパワー・ダウン・インタラプトの処
理を起動する。このケース1は、内部電圧モニタ回路が
異常検出スレッシホールド・レベルである4.6Vを割
り込む前に外部電源電圧が復帰した場合であり、TIM
ERは連続して、パワ−ダウンではないことを確実に判
定するためにTIMERが0をカウントしてから速やか
にコンピュ−タを再起動する手順を実行する。
In FIG. 5, V2 is an external voltage when the internal voltage monitor circuit detects an abnormality. Description of Case 1. It is detected by the input voltage monitor circuit that the external power supply is momentarily cut off and the abnormality detection threshold level V1 = 20 V is exceeded. As a result, a power down interrupt signal is sent to the CPU. Where CP
U initiates the power down interrupt process shown in FIG. Case 1 is a case where the external power supply voltage is restored before the internal voltage monitor circuit falls below the abnormality detection threshold level of 4.6 V.
The ER continuously performs the procedure of restarting the computer immediately after TIMER counts 0 to ensure that it is not power down.

【0012】ケース2についての説明。外部電源が図6
のDの所で瞬断して、異常検出スレッシホールド・レベ
ルであるV1=20Vを割ったことを入力電圧モニタ回
路により検出され、これによりCPUに対して図6のE
の所でパワー・ダウン割り込み信号が送り込まれるとこ
ろ迄はケース1と同様である。その後、更に時間が経過
して内部電圧モニタ回路が異常検出スレッシホールド・
レベルである4.6Vを割り込むに到っても未だに外部
電源電圧が正常レベルに復帰しないので、内部電圧モニ
タ回路は図6のFの所でCPUに対してパワー・オン・
リセット信号を送り込む。ケース2の場合、図6のDの
所からT0=250m秒経過する以前のGの所において外
部電源電圧が正常レベルに復帰し、入力電圧モニタ回路
は図6Hの所で異常検出スレッシホールド・レベルであ
る20Vを超えてから更に内部電圧モニタ回路が図6の
Iの所で異常検出スレッシホールド・レベルである4.
6Vを超えて後、50m秒経過した図6のJの所でパワ
ー・オン・リセットは解除される。このことにより、C
PUはROMに内臓される図2の構成6の方のパワー・
オン・リセット・プログラムを起動する。この時、電源
瞬断判定回路は電源瞬断フラグ・レジスタを250m秒
の間は高レベルに保持することができるものであるとこ
ろから、電源瞬断フラグ・レジスタは図6のAの所から
250m秒経過するところ迄は高レベルに保持されてい
ることは言うまでもない。この時間計測は正確であり
(実際は安全率を考えて250m秒の90パ−セント程
度の値に設定する)、この250m秒の間はRAMは電
源保持回路によりそこに書き込まれたデータを保証され
ることとなる。この場合、電源瞬断と判断してコンピュ
ータを速やかに再起動させる。
Description of Case 2. External power supply is shown in Figure 6.
It is detected by the input voltage monitor circuit that a momentary disconnection occurs at the point D, and the error detection threshold level V1 = 20V has been diminished.
It is the same as in case 1 up to where the power down interrupt signal is sent. After that, more time has passed and the internal voltage monitor circuit
Since the external power supply voltage still does not return to the normal level even when the level of 4.6 V is interrupted, the internal voltage monitor circuit powers on the CPU at F in FIG.
Send a reset signal. In case 2, the external power supply voltage returns to the normal level at the point G before T0 = 250 msec from the point D in FIG. 6 and the input voltage monitor circuit detects the abnormality detection threshold at the point in FIG. 6H. After the level of 20 V is exceeded, the internal voltage monitor circuit further reaches the abnormality detection threshold level at I in FIG.
The power-on reset is released at J in FIG. 6 when 50 msec has passed after exceeding 6V. By this, C
PU is the power of the configuration 6 of FIG.
Start the on-reset program. At this time, the power interruption detection circuit is capable of holding the power interruption flag register at a high level for 250 msec. Therefore, the power interruption flag register is 250 m from A in FIG. It goes without saying that the high level is maintained until the second passes. This time measurement is accurate (actually, considering the safety factor, it is set to a value of about 90 percent of 250 msec), and during this 250 msec, the RAM is guaranteed the data written therein by the power supply holding circuit. The Rukoto. In this case, it is determined that the power supply has been cut off instantaneously, and the computer is immediately restarted.

【0013】ケース3についての説明。このケースのケ
ース2と相違するところは、瞬断がT0=250m秒以内
ではなくしてこれを超えたところで外部電源が正常レベ
ルに復帰したというところである。この場合、ケース2
とは異なって、CPUがパワー・オン・リセットから解
除されて起動した時、即ち図2のパワー・オン・リセッ
ト・プログラムが起動した時、電源瞬断判定回路は瞬断
が瞬断許容時間T0=250m秒を超えたことにより電源
瞬断フラグ・レジスタを低レベルにし、電源保持回路は
もはやRAMのデータを保持する程の電位は維持でき
ず、RAMの内容は破壊されるに到る。結局、パワー・
オン・リセット・プログラムにおいて、電源瞬断フラグ
・レジスタは低レベル即ち瞬断ではないので、全RAM
をクリヤして通常の電源投入時の立ちあげ手順を起動す
ることとなる。
Description of Case 3. The difference from Case 2 in this case is that the external power supply recovers to the normal level when the instantaneous interruption exceeds not this time T0 = 250 msec but this time. In this case, case 2
Unlike the above, when the CPU is released from the power-on reset and started, that is, when the power-on reset program of FIG. = 250 msec is exceeded, the instantaneous power failure flag register is set to a low level, the power supply holding circuit can no longer maintain the potential for holding the data in the RAM, and the contents of the RAM are destroyed. After all, power
In the on-reset program, the power interruption flag register is at a low level, that is, there is no interruption, so all RAM
To start the normal startup procedure when the power is turned on.

【0014】[0014]

【発明の効果】上述した通り、この発明によるディジタ
ル・コンピュータの外部電源瞬断対処装置は、電源瞬断
判定回路を具備し、これとCPUとの間に電源瞬断フラ
グ・レジスタを介在させ、更に入力電圧モニタ回路を具
備してその出力をCPUパワー・オン・リセット信号と
は別のCPUパワー・ダウン割り込み信号としたことに
より、外部電源が瞬断しても、瞬断前にRAMに書き込
まれたデータの内容を破壊すことなく保持し、再び電源
が投入されれば当該電源投入が瞬断によるものか否かを
正確に判断し、瞬断であれば瞬断前のデータから処理を
再開することを可能とした。
As described above, the external power interruption protection device for a digital computer according to the present invention comprises a power interruption detection circuit, and a power interruption flag register is interposed between this and the CPU. Furthermore, by providing an input voltage monitor circuit and using its output as a CPU power-down interrupt signal different from the CPU power-on reset signal, even if the external power supply is interrupted, it is written to the RAM before the interruption. If the power is turned on again, it can be accurately determined whether the power was turned on due to a momentary interruption, and if it is a momentary interruption, the data before the interruption can be processed. It was possible to restart.

【図面の簡単な説明】[Brief description of drawings]

【図1】この発明によるディジタル・コンピュータの外
部電源瞬断対処装置のブロック図。
FIG. 1 is a block diagram of an external power interruption protection device for a digital computer according to the present invention.

【図2】図1のROMに内臓されるプログラムを示す
図。
FIG. 2 is a diagram showing a program stored in a ROM shown in FIG.

【図3】ディジタル・コンピュータの外部電源瞬断対処
装置の従来例のブロック図。
FIG. 3 is a block diagram of a conventional example of an external power interruption protection device for a digital computer.

【図4】従来例のプログラムを示す図。FIG. 4 is a diagram showing a program of a conventional example.

【図5】電源遮断のケースを示す図。FIG. 5 is a diagram showing a case of power interruption.

【図6】電源遮断のタイミング・チャートの一例を示す
図。
FIG. 6 is a diagram showing an example of a power cutoff timing chart.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 ディジタル・コンピュータCPUの外部
電源瞬断対処装置において、CPUを具備し、CPUに
はCPUバスを介してROM、RAMおよび電源瞬断フ
ラグ・レジスタが接続され、RAMには電源保持回路が
接続され、電源瞬断フラグ・レジスタには電源瞬断判定
回路が接続されており、入力電圧モニタ回路を具備し、
入力電圧モニタ回路はCPUに対してCPUパワー・ダ
ウン割り込み信号を送り込み、入力電圧モニタ回路には
電圧変換器が接続されると共に電圧変換器には内部電圧
モニタ回路が接続されており、内部電圧モニタ回路はC
PUに対してCPUパワー・オン・リセット信号を送り
込み、電源瞬断判定回路は外部電源が瞬断した結果送り
出されるCPUパワー・ダウン割り込み信号および電圧
変換器の出力する内部電圧が規定値を割った結果送り出
されるCPUパワー・オン・リセット信号に基づいて瞬
断後瞬断許容時間を経過したか否かを判定し、電源瞬断
フラグ・レジスタは電源瞬断判定回路の出力を受信して
瞬断が瞬断許容時間以内の間は高レベルであってそれ以
外の期間は低レベルを保持するものであり、電源保持回
路は外部電源が瞬断してから瞬断許容時間を経過する迄
である電源瞬断フラグ・レジスタが高レベルの間はRA
Mへの電源供給を保持してここに書き込まれているデー
タの内容を保持せしめるものであり、ROMはCPUパ
ワー・ダウン割り込み信号とCPUパワー・オン・リセ
ット信号および電源瞬断判定回路の出力に基づいて瞬断
対処するものであることを特徴とするディジタル・コン
ピュータの外部電源瞬断対処装置。
1. An external power interruption protection device for a digital computer CPU, comprising a CPU, wherein the CPU is connected to a ROM, a RAM and a power interruption flag register via a CPU bus, and the RAM holds power. The circuit is connected, the power interruption detection circuit is connected to the power interruption flag register, and the input voltage monitor circuit is provided.
The input voltage monitor circuit sends a CPU power down interrupt signal to the CPU, the input voltage monitor circuit is connected to the voltage converter, and the voltage converter is connected to the internal voltage monitor circuit. Circuit is C
The CPU power-on reset signal is sent to the PU, and the power interruption detection circuit outputs the CPU power-down interrupt signal sent as a result of the momentary interruption of the external power supply and the internal voltage output from the voltage converter falls below the specified value. Based on the CPU power-on reset signal sent out as a result, it is determined whether or not the permissible interruption time after a momentary interruption has passed, and the power interruption flag register receives the output of the power interruption determination circuit and receives an interruption. Is high level during the momentary interruption allowable time, and keeps low level during the other period, and the power supply holding circuit is from the momentary interruption of the external power supply until the momentary interruption allowable time elapses. RA while the power interruption flag register is high
The power supply to M is retained to retain the contents of the data written in it. The ROM outputs the CPU power down interrupt signal, the CPU power on reset signal, and the power interruption detection circuit. A device for dealing with instantaneous interruption of external power supply of a digital computer, which deals with instantaneous interruption based on the above.
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Cited By (5)

* Cited by examiner, † Cited by third party
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JP2002028289A (en) * 2000-07-14 2002-01-29 Sankyo Kk Game machine
JP2007236979A (en) * 2007-06-25 2007-09-20 Sanyo Product Co Ltd Game machine
JP2009193371A (en) * 2008-02-14 2009-08-27 Rohm Co Ltd Data control unit
JP2011204026A (en) * 2010-03-25 2011-10-13 Denso Corp Circuit for coping with instantaneous power interruption of nonvolatile memory
JP2013222378A (en) * 2012-04-18 2013-10-28 Toyo Electric Mfg Co Ltd Power supply monitoring circuit

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002028289A (en) * 2000-07-14 2002-01-29 Sankyo Kk Game machine
JP2007236979A (en) * 2007-06-25 2007-09-20 Sanyo Product Co Ltd Game machine
JP2009193371A (en) * 2008-02-14 2009-08-27 Rohm Co Ltd Data control unit
JP2011204026A (en) * 2010-03-25 2011-10-13 Denso Corp Circuit for coping with instantaneous power interruption of nonvolatile memory
JP2013222378A (en) * 2012-04-18 2013-10-28 Toyo Electric Mfg Co Ltd Power supply monitoring circuit

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