JPH0561563A - タイミング発生装置 - Google Patents
タイミング発生装置Info
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- JPH0561563A JPH0561563A JP3221383A JP22138391A JPH0561563A JP H0561563 A JPH0561563 A JP H0561563A JP 3221383 A JP3221383 A JP 3221383A JP 22138391 A JP22138391 A JP 22138391A JP H0561563 A JPH0561563 A JP H0561563A
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- signal
- timing
- output
- control
- circuit
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Abstract
(57)【要約】
【目的】 応答時間の遅いメモリを接続する場合のタイ
ミング信号を複数のパターンから選択できるようにす
る。 【構成】 タイミングを延ばすための制御信号ｊの他
に、発生タイミングの選択用の制御レジスタ９あるいは
それに代わる指示手段２２からの信号ｈによって、タイ
ミング発生装置の制御回路６を制御し、タイミング信号
の発生タイミングを複数種類（信号ｅ又はｇ）発生でき
るようにする。 【効果】 応答時間の遅いメモリを接続する際、タイミ
ング信号を複数のパターンから選択することができるよ
うになり、使用用途に応じて自由にタイミングパターン
を選択できる。また、タイミング信号に制限されること
が少なくなるのでマイクロコンピュータの高速化に貢献
する。
ミング信号を複数のパターンから選択できるようにす
る。 【構成】 タイミングを延ばすための制御信号ｊの他
に、発生タイミングの選択用の制御レジスタ９あるいは
それに代わる指示手段２２からの信号ｈによって、タイ
ミング発生装置の制御回路６を制御し、タイミング信号
の発生タイミングを複数種類（信号ｅ又はｇ）発生でき
るようにする。 【効果】 応答時間の遅いメモリを接続する際、タイミ
ング信号を複数のパターンから選択することができるよ
うになり、使用用途に応じて自由にタイミングパターン
を選択できる。また、タイミング信号に制限されること
が少なくなるのでマイクロコンピュータの高速化に貢献
する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置あるいは
マイクロコンピュータ等に属するタイミング発生装置に
関するものである。
マイクロコンピュータ等に属するタイミング発生装置に
関するものである。
【０００２】
【従来の技術】図５は、従来のタイミング発生装置の構
成例を示す図であり、図において、１はタイミング信号
のトリガを発生させるトリガ発生回路、２、３はφ
（ｎ）に同期してシフトするシフト回路、６はタイミン
グ信号Ｅの“Ｌ”幅を制御する制御回路、７はアドレス
ラッチイネーブル信号を発生するＡＬＥ発生回路、８は
最終的にタイミング信号Ｅを発生するＥ信号発生回路で
ある。ａ〜ｅ、ｊ、ｎ、ＡＬＥ、Ｅは信号線で、ａはＣ
ＰＵからのデータ、プログラムの要求信号、ｃ、ｄ、ｅ
は、それぞれトリガ発生回路１、シフト回路２、３の出
力信号である。ｊは、タイミング信号Ｅの“Ｌ”パルス
幅をのばすかどうかを選択する信号でたとえば、制御レ
ジスタによって与えられる。ｊ＝“Ｈ”でタイミング信
号Ｅを２倍にのばし、ｊ＝“Ｌ”でＥはそのままのばさ
ない。ｂは制御回路６の出力でＥ信号の“Ｌ”幅をのば
す条件（ｊ＝“Ｈ”）を満たすときにアサートされる。
ｎは内部クロックφである。
成例を示す図であり、図において、１はタイミング信号
のトリガを発生させるトリガ発生回路、２、３はφ
（ｎ）に同期してシフトするシフト回路、６はタイミン
グ信号Ｅの“Ｌ”幅を制御する制御回路、７はアドレス
ラッチイネーブル信号を発生するＡＬＥ発生回路、８は
最終的にタイミング信号Ｅを発生するＥ信号発生回路で
ある。ａ〜ｅ、ｊ、ｎ、ＡＬＥ、Ｅは信号線で、ａはＣ
ＰＵからのデータ、プログラムの要求信号、ｃ、ｄ、ｅ
は、それぞれトリガ発生回路１、シフト回路２、３の出
力信号である。ｊは、タイミング信号Ｅの“Ｌ”パルス
幅をのばすかどうかを選択する信号でたとえば、制御レ
ジスタによって与えられる。ｊ＝“Ｈ”でタイミング信
号Ｅを２倍にのばし、ｊ＝“Ｌ”でＥはそのままのばさ
ない。ｂは制御回路６の出力でＥ信号の“Ｌ”幅をのば
す条件（ｊ＝“Ｈ”）を満たすときにアサートされる。
ｎは内部クロックφである。
【０００３】次に動作について説明する。最初に、Ｅ信
号の“Ｌ”幅がのびない場合（速いメモリをアクセスす
るとき）について、図６のタイミングチャートにしたが
って説明する。まず、ＣＰＵは、プログラムやデータを
要求するとき、要求信号ａを出力する。ここでａはクロ
ックφの立ち下がりから、次の立ち下がりまでの１サイ
クル分出力されるものとする。ｊ＝“Ｈ”という条件を
満たさない場合、制御部６は、制御信号ｂをネゲートす
る（ｂ＝“Ｌ”）。したがって、トリガ発生回路１は、
ａと同じ幅の信号をｃに出力する。ｃはシフト回路２、
３によりクロックφの１サイクル分シフトされ、その出
力信号ｅはＥ信号発生回路８に入りＥ信号が発生され
る。また、ＡＬＥ信号発生回路７ではＡＬＥが発生され
る。次に、Ｅ信号の“Ｌ”幅がのびる場合（遅いメモリ
をアクセスするとき）について、図７のタイミングチャ
ートにしたがって説明する。まず、図６の場合と同様
に、ＣＰＵは、プログラムやデータを要求するとき、要
求信号ａを出力する。ａはクロックφの立ち下がりか
ら、次の立ち下がりまでの１サイクル分出力される。Ｅ
信号の“Ｌ”幅が２倍にのびる条件は、ｊ＝“Ｈ”であ
る。ｊがアサートされると制御回路６は有効になり、シ
フト回路３の出力ｅ信号を基に制御信号ｂを出力する。
制御信号ｂはトリガ発生回路１に入り、出力ｃをａとｂ
の論理和の形で出力し、ａ信号の２倍にのばす。ｃはシ
フト回路２、３によりクロックφの１サイクル分シフト
され、その出力信号ｅはＥ信号発生回路８に入りＥ信号
が発生される。また、図６の場合と同様にＡＬＥ信号発
生回路７ではＡＬＥが発生される。
号の“Ｌ”幅がのびない場合（速いメモリをアクセスす
るとき）について、図６のタイミングチャートにしたが
って説明する。まず、ＣＰＵは、プログラムやデータを
要求するとき、要求信号ａを出力する。ここでａはクロ
ックφの立ち下がりから、次の立ち下がりまでの１サイ
クル分出力されるものとする。ｊ＝“Ｈ”という条件を
満たさない場合、制御部６は、制御信号ｂをネゲートす
る（ｂ＝“Ｌ”）。したがって、トリガ発生回路１は、
ａと同じ幅の信号をｃに出力する。ｃはシフト回路２、
３によりクロックφの１サイクル分シフトされ、その出
力信号ｅはＥ信号発生回路８に入りＥ信号が発生され
る。また、ＡＬＥ信号発生回路７ではＡＬＥが発生され
る。次に、Ｅ信号の“Ｌ”幅がのびる場合（遅いメモリ
をアクセスするとき）について、図７のタイミングチャ
ートにしたがって説明する。まず、図６の場合と同様
に、ＣＰＵは、プログラムやデータを要求するとき、要
求信号ａを出力する。ａはクロックφの立ち下がりか
ら、次の立ち下がりまでの１サイクル分出力される。Ｅ
信号の“Ｌ”幅が２倍にのびる条件は、ｊ＝“Ｈ”であ
る。ｊがアサートされると制御回路６は有効になり、シ
フト回路３の出力ｅ信号を基に制御信号ｂを出力する。
制御信号ｂはトリガ発生回路１に入り、出力ｃをａとｂ
の論理和の形で出力し、ａ信号の２倍にのばす。ｃはシ
フト回路２、３によりクロックφの１サイクル分シフト
され、その出力信号ｅはＥ信号発生回路８に入りＥ信号
が発生される。また、図６の場合と同様にＡＬＥ信号発
生回路７ではＡＬＥが発生される。
【０００４】
【発明が解決しようとする課題】従来のタイミング発生
装置は、以上のように構成されているので、応答時間の
遅いメモリをアクセスする場合は、バスタイミングを１
種類しか選択できず、マイクロコンピュータ内のタイミ
ング発生装置が発生するタイミングにあわせて外部回路
を設計する必要があった。
装置は、以上のように構成されているので、応答時間の
遅いメモリをアクセスする場合は、バスタイミングを１
種類しか選択できず、マイクロコンピュータ内のタイミ
ング発生装置が発生するタイミングにあわせて外部回路
を設計する必要があった。
【０００５】本発明は、上記のような欠点を解消するた
めになされたもので、マイクロコンピュータの動作速度
に対して応答時間の遅いメモリ等をアクセスするような
場合、タイミング信号を複数のパターンから自由に選択
できるようなタイミング発生装置を得ることを目的とす
る。
めになされたもので、マイクロコンピュータの動作速度
に対して応答時間の遅いメモリ等をアクセスするような
場合、タイミング信号を複数のパターンから自由に選択
できるようなタイミング発生装置を得ることを目的とす
る。
【０００６】
【課題を解決するための手段】この発明によるタイミン
グ発生装置は、マイクロコンピュータの動作速度に対し
て応答時間の遅いメモリをアクセスするような場合、タ
イミング信号の発生タイミングを複数のパターンから選
択できるようにしたものであり、以下の要素を有するも
のである。（ａ）データをアクセスするためのタイミン
グ信号を所定のタイミングで発生するタイミング発生手
段、（ｂ）上記タイミング発生手段により発生されるタ
イミング信号の発生タイミングを複数発生させる制御手
段、（ｃ）上記制御手段により発生される複数の発生タ
イミングの中から所定のタイミングを指示選択する指示
手段。
グ発生装置は、マイクロコンピュータの動作速度に対し
て応答時間の遅いメモリをアクセスするような場合、タ
イミング信号の発生タイミングを複数のパターンから選
択できるようにしたものであり、以下の要素を有するも
のである。（ａ）データをアクセスするためのタイミン
グ信号を所定のタイミングで発生するタイミング発生手
段、（ｂ）上記タイミング発生手段により発生されるタ
イミング信号の発生タイミングを複数発生させる制御手
段、（ｃ）上記制御手段により発生される複数の発生タ
イミングの中から所定のタイミングを指示選択する指示
手段。
【０００７】
【作用】この発明におけるタイミング発生装置は、タイ
ミング発生手段及び制御手段により、応答時間の遅いメ
モリをアクセスするとき等のために、タイミング信号の
発生タイミングを複数パターン発生させる。また指示手
段により、使用用途に応じて、自由にタイミング信号の
発生タイミングのパターンを選択できる。
ミング発生手段及び制御手段により、応答時間の遅いメ
モリをアクセスするとき等のために、タイミング信号の
発生タイミングを複数パターン発生させる。また指示手
段により、使用用途に応じて、自由にタイミング信号の
発生タイミングのパターンを選択できる。
【０００８】
実施例１．図１は、本発明によるタイミング発生装置の
構成例である。以下、この発明の一実施例を図について
説明する。図において、２１は、データをアクセスする
ためのタイミング信号を発生するタイミング発生手段、
２２は、上記タイミング発生手段２１により発生される
タイミング信号の出力タイミングを変化させる制御手
段、２３は、上記制御手段２２により制御される出力タ
イミングを所定の値にするように指示選択する指示手段
である。また、図において、１はタイミング信号のトリ
ガを発生させるトリガ発生回路、２〜５はクロックφ
（ｎ）に同期してシフトするシフト回路、６はタイミン
グ信号Ｅの“Ｌ”幅、及びＥ信号出力タイミングを制御
する制御回路、７はアドレスラッチイネーブル信号を発
生するＡＬＥ発生回路、８は最終的にタイミング信号Ｅ
を発生するＥ信号発生回路、９はＥの“Ｌ”幅を２倍に
のばすときのモードを選択するための制御レジスタ（指
示手段の一例）である。１０ａ、１０ｂはスイッチで、
制御信号ｍの状態によってどちらか一方が必ずＯＮす
る。ａ〜ｎ、ＡＬＥ、Ｅは信号線で、ａはＣＰＵからの
データ、プログラムの要求信号、ｃ、ｄ、ｅ、ｆ、ｇ
は、それぞれトリガ発生回路１、シフト回路２、３、
４、５の出力信号である。ｊは、タイミング信号Ｅの
“Ｌ”パルス幅をのばすかどうかを選択する信号でたと
えば、制御レジスタによって与えられる。ｊ＝“Ｈ”で
タイミング信号Ｅを２倍にのばし、ｊ＝“Ｌ”でＥはそ
のままのばさない。ｂは制御回路６の出力でＥ信号の
“Ｌ”幅をのばす条件が揃ったときにアサートされる。
ｎは内部クロックφである。ｈは制御レジスタ９からの
出力で、Ｅ信号の“Ｌ”幅をのばす場合のパターンを選
択するための信号である。ｍは、１０ａ、１０ｂのどち
らかをＯＮするための選択信号である。
構成例である。以下、この発明の一実施例を図について
説明する。図において、２１は、データをアクセスする
ためのタイミング信号を発生するタイミング発生手段、
２２は、上記タイミング発生手段２１により発生される
タイミング信号の出力タイミングを変化させる制御手
段、２３は、上記制御手段２２により制御される出力タ
イミングを所定の値にするように指示選択する指示手段
である。また、図において、１はタイミング信号のトリ
ガを発生させるトリガ発生回路、２〜５はクロックφ
（ｎ）に同期してシフトするシフト回路、６はタイミン
グ信号Ｅの“Ｌ”幅、及びＥ信号出力タイミングを制御
する制御回路、７はアドレスラッチイネーブル信号を発
生するＡＬＥ発生回路、８は最終的にタイミング信号Ｅ
を発生するＥ信号発生回路、９はＥの“Ｌ”幅を２倍に
のばすときのモードを選択するための制御レジスタ（指
示手段の一例）である。１０ａ、１０ｂはスイッチで、
制御信号ｍの状態によってどちらか一方が必ずＯＮす
る。ａ〜ｎ、ＡＬＥ、Ｅは信号線で、ａはＣＰＵからの
データ、プログラムの要求信号、ｃ、ｄ、ｅ、ｆ、ｇ
は、それぞれトリガ発生回路１、シフト回路２、３、
４、５の出力信号である。ｊは、タイミング信号Ｅの
“Ｌ”パルス幅をのばすかどうかを選択する信号でたと
えば、制御レジスタによって与えられる。ｊ＝“Ｈ”で
タイミング信号Ｅを２倍にのばし、ｊ＝“Ｌ”でＥはそ
のままのばさない。ｂは制御回路６の出力でＥ信号の
“Ｌ”幅をのばす条件が揃ったときにアサートされる。
ｎは内部クロックφである。ｈは制御レジスタ９からの
出力で、Ｅ信号の“Ｌ”幅をのばす場合のパターンを選
択するための信号である。ｍは、１０ａ、１０ｂのどち
らかをＯＮするための選択信号である。
【０００９】次に動作について説明する。最初に、Ｅ信
号の“Ｌ”幅がのびない場合（速いメモリをアクセスす
るとき）について、図２のタイミングチャートにしたが
って説明する。まず、ＣＰＵは、プログラムやデータを
要求するとき、要求信号ａを出力する。ここでａはクロ
ックφの立ち下がりから、次の立ち下がりまでの１サイ
クル分出力されるものとする。ｊ＝“Ｈ”の条件が満足
されないとき、制御部６は、制御信号ｂを発生しない。
したがって、トリガ発生回路１は、ａと同じ幅の信号を
ｃに出力する。ｃはシフト回路２、３によりクロックφ
の１サイクル分シフトされた信号ｅを発生する。一方、
ｊ＝“Ｌ”のとき制御信号ｋはネゲートされ、シフト回
路４、５の動作を停止させ、それぞれの出力ｆ、ｇはと
もに“Ｌ”になる。さらに制御信号ｍは１０ｂをＯＮ
し、１０ａをＯＦＦする事によってシフト回路３からの
出力ｅをＥ信号発生回路８に入力する。これによって本
発明の実施例は従来例（図５）と同じ構成となり、その
出力信号ｅはＥ信号発生回路８に入りＥ信号が発生され
る。また、ＡＬＥ信号発生回路７からはＡＬＥが発生さ
れる。ＡＬＥの発生にも制御信号ｊ、出力信号ｅ、ｇが
使用される。
号の“Ｌ”幅がのびない場合（速いメモリをアクセスす
るとき）について、図２のタイミングチャートにしたが
って説明する。まず、ＣＰＵは、プログラムやデータを
要求するとき、要求信号ａを出力する。ここでａはクロ
ックφの立ち下がりから、次の立ち下がりまでの１サイ
クル分出力されるものとする。ｊ＝“Ｈ”の条件が満足
されないとき、制御部６は、制御信号ｂを発生しない。
したがって、トリガ発生回路１は、ａと同じ幅の信号を
ｃに出力する。ｃはシフト回路２、３によりクロックφ
の１サイクル分シフトされた信号ｅを発生する。一方、
ｊ＝“Ｌ”のとき制御信号ｋはネゲートされ、シフト回
路４、５の動作を停止させ、それぞれの出力ｆ、ｇはと
もに“Ｌ”になる。さらに制御信号ｍは１０ｂをＯＮ
し、１０ａをＯＦＦする事によってシフト回路３からの
出力ｅをＥ信号発生回路８に入力する。これによって本
発明の実施例は従来例（図５）と同じ構成となり、その
出力信号ｅはＥ信号発生回路８に入りＥ信号が発生され
る。また、ＡＬＥ信号発生回路７からはＡＬＥが発生さ
れる。ＡＬＥの発生にも制御信号ｊ、出力信号ｅ、ｇが
使用される。
【００１０】次に、Ｅ信号の“Ｌ”幅がのびる場合（遅
いメモリをアクセスするとき等）のタイミングパターン
について、図３のタイミングチャートにしたがって説明
する。まず、図２の場合と同様に、ＣＰＵは、プログラ
ムやデータを要求するとき、要求信号ａを出力する。ａ
はクロックφの立ち下がりから、次の立ち下がりまでの
１サイクル分出力される。このタイミングパターンが発
生する条件は、遅いメモリの接続を選択した場合（ｊ＝
“Ｈ”）、かつ制御レジスタの出力ｈが“Ｌ”の場合で
ある。ｊ＝“Ｈ”になる制御回路６は、シフト回路３の
出力ｅ信号を基に制御信号ｂを出力する。制御信号ｂは
トリガ発生回路１に入り、出力ｃをａとｂの論理和の形
で出力し、ａ信号の２倍にのばす。ｃはシフト回路２、
３によりクロックφの１サイクル分シフトした出力信号
ｅを発生する。ところで、ｊ＝“Ｈ”であっても制御レ
ジスタの出力ｈが“Ｌ”であれば、制御信号ｋはネゲー
トされ、シフト回路４、５の動作を停止させる。さらに
制御信号ｍは１０ｂをＯＮし、１０ａをＯＦＦする事に
よってシフト回路３からの出力ｅをＥ信号発生回路８に
入力する。このようにパターン１では従来例（図５）と
同じようなＥ信号が発生される。また、ＡＬＥ信号発生
回路７ではＡＬＥが発生される。ＡＬＥの発生にも制御
信号ｊ、出力信号ｅ、ｇが使用される。以上のように、
この場合は、タイミング信号Ｅの発生タイミングは同じ
だが、パルス幅が２倍になる場合を示した。
いメモリをアクセスするとき等）のタイミングパターン
について、図３のタイミングチャートにしたがって説明
する。まず、図２の場合と同様に、ＣＰＵは、プログラ
ムやデータを要求するとき、要求信号ａを出力する。ａ
はクロックφの立ち下がりから、次の立ち下がりまでの
１サイクル分出力される。このタイミングパターンが発
生する条件は、遅いメモリの接続を選択した場合（ｊ＝
“Ｈ”）、かつ制御レジスタの出力ｈが“Ｌ”の場合で
ある。ｊ＝“Ｈ”になる制御回路６は、シフト回路３の
出力ｅ信号を基に制御信号ｂを出力する。制御信号ｂは
トリガ発生回路１に入り、出力ｃをａとｂの論理和の形
で出力し、ａ信号の２倍にのばす。ｃはシフト回路２、
３によりクロックφの１サイクル分シフトした出力信号
ｅを発生する。ところで、ｊ＝“Ｈ”であっても制御レ
ジスタの出力ｈが“Ｌ”であれば、制御信号ｋはネゲー
トされ、シフト回路４、５の動作を停止させる。さらに
制御信号ｍは１０ｂをＯＮし、１０ａをＯＦＦする事に
よってシフト回路３からの出力ｅをＥ信号発生回路８に
入力する。このようにパターン１では従来例（図５）と
同じようなＥ信号が発生される。また、ＡＬＥ信号発生
回路７ではＡＬＥが発生される。ＡＬＥの発生にも制御
信号ｊ、出力信号ｅ、ｇが使用される。以上のように、
この場合は、タイミング信号Ｅの発生タイミングは同じ
だが、パルス幅が２倍になる場合を示した。
【００１１】次に、Ｅ信号の“Ｌ”幅がさらにのびる場
合（さらに遅いメモリをアクセスするとき等）のタイミ
ングパターンについて、図４のタイミングチャートにし
たがって説明する。まず、図２、図３の場合と同様に、
ＣＰＵは、プログラムやデータを要求するとき、要求信
号ａを出力する。ａはクロックφの立ち下がりから、次
の立ち下がりまでの１サイクル分出力される。このタイ
ミングパターンが発生する条件は遅いメモリの接続を選
択した場合（ｊ＝“Ｈ”）、かつ制御レジスタ９の出力
ｈが“Ｈ”の場合である。ｊ＝“Ｈ”になると制御回路
６は、シフト回路３の出力ｅ、ｇ信号から制御信号ｂを
出力する。制御信号ｂはトリガ発生回路１に入り、出力
ｃをａとｂの論理和の形で出力し、ａ信号を２倍にのば
す。ｃはシフト回路２、３によりクロックφの１サイク
ル分シフトした出力信号ｅを発生する。ｊ＝“Ｈ”か
つ、ｈ＝“Ｈ”になると制御信号ｋはアサートされ、シ
フト回路４、５の動作を許可する。さらに制御信号ｍは
１０ｂをＯＦＦし、１０ａをＯＮする事によってシフト
回路５からの出力ｇをＥ信号発生回路８に入力する。一
方、出力信号ｅはシフト回路４、５によってさらにクロ
ックφの１サイクル分シフトされて出力信号ｇとなる。
このため、Ｅ信号の発生タイミングがクロックφの１サ
イクル分おくれて、図４に示すようなタイミングでＥ信
号を発生する。また、ＡＬＥ信号発生回路７ではＡＬＥ
が発生される。ＡＬＥの発生にも制御信号ｊ、出力信号
ｅ、ｇが使用される。以上のように、この場合は、タイ
ミング信号Ｅのタイミングが１サイクル遅れるととも
に、パルス幅が２倍になる場合を示した。なお、詳述し
ないが、ｊ＝“Ｌ”、ｈ＝“Ｈ”とすることにより、タ
イミング信号Ｅの発生タイミングは異なるが、パルス幅
は同じあるようなパターンを発生することも可能であ
る。
合（さらに遅いメモリをアクセスするとき等）のタイミ
ングパターンについて、図４のタイミングチャートにし
たがって説明する。まず、図２、図３の場合と同様に、
ＣＰＵは、プログラムやデータを要求するとき、要求信
号ａを出力する。ａはクロックφの立ち下がりから、次
の立ち下がりまでの１サイクル分出力される。このタイ
ミングパターンが発生する条件は遅いメモリの接続を選
択した場合（ｊ＝“Ｈ”）、かつ制御レジスタ９の出力
ｈが“Ｈ”の場合である。ｊ＝“Ｈ”になると制御回路
６は、シフト回路３の出力ｅ、ｇ信号から制御信号ｂを
出力する。制御信号ｂはトリガ発生回路１に入り、出力
ｃをａとｂの論理和の形で出力し、ａ信号を２倍にのば
す。ｃはシフト回路２、３によりクロックφの１サイク
ル分シフトした出力信号ｅを発生する。ｊ＝“Ｈ”か
つ、ｈ＝“Ｈ”になると制御信号ｋはアサートされ、シ
フト回路４、５の動作を許可する。さらに制御信号ｍは
１０ｂをＯＦＦし、１０ａをＯＮする事によってシフト
回路５からの出力ｇをＥ信号発生回路８に入力する。一
方、出力信号ｅはシフト回路４、５によってさらにクロ
ックφの１サイクル分シフトされて出力信号ｇとなる。
このため、Ｅ信号の発生タイミングがクロックφの１サ
イクル分おくれて、図４に示すようなタイミングでＥ信
号を発生する。また、ＡＬＥ信号発生回路７ではＡＬＥ
が発生される。ＡＬＥの発生にも制御信号ｊ、出力信号
ｅ、ｇが使用される。以上のように、この場合は、タイ
ミング信号Ｅのタイミングが１サイクル遅れるととも
に、パルス幅が２倍になる場合を示した。なお、詳述し
ないが、ｊ＝“Ｌ”、ｈ＝“Ｈ”とすることにより、タ
イミング信号Ｅの発生タイミングは異なるが、パルス幅
は同じあるようなパターンを発生することも可能であ
る。
【００１２】実施例２．本実施例では、２種類の発生タ
イミングについてのモード選択について述べたが、モー
ド切り替え用制御レジスタ９のビット数を増やすことに
よって、３種類以上のモードを切り替えることも可能で
ある。さらに、モード切り替えを制御レジスタ９によっ
て行うのではなく、外部からの制御用端子入力等の他の
指示手段によって行うことも可能である。
イミングについてのモード選択について述べたが、モー
ド切り替え用制御レジスタ９のビット数を増やすことに
よって、３種類以上のモードを切り替えることも可能で
ある。さらに、モード切り替えを制御レジスタ９によっ
て行うのではなく、外部からの制御用端子入力等の他の
指示手段によって行うことも可能である。
【００１３】
【発明の効果】以上のように、この発明によれば、応答
時間の遅いメモリをアクセスする場合等に、複数のタイ
ミングを選択できるので、使用用途に応じて、自由にタ
イミング信号のパターンを選択できるなど、ユーザの応
用範囲が広がり、また、タイミングに制限されることが
少なくなるためマイクロコンピュータの高速化にも貢献
することができる。
時間の遅いメモリをアクセスする場合等に、複数のタイ
ミングを選択できるので、使用用途に応じて、自由にタ
イミング信号のパターンを選択できるなど、ユーザの応
用範囲が広がり、また、タイミングに制限されることが
少なくなるためマイクロコンピュータの高速化にも貢献
することができる。
【図１】本発明の実施例を示す構成図。
【図２】本発明のタイミングチャート図。
【図３】本発明のタイミングチャート図。
【図４】本発明のタイミングチャート図。
【図５】従来のタイミング発生装置を示す図。
【図６】従来のタイミングチャート図。
【図７】従来のタイミングチャート図。
１ トリガ発生回路 ２ シフト回路 ３ シフト回路 ４ シフト回路 ５ シフト回路 ６ タイミング／パルス幅制御回路 ７ ＡＬＥ発生回路 ８ Ｅ信号発生回路 ９ モード切り替え用制御レジスタ １０ａ スイッチ １０ｂ スイッチ ２１ タイミング発生手段 ２２ 制御手段 ２３ 指示手段 ａ ＣＰＵからの要求信号 ｂ 制御信号 ｃ トリガ信号 ｄ シフト回路２の出力 ｅ シフト回路３の出力 ｆ シフト回路４の出力 ｇ シフト回路５の出力 ｈ モード切り替え信号 ｊ アクセス速度選択信号 ｋ 制御信号 ｍ 制御信号 ｎ クロックφ
Claims (1)
- 【請求項１】 下記の要素を備えたタイミング発生装置 （ａ）所定のタイミング信号を所定の発生タイミングに
基づいて発生するタイミング発生手段、 （ｂ）上記タイミング発生手段により発生されるタイミ
ング信号の発生タイミングを複数発生させる制御手段、 （ｃ）上記制御手段により発生される複数の発生タイミ
ングの中から所定のタイミングを指示選択する指示手
段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221383A JPH0561563A (ja) | 1991-09-02 | 1991-09-02 | タイミング発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221383A JPH0561563A (ja) | 1991-09-02 | 1991-09-02 | タイミング発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561563A true JPH0561563A (ja) | 1993-03-12 |
Family
ID=16765920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3221383A Pending JPH0561563A (ja) | 1991-09-02 | 1991-09-02 | タイミング発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561563A (ja) |
-
1991
- 1991-09-02 JP JP3221383A patent/JPH0561563A/ja active Pending
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