JPH0559445B2 - - Google Patents

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明は、ロジツク回路及びコンピユータ、特
に、複数の相互接続した集積回路により実現した
高速の縮小命令コンピユータに関する。 ［従来の技術］ 最新のバイポーラ及びガリウムひ素（GaAs）
技術により、伝播遅延時間が１ナノ秒未満の高速
ロジツク・ゲートが製造できるようになり、ま
た、かかる技術を用いたコンピユータ・プロセツ
サは、非常な高速になつた。しかし、現在利用可
能な最新のバイポーラ又はGaAs技術を用いた超
大規模集積回路（VLSI）を一般には実現できな
い。それは、非常に多くのバイポーラ・ロジツ
ク・ゲートは、単一の集積回路内に集中した大電
力を消費するためと、GaAs回路の製造工程が、
非常に高価な低生産性のためである。したがつ
て、かかる技術により実現した回路は、超大規模
な集積ではなく、大規模又は中規模に限定され
る。 集積回路製造工程の生産量を増やしたり、集積
回路が消費する電力量を減らす１つの方法は、集
積回路形式に実現する回路を複雑にしないことで
ある。簡略化した「縮小命令セツト・コンピユー
タ（reduced instruction set computer）」
（RISC）プロセツサが提案されており、プロセツ
サが実現するインストラクシヨンの数及び複雑さ
を軽減して、必要な回路量を減らすように構成し
ている。典型的に、RISCプロセツサは、ある動
作を実行するのに、より複雑なプロセツサより
も、より多くのインストラクシヨンを必要とする
が、高速集積回路技術を利用することにより得ら
れる処理速度の増加により、インストラクシヨ
ン・セツトの複雑さを軽減することによるプロセ
ツサの能力の減少を、より相殺できる。 ［発明が解決しようとする課題］ しかし、縮小命令セツト・コンピユータは、依
然、比較的大規模な集積回路を必要としており、
命令セツトの大きさ及び複雑さを軽減するだけで
は、低生産性及び大電力消費に関する問題を完全
に解決できない。 基板に搭載され、マイクロストリツプ導体によ
り相互接続されたいくつかの小規模集積回路によ
り構成されたハイブリツド回路を用いて、コンピ
ユータ・プロセツサを実現し、超大規模集積回路
の低生産性又は大電力消費に関連した問題を解決
している。高周波数で動作する高速コンピユー
タ・プロセツサを１組の相互接続された集積回路
に分割することが、実行できなかつた。それは、
かかる集積回路間を伝送する信号の周波数が信号
遅延の値に相当すると共に、信号を伝送するマイ
クロストリツプ導体の反射が問題となるためであ
る。さらに、高速コンピユータ・プロセツサの
種々の部分の動作は、典型的には、マスタ・クロ
ツク信号に同期しており、また、マスタ・クロツ
ク信号を各集積回路に伝送する導体に固有の遅延
の変動は、別個の集積回路が同期して互いにデー
タを交換できる周波数を制限する。よつて、処理
速度が制限される。 したがつて本発明の目的は、高速なコンピユー
タの提供にある。 ［課題を解決するための手段及び作用］ 本発明によれば、縮小命令セツト・コンピユー
タ・プロセツサを複数の集積回路として実現す
る。これら集積回路は、集積回路のボンデイン
グ・パツト間で信号を伝送する低損失一定インピ
ーダンス伝送ラインにより相互接続する。これら
伝送ラインは、誘電体ポリイミド膜で分離された
薄い金属導体で構成されており、ボンド・ワイヤ
及びポリイミド膜を介して延びる導電性ビアによ
り、これら金属導体を集積回路のボンデイング・
パツドに電気的に接続する。低生産性の製造技術
を用い、プロセツサの発生する熱を迅速に発散さ
せると、コンピユータを複数の集積回路に分割す
ることにより、製造コストを減少させる。一定イ
ンピーダンスで、低損失の伝送ラインを用いて、
集積回路間を伝送するデータ信号の反射及び遅延
を最小にする。さらに、伝送ラインを実現する方
法により、集積回路間の信号路の長さを最小にす
るように、個別の集積回路を近接して配置でき
る。よつて、信号伝送遅延を最小にできる。 また、本発明によれば、マスタ・クロツク信号
により、個別の集積回路の動作を互いに同期さ
せ、クロツク信号スキユー補償回路を設けて、ク
ロツク信号を必要とする各集積回路に対して、個
別に調整可能な遅延時間だけ、マスタ・クロツク
信号のパルスの伝送を遅延する。スキユー補償回
路及び種々の集積回路間のクロツク信号路の時間
遅延の変動に関係なく、マスタ・クロツク信号の
各パルスが同時に各集積回路に達するように、マ
スタ・クロツク信号遅延を調整する。 本発明の要旨は、本願明細書の特許請求の範囲
の欄に明瞭に記載されている。しかし、本発明の
構成及び動作方法と共に、その他の特徴及び目的
は、添付図を参照した以下の説明より理解できよ
う。なお、図において、同じ構成要素は、同じ参
照番号で示す。 ［実施例］ 第１図は、本発明によるコンピユータ・システ
ム１０のブロツク図である。システム１０は、高
速縮小命令セツトコンピユータ（FRISC）プロ
セツサ１２を含んでいる。このプロセツサ１２
は、ローカル・インストラクシヨン（命令）メモ
リ１６及びインストラクシヨン・キヤシユ・メモ
リ１８からインストラクシヨン・バス１４を介し
て伝送されるインストラクシヨンに応じて動作す
る。プロセツサ１２はデータ・バス２４を介し
て、ローカル・データ・メモリ２０及びデータ・
キヤシユ・メモリ２２とデータのやり取りをす
る。ローカル・インストラクシヨン・メモリ１
６、インストラクシヨン・キヤシユ・メモリ１
８、ローカル・データ・メモリ２０及びデータ・
キヤシユ・メモリ２２は、総て２ポート・メモリ
であり、メモリ１６〜２２の各々の第２ポート
を、システム・バス２６を介してアクセスし、主
メモリ２８の読出し／書込みアクセスを行う。ダ
イレクト・メモリ・アクセス（DMA）及びキヤ
シユ制御器３０の制御により、システム・バス２
６を介して、主メモリ２８及びメモリ１６〜２２
の間でデータ及びインストラクシヨンを伝送す
る。 プロセツサ１２のアドレス空間をページに体系
化する。メモリ１６〜２２は、アクセス・タイム
が４ナノ秒のオーダの小形高速メモリであり、
FRISCプロセツサ１２が、メモリの２〜３ペー
ジを迅速にアクセスする。メモリ２８は、プロセ
ツサ１２が利用できるインストラクシヨン及びデ
ータの多くのページを蓄積しているが、メモリ１
６〜２２よりも低速である。通常、データ及びイ
ンストラクシヨン・キヤシユを用いて、データ及
びインストラクシヨンの最近アクセスされたペー
ジを一時的に保持する。システム動作期間中、プ
ロセツサ１２がアクセスすべき主メモリ２８に蓄
積されたインストラクシヨンのページを先ずイン
ストラクシヨン・キヤシユ１８に転送し、次に、
バス１４を介してインストラクシヨン・キヤシユ
１８からFRISCプロセツサ１２に供給する。プ
ロセツサ１２が、インストラクシヨン・キヤシユ
１８に含まれていないインストラクシヨンの他の
ページをアクセスしようとして、連続的にシーク
すると、先ず他のページを主メモリ２８からイン
ストラクシヨン・キヤシユ１８に伝送して、前に
蓄積したページに重ね書きする。しばしば用いる
割り込みサブルーチンの如きインストラクシヨン
を長期間蓄積するために、ローカル・インストラ
クシヨン・メモリ１６を通常用い、システム開始
時に、これらインストラクシヨンを主メモリ２８
からローカル・インストラクシヨン・メモリ１６
にロードしてもよい。プロセツサ１２がシークし
て、アドレス空間内の特定のページ内のアドレス
にデータを書き込んだり読み出したりすると、最
初にそのページを主メモリ２８からデータ・キヤ
シユ２２に伝送する。しばしばアクセスするデー
タのページを長期間蓄積するために、ローカル・
データ・メモリ２０を用いてもよい。 制御器３０は、バス１４及び２４上のアドレス
をモニタし、メモリ１６〜２２の１個の現在のペ
ージにそのアドレスがないと、プロセツサ１２に
割り込みをかける。この割り込み信号は、制御器
３０及びプロセツサ１２を相互接続するライン３
２の１つを介して伝送する。次に、制御器３０
が、主メモリ２８から適当なメモリ１６〜２２に
適当なページを伝送し、今、適当なメモリ内にデ
ータ・ページがあることを示す他の割り込みを発
生するまで、プロセツサ１２は、メモリ・アクセ
スを留保する。プロセツサ１２は、次に、メモ
リ・アクセスを再開する。インストラクシヨン・
バス１４及びデータ・バス２４をアクセスする演
算コプロセツサ３４を設けて、相互接続ライン３
６を介してプロセツサ１２からの信号の制御によ
り、高速演算動作を行う。 FRISCプロセツサ１２の詳細を第２図のブロ
ツク図に示す。データ・バス（Ｄバス）２４によ
り入力してくる32ビツト・データをレジスタ４８
に蓄積する。このレジスタ４８に蓄積されたデー
タを、レジスタ・フアイル４０内の30個のレジス
タの１個に蓄積してもよい。レジスタ・フアイル
４０は、２個のデータ入力／出力ポートを具えて
おり、同時に、読出し又は書込みアクセスでき
る。ポート「Ｂ」は、レジスタ４８からレジス
タ・フアイル４０内の特定のレジスタにデータを
書き込むことができると共に、レジスタ・フアイ
ル４０の特定のレジスタから「Ｓ」バス８０にデ
ータを読み出せる。アドレス・デコーダ４４が発
生した信号が、ポートＢによりアクセスする特定
のレジスタを選択する。ポートＡにより、他のレ
ジスタ４６からレジスタ・フアイル４０にデータ
を書き込めると共に、「Ｌ」バス８４に読み出せ
る。他のアドレス・デコーダ４２が発生した信号
が、ポートＡによりアクセスするレジスタ・フア
イル４０の特定のレジスタを選択する。 マルチプレクサ（MUX）５６を介して、Ｓバ
ス８０のデータを演算ロジツク・ユニツト
（ALU）５４の「Ｂ」入力端に供給し、シフト・
レジスタ７２及びマルチプレクサ５８を介して、
Ｌバス８４のデータをALU５４のＡ入力端に供
給する。マルチプレクサ５２及びバツフア５３を
介して、レジスタ・フアイル４０又はレジスタ４
６のデータを交互にＤバス２４に供給できる。Ｌ
バス８４のデータは、レジスタ４６の入力とな
る。インストラクシヨン・バス（Ｉバス）１４
は、インストラクシヨンをインストラクシヨン・
デコーダ７８に伝送し、このデコーダ７８は、イ
ンストラクシヨンをデコードし、制御信号をプロ
セツサ１２の種々のコンポーネントに供給する。
なお、このインストラクシヨン・デコーダ７８の
動作は、システム・クロツク信号に同期してい
る。また、インストラクシヨン・デコーダ７８
は、アドレス・デコーダ４２及び４４を介して、
レジスタ・フアイル４０の両方のポートをアドレ
ス指定する。インストラクシヨン・バス１４によ
り伝送されるあるインストラクシヨンは、デー
タ・オペランドと共にデコードすべきインストラ
クシヨンを含んでおり、このデータ・オペランド
を「即時」レジスタ（IMMR）８６に入力とし
て供給する。マルチプレクサ５６を介して、レジ
スタ８６に蓄積されたデータをALU５４のＢ入
力端に供給する。 ALU５４は、Ａ及びＢ入力に対して４つの選
択可能な機能、即ち、加算、アンド（論理積）オ
ア（論理和）及び排他的オアの１つを実行でき
る。これら動作の１つを実行する前に、Ｂ入力を
反転することもできる。さらに、シフト・レジス
タ７２は、データをそのまま通過させたり、１ビ
ツトずつ左又は右に入力データをシフトさせた
り、４ビツトずつシフトさせたりできる。よつ
て、このシフト・レジスタ７２は、２又は16の乗
算、あるいは２の除算ができる。第２図のシフ
ト・レジスタ７２、ALU５４並びに総てのバツ
フア及びマルチプレクサの動作を、インストラク
シヨン・デコーダ７８からの信号により制御す
る。 ALU５４の出力データは、バツフア５５を介
してＬバス８４に戻し、更にシフト・レジスタ７
２を介して入力端に帰還することができるし、ま
た、レジスタ４６を介してレジスタ・フアイル４
０に蓄積することもできるし、更に、レジスタ４
６、マルチプレクサ５２及びバツフア５３を介し
てＤバス２４に伝送することもできる。ALU５
４の出力データは、マルチプレクサ６０を介し
て、「次のプログラム・カウンタ」レジスタ
（NPC）６２に入力として供給することもでき
る。レジスタ６２出力を入力として現在のプログ
ラム・カウンタ（CPC）レジスタ６４に供給し、
増分器６６によりレジスタ６４の出力を増分し
て、マルチプレクサ６０の付加入力端に供給す
る。割り込みロジツク回路７６は、ALU５４と、
第１図の制御器３０及びコプロセツサ３４を含む
外部信号源とからの割り込み、トラツプ及びリセ
ツト信号を受け、これらに応答して、マルチプレ
クサ６０に「例外ベクトル」入力を供給する。 CPCレジスタ６４は、現在のプログラム計数
と、フエツチすべきインストラクシヨンのアドレ
スと、インストラクシヨン・バス１４のアドレ
ス・ラインを介して第１図のローカル・インスト
ラクシヨン・メモリ１６、インストラクシヨン・
キヤシユ１８並びにDMA及びキヤシユ制御器３
０に転送すべきアドレスとを保持している。増分
器６６は、現在のプログラム計数を１だけ増分す
る。プロセツサが現在フエツチされているインス
トラクシヨンを実行するので、マルチプレクサ６
０は、増分器６６の増分したプログラム計数出力
を入力としてNPCレジスタ６２に供給するよう
に切り替わる。NPCレジスタ６２は、次のシス
テム・サイクルで入力イネーブルされて、次のプ
ログラム計数を蓄積する。次のインストラクシヨ
ン・フエツチを開始するために、NPCレジスタ
６２内のプログラム計数をCPCレジスタ６４に
シフトする。マルチプレクサ７０及びマルチプレ
クサ５８を介して、現在のプログラム計数を
ALU５４のＡ入力端にも供給する。これは、ジ
ヤンプ、ブランチ及びリターン動作を可能にする
ので、ALUのＢ入力端に供給した数を現在のプ
ログラム数計に加算し、NPCレジスタ６２に蓄
積して、次のプログラム計数を与える。現在のプ
ログラム計数を５個のレジスタ（PC−１〜PC−
５）６８のスタツクにシフトする。このスタツク
は、最後に実行したインストラクシヨンのアドレ
スをセーブする。プロセツサは、後述するインス
トラクシヨン・パイプラインを用いる。また、割
り込み又はトラツプが生じ、役立つた後に、通常
動作に戻すために、最後の５つのインストラクシ
ヨンを呼び出す必要がある。 プロセツサは、動作の通常モード、又は「例外
（又は「割り込み」）モードのいずれかで動作でき
る。この例外モードは、プロセツサが割り込みさ
れたときに常に生じる。レジスタ・フアイル４０
を２つのバンクに分割し、各バンクを別個のモー
ドに割り当てるので、割り込みが起きたとき、レ
ジスタ・フアイル４０をアクセスするのに必要な
割り込み処理ルーチンが、動作の通常モード期間
中にレジスタ・フアイル４０に累積されたデータ
を、配分する必要がない。割り込みロジツク回路
７６が、トラツプ、割り込み又はリセツトを検出
すると、この回路７６は、マルチプレクサ６０を
介して例外ベクトルをNPCレジスタ６２にロー
ドする。この例外ベクトルは、割り込み処理ルー
チンの開始アドレスを指示する。その後のトラツ
プ及び割り込みを実現する。すなわち、マスク不
能な割り込み、マスク可能な割り込み、演算トラ
ツプ、キヤシユ・ミス・データ、キヤシユ・ミ
ス・インストラクシヨン、システム・エラー及び
リセツトとなる。 Ｌバス８４は、２個の16ビツト・ステータス
（状態）レジスタ７４を読出し／書込みアクセス
する。これらレジスタ７４の一方は、動作の通常
モード期間中のプロセツサのステータスを示す
種々のフラグを記憶しており、他方は、例外モー
ド期間中のプロセツサのステータスを示す。２個
のステータス・レジスタは、５つのフラツグ、即
ち、２つのユーザ定義可能な入力フラツグ、２つ
のユーザ定義可能な出力フラツグ及び１つのフラ
ツグ書込みイネーブル出力フラツグを共有する。
他の11のフラツグは、各ステータス・レジスタに
複製され、これらは、プロセツサが通常モードか
例外モードかを示す割り込みロジツク回路７６か
らのモード・フラツグ、シフト・レジスタ７２か
らの５つのキヤリー・フラツグ、ALU５４から
の負、ゼロ、オバーフロー及びキヤリー・フラツ
グ、並びに割り込みイネーブル・フラツグを含
む。 第３図は、インストラクシヨン・バス１４に現
れるかもしれないインストラクシヨンの２つのク
ラスを表す。クラス１インストラクシヨンは、ビ
ツト32の０で識別する。クラス２インストラクシ
ヨンは、ビツト32の１で識別する。クラス１イン
ストラクシヨンにおいて、ビツト28〜31は、イン
ストラクシヨンの特性を表すインストラクシヨ
ン・コードを示し、ビツト27は、ALU５４のＢ
オペランドを反転すべきかを表し、ビツト25及び
26は、ALUの動作（ALU OP）を表し、ビツト
21〜24は、動作結果を受けるレジスタ・フアイル
４０内の特定のレジスタを表し、ビツト20は、即
時モード・レジスタ８６内に蓄積されたデータ
を、Ｓバス８０のデータの代わりにALU５４の
Ｂ入力端に供給すべきかを表す。ビツト19は、第
２図のステータス・レジスタ７４内に状態コー
ド・フラツグをセツトすべきかを表す。ビツト17
及び18は、ALU５４のＡ入力端にシフト・レジ
スタ７２をどのようにシフトするかを表す。ビツ
ト13〜16は、Ｌバス８４にデータを供給すべきレ
ジスタ・フアイル４０の特定のレジスタを表し、
ビツト１〜12は、インストラクシヨンが即時モー
ド・インストラクシヨンのとき、IMMRレジス
タ８６に蓄積すべき即時定数から構成されてい
る。インストラクシヨンが即時モードでないと
き、ビツト１〜４は、Ｓバス８０にデータを供給
するレジスタ・フアイル４０のレジスタを表し、
ビツト５〜12は、用いない。クラス２インストラ
クシヨンにおいて、ビツト21〜32は、演算インス
トラクシヨンのビツト21〜32と同じ機能であり、
ビツト１〜20は、中間レジスタ８６に蓄積すべき
定数を含んでもよい。 表１は、利用可能なインストラクシヨン・セツ
トを示し、ここで「ALUOP」は、以下のALU
動作の任意の１つである。ALU動作は、選択的
にシフトされないか、１ビツト左又は右にシフト
されるか、４ビツト左にシフトされるオペランド
Ａ及びオペランドＢを有するか、及び／又は、選
択的に反転されるキヤリー・ビツトを有する加算
（ADD）、排他的論理和（XOR）、論理和（OR）
又は論理積である。「Ｃ」は、「キヤリー」を表
し、「AT」は、演算トラツプをイネーブルする
こと、即ち、ALU又はシフタがオーバフローす
るとトラツプを発生することを表す。「SHEX」
は、「拡張されたシフト」、即ち、キヤリー・ビツ
トをシフト・レジスタ７２からステータス・レジ
スタ７４にシフトするか、このレジスタ７４から
シフトすることを表す。「CC」は、ステータス・
レジスタ内の状態コードを参照し、「PC」は、プ
ログラム・カウンタを表す。３つの異なるアドレ
ス指定モードが、各Ｉ／Ｏインストラクシヨン、
即ち、レジスタ、レジスタ＋／−12ビツト・オフ
セツト、及び指示されたレジスタ＋に対して利用
可能である。

【表】

【表】 第４Ａ図は、演算、制御、ロード及び蓄積イン
ストラクシヨンをフエツチ及び実行するのに必要
なプロセツサ・サイクルを示している。演算及び
制御インストラクシヨンは、３つのサイクル、即
ち、ローカル・インストラクシヨン・メモリ又は
インストラクシヨン・キヤシユからインストラク
シヨンを得るインストラクシヨン・フエツチ・サ
イクル（IF）、ALUがインストラクシヨンを実行
する実行サイクル（EX）、及び、ALU出力デー
タをレジスタ・フアイルに蓄積する書込みサイク
ル（WB）を必要とする。蓄積型Ｉ／Ｏインスト
ラクシヨンも３つのサイクル、即ち、蓄積インス
トラクシヨンをフエツチする期間のSTサイクル、
データを受ける外部メモリ位置のアドレスを計算
する期間の実行サイクルEX、及び計算したアド
レスにデータを送る期間のデータ伝送サイクルＤ
を必要とする。ロード型Ｉ／Ｏインストラクシヨ
ンは、４つのサイクル、即ち、ロード・インスト
ラクシヨンをフエツチするLDサイクル、データ
のアドレスを計算するEXサイクル、外部メモリ
の計算したアドレスのデータを得て、第２図のレ
ジスタ４８に蓄積するＤサイクル、及びレジスタ
４８からレジスタ・フアイル４０にデータを転送
するWDサイクルを必要とする。 各インストラクシヨンは、３又は４クロツク・
サイクルを必要とするが、プロセツサは、１サイ
クル当たり１インストラクシヨンのシステム・ス
ループツトを得るために、インストラクシヨン・
パイプラインを用いることができる。パイプライ
ンを第４Ｂ図に示す。蓄積インストラクシヨン
は、システム・サイクル１期間中にフエツチし
て、サイクル２及び３期間中に実行する。サイク
ル２期間中、ALUが蓄積インストラクシヨン用
のアドレスを計算している間、ロード・インスト
ラクシヨンがフエツチされる。サイクル３期間
中、蓄積インストラクシヨンが参照したデータが
外部メモリに伝送され、ALUがロード・インス
トラクシヨン用のアドレスを計算し、インストラ
クシヨン・デコーダが演算インストラクシヨンを
フエツチする。サイクル４期間中、ロード・イン
ストラクシヨンにより計算されたアドレスのデー
タを第２図のレジスタ４８に蓄積し、演算インス
トラクシヨンを実行し、第２演算インストラクシ
ヨンをフエツチする。第２演算インストラクシヨ
ンは、サイクル５期間中に実行する。ロード及び
演算インストラクシヨン用のWB及びWDサイク
ルは、ユーザに見えないので、これらサイクル
は、第４図のインストラクシヨン・パイプライン
図に示していない。 第２図のプロセツサ１２は、好適には、超高速
であるが、大電力を消費するバイポーラ電流スリ
ー・ロジツク回路を用いて実現する。本発明によ
れば、充分な熱発散を行うために、一定インピー
ダンスの伝送ラインにより相互接続された１組の
分離した集積回路としてプロセツサ１２を実現す
る。第５図は、本発明によるコンピユータ・プロ
セツサを実現する集積回路の典型的な配列の平面
図である。４つの同じ集積回路（ALU１〜ALU
４）は、第２図のシフト・レジスタ７２、バツフ
ア５５、増分器６６、マルチプレクサ５６，５
８，６０，７０、ALU５４、レジスタ６２，６
４，６８，８６を実現する。４つの他の同じ集積
回路（RF１〜RF４）は、第２図のレジスタ・フ
アイル４０を実現する。１つの集積回路（STA）
は、第２図の状態レジスタ７４を実現し、他の集
積回路（DEC）は、第２図のインストラクシヨ
ン・デコーダ７８及び割り込みロジツク回路７６
を実現する。もう１つの集積回路（CLK）は、
クロツク及びスキユー制御回路であり、マスタ・
クロツク信号を発生し、他の集積回路の各々に伝
送する。後述の如く、伝送モジユール２００によ
りこれら11個の集積回路を相互接続する。 デユアル・ポート・レジスタ・フアイル４０
は、32個の単一ビツト・デユアル・ポート・メモ
リとして実現する。各デユアル・ポート・メモリ
は、30個の蓄積アドレスを有する。第６図は、こ
のデユアル・ポート・メモリのブロツク図であ
る。各デユアル・ポート・メモリ１１０は、分離
したデータ・バス、アドレス・バス及び制御バス
を介して、同時読出し及び／又は書込みアクセス
を行うのに適合する。メモリ１１０は、ｎ＝30ビ
ツトを蓄積し、各ビツトは、別々のアドレスに蓄
積する。よつて、各アドレスに対して、30個の別
個のデユアル・ポート・メモリ・ユニツト１１２
があり、これは、第７図の詳細なブロツク図に示
すように、１対のメモリ・セル（セルＡ１１４及
びセルＢ１１６）から構成される。この対の各セ
ルは、別個の差動データ入力信号（Ａ／AB及び
Ｂ／BB）、第２図のインストラクシヨン・デコ
ーダ７８からの別個の２進読出し／書込みイネー
ブル信号（SA〓及びSB〓）、共通差動「交差結
合」信号Ｙ／YBにより、独立にアクセス可能で
ある。なお、「〓」は、セル・アドレス０〜ｎ−
１を表す。 SA〓又はSB〓読出し／書込みイネーブル信号
が供給されるセルが読出し又は書込みアクセスさ
れるとき、この信号が出力する。ポートＡアドレ
ス・デコーダ４４は、SA〓読出し／書込みイネ
ーブル信号の選択した１つを出力する。このアド
レス・デコーダ４４は、第２図のインストラクシ
ヨン・デコーダ７８からのポートＡアドレス・バ
スADDR.Aにより伝送されたアドレスをデコー
ドする。任意のある時点には、１つのSA〓読出
し／書込みイネーブル信号のみが出力される。同
様に、ポートＢアドレス・デコーダ４２は、SB
〓読出し／書込みイネーブル信号の１つを出力す
る。このアドレス・デコーダ４２は、第２図のイ
ンストラクシヨン・デコーダ７８からのポートＢ
アドレス・バスADDR.Bにより伝送されたアド
レスをデコードする。 各メモリ・ユニツト１１２の各セルＡに供給さ
れるＡ／ABデータ入力信号は、ポートＡ書込み
制御回路１２２が発生する。この制御回路１２２
は、第２図のレジスタ４８からのポートＡ入力デ
ータ・バスDA′／DAB′で伝送されるデータ・ビ
ツトの状態をモニタすると共に、第２図のインス
トラクシヨン・デコーダ７８が発生した差動書込
み制御信号WA／WABもモニタする。特定のセ
ルＡがアクセスされると、適当な状態のデータ・
ビツトがポートＡ入力データ・バスDA′／
DAB′に出力され、このセルのアドレスがアドレ
ス・バスADDR.Aに出力される。次に、インス
トラクシヨン・デコーダは、書込み制御信号
WA／WABを出力する。次に、書込み制御回路
１２２は、ポートＡ入力データ・バスDA′／
DAB′のビツト状態に応じて、Ａ／ABデータ入
力信号の状態を第１又は第２（正又は負電圧）状
態に設定する。次に、ポートＡアドレス・デコー
ダ４２が発生した読出し／書込みイネーブル信号
SA〓がイネーブルした特定のセルＡは、Ａ／
ABデータ入力信号の状態に一致するように蓄積
したビツトの状態を設定する。その後、インスト
ラクシヨン・デコーダ７８は、書込み制御信号
WA／WABを出力しないので、ポートＡ書込み
制御回路１２２は、データ入力信号Ａ／ABを第
３状態に設定する。 第６及び第７図において、各メモリ・ユニツト
１１２のセルＡは、増幅器１２６の入力端に供給
するデータ出力信号XA／XABを発生する。こ
の増幅器１２６の出力端は、第２図のＳバス８０
に接続されたポートＡ出力データ・バスDA／
DABに接続される。 特定のセルＡを読出しアクセスするために、第
２図のインストラクシヨン・デコーダ７８は、デ
コーダ４４を用いて、セルのアドレスをポートＡ
アドレス・バスADDR.Aに出力し、ポートＡア
ドレス・デコーダ４２に適当な読出し／書込みイ
ネーブル信号SA〓を出力させる。しかし、ポー
トＡ書込み制御回路１２２への書込み制御信号
WA／WABは、出力しない。制御回路１２２は、
Ａ／AB入力データ信号をその第３状態にセツト
（設定）し、それに応じて、出力されたSA〓読出
し／書込みイネーブル信号によりイネーブルされ
た特定のセルＡが、蓄積されたデータ・ビツトの
状態に一致するように、そのXA／XABデータ
出力信号の状態を正又は負に設定する。次に、バ
ツフア（増幅器）１２６は、XA／XABデータ
出力信号に応答して、ポートＡ出力データ・バス
DA／DABのビツト状態を正又は負に駆動する。
よつて、特定のメモリ・ユニツト１１２のセルＡ
を読出しアクセスするために、インストラクシヨ
ン・デコーダは、WA／WAB書込み制御信号を
出力することなく、セルのアドレスをADDR.A
バスに出力する。セルＡを読出しイネーブルしな
いとき、そのXA／XABデータ出力信号を第３
状態に設定するので、増幅器１２６は、ポートＡ
出力データ・バスを正又は負にアクテイブに駆動
しない。 書込み制御回路１２２と同様に、ポートＢ書込
み制御回路１２４は、インストラクシヨン・デコ
ーダからのWB／WBB書込み制御信号をモニタ
すると共に、第２図のレジスタ４８からのDB′／
DBB′データ・バスのビツト状態もモニタする。
これに応答して、制御回路１２４は、各メモリ・
ユニツト１１２のセルＢに供給するスリー・ステ
ートＢ／BBデータ入力信号を発生する。各メモ
リ・ユニツト１１２のセルＢは、他の差動増幅器
１２８の入力端に供給するデータ出力信号XB／
XBBを発生する。この増幅器１２８の出力端は、
第２図のＬバス８４に接続されたポートＢ出力デ
ータ・バスDB／DBBに接続される。目的におい
て、Ｂ／BBデータ入力信号は、書込み制御回路
１２２が発生したＡ／ABデータ入力信号に類似
しており、SB〓読出し／書込みイネーブル信号
がイネーブルした特定のセルが同様な方法でデー
タ・ビツトを読出し、又は、書込みするようにす
る。 第７図に示すように、１対の直列接続抵抗器Ｒ
５及びＲ６に発生した差動交差結合信号Ｙ／YB
が、各メモリ・ユニツト１１２のセルＡ及びセル
Ｂを夫々アクセスする。電流源Ｉ４は、抵抗器Ｒ
５及びＲ６の間の接続ノード１１９に電流を供給
する。セルＡ及びＢに蓄積されたビツトが、正又
は負状態に一致しているとき、交差接続信号Ｙ／
YBは、同様な正又は負状態である。セルＡ又は
Ｂの一方に蓄積されたビツト状態がデータ書込み
アクセス期間中に変化すると、そのセルが交差結
合信号Ｙ／YBの状態を変化させ、この交差結合
信号の状態変化により、書込み動作の直後に、他
のセルに蓄積されたビツト状態が変化する。よつ
て、書込み動作期間中に、書込みアクセスされた
セルは、そのデータ入力信号の状態に応じて交差
結合信号Ｙ／YBの状態を制御し、書込みアクセ
スされないセルは、書込み動作に続いて、蓄積さ
れたデータ・ビツト状態を適当に設定することに
より、交差結合信号に応答する。 増幅器１２６及び１２８を除いた単一のメモ
リ・ユニツト１１２の回路図を第８図に示す。第
８図において、メモリ・セルＡ（デイバイス１１
４）は、第１及び第２の２エミツタ・トランジス
タＱ１及びＱ２を具えている。トランジスタＱ１
のコレクタをトランジスタＱ２のベースに接続
し、トランジスタＱ２のコレクタをトランジスタ
Ｑ１のベースに接続する。トランジスタＱ１のコ
レクタは、シヨツトキー・ダイオードＤ１及び抵
抗器Ｒ１の並列組合わせから成る電圧クランプ回
路１３２を介して、回路ノード１３０に結合す
る。同様に、トランジスタＱ２のコレクタは、他
のシヨツトキー・ダイオードＤ２及び他の抵抗器
Ｒ２の並列組合わせから成る他の電圧クランプ回
路１３４を介して、回路ノード１３０に結合す
る。読出し／書込みイネーブル信号SA〓を、ノ
ード１３０に供給する。データ入力信号Ａ／AB
を第３及び第４トランジスタＱ３及びＱ４のベー
ス間に供給する。これらトランジスタのコレクタ
は、夫々抵抗器Ｒ３及びＲ４を介して電圧源＋Ｖ
に結合する。トランジスタＱ３のエミツタは、ト
ランジスタＱ１の第１エミツタ及び第１電流源Ｉ
１に接続する。同様に、トランジスタＱ４のエミ
ツタは、トランジスタＱ２の第１エミツタ及び第
２電流源Ｉ２に接続する。交差結合信号Ｙ／YB
をトランジスタＱ１及びＱ２の第２エミツタ間に
供給するので、Ｙ／YBが正のとき、Ｑ１の第２
エミツタの電位がＱ２の第２エミツタより高くな
る。メモリ・セルＢ（デイバイス１１６）は、メ
モリ・セルＡと類似であるが、交差結合信号が、
逆極性で、（セルＡのトランジスタＱ１及びＱ２
に対応する）トランジスタＱ１′及びＱ２′の第２
エミツタ間に供給され、Ｙ／YBが正のとき、Ｑ
２′のエミツタの電位がＱ１′のエミツタより高く
なる。 第７及び第８図において、トランジスタＱ１又
はトランジスタＱ２がオンかにより、セルＡが蓄
積するビツト状態が決まる。この蓄積されたビツ
トは、トランジスタＱ１がオンで、トランジスタ
Ｑ２がオフのときに、第１状態（正）であり、ト
ランジスタＱ２がオンで、トランジスタＱ１がオ
フのとき、第２状態（負）である。トランジスタ
Ｑ１がオンのとき、このトランジスタは、抵抗器
Ｒ５を介して電流源Ｉ４に電流を供給し、そのコ
レクタ電位は、読出し／書込みイネーブル信号
SA〓の電圧以下になる。トランジスタＱ１のコ
レクタが「低」なので、トランジスタＱ２のベー
スは「低」で、トランジスタＱ２はオフに留まろ
うとする。トランジスタＱ２がオフなので、抵抗
器Ｒ２は、そのコレクタ電圧及びトランジスタＱ
１のベース電圧を上昇させて、トランジスタＱ１
をオンに維持しようとする。同様に、トランジス
タＱ２がオンのとき、このトランジスタは、抵抗
器Ｒ６を介して電流源Ｉ４に電流を供給し、その
コレクタは、ダイオードＤ２の電圧降下により、
読出し／書込みイネーブル信号SA〓の電圧以下
になる。トランジスタＱ２のコレクタが「低」な
ので、トランジスタＱ１のベースは「低」であ
り、トランジスタＱ１はオフである。トランジス
タＱ１がオフなので、抵抗器Ｒ１がトランジスタ
Ｑ２のベースを上昇させて、トランジスタＱ２を
オンに維持しようとする。 書込み動作期間中、セルＡに蓄積されたビツト
状態（即ち、トランジスタＱ２及びＱ１のコレク
タ間の電位の極性）は、交互に変わるかもしれな
い。例えば、蓄積されたビツトを負から正に（第
２状態から第１状態に）切り替えるために、トラ
ンジスタＱ４のベース電位が、トランジスタＱ３
のベース電位よりも高くなるように、データ入力
信号Ａ／ABを正に設定する。よつて、トランジ
スタＱ３のエミツタが、トランジスタＱ４のエミ
ツタより低電位になる。次に、読出し／書込みイ
ネーブル信号SA〓が出力されるので、トランジ
スタＱ１及びＱ２の両方のベースが上昇する。ト
ランジスタＱ１の第１エミツタは、トランジスタ
Ｑ２の第１エミツタよりも低電位で、トランジス
タＱ１をオンにする程そのベース電位よりも充分
低いので、トランジスタＱ１は、電流源Ｉ４の電
流のいくらかを流し始める。トランジスタＱ１の
増加したコレクタ電流により、トランジスタＱ２
のベース電位が下がり、トランジスタＱ２がより
少ない電流を流し始める。よつて、トランジスタ
Ｑ２のコレクタ電位が上昇し、トランジスタＱ１
をオンにするのを助ける。トランジスタＱ１及び
Ｑ２のコレクタ及びベース間のこの正帰還によ
り、トランジスタＱ１がオンになり、トランジス
タＱ２がオフになるので、蓄積されたビツト状態
が負から正に変化する。 蓄積されたビツトを正から負に（第１状態から
第２状態に）切り替えるために、データ入力信号
Ａ／ABを負（第２状態）に設定する。なお、ト
ランジスタＱ３のベース電位は、トランジスタＱ
４のベース電位より高い。よつて、トランジスタ
Ｑ２の第１エミツタを、トランジスタＱ１の第１
エミツタより低い電位に駆動する。 読出し／書込みイネーブル信号SA〓が出力さ
れると、トランジスタＱ２がトランジスタＱ１よ
りも電流を流し始め、トランジスタＱ２の増加し
たコレクタ電流がトランジスタＱ１のベースを下
げ、Ｑ１をオフにし始める。トランジスタＱ１及
びＱ２間の正帰還は、迅速にトランジスタＱ１を
オンにし、トランジスタＱ２をオフにするので、
蓄積されたビツト状態が切り変わる。 書込み動作以外の期間中、データ入力信号Ａ／
ABをその第３状態（ゼロ・ボルト）に設定し、
トランジスタＱ３及びＱ４のベースを同じ電位に
維持する。この場合、トランジスタＱ３及びＱ４
のコレクタ・エミツタ・インピーダンスはほぼ等
しく、差動データ出力信号XA／XABの状態は、
トランジスタＱ３及びＱ４のコレクタにおける電
流の相対量に依存する。読出し／書込みイネーブ
ル信号SA〓が「低」、即ち、セルＡが読出し／書
込みイネーブルされていないとき、トランジスタ
Ｑ１及びＱ２の第１エミツタが、それらのベース
よりも高電位であり、それらの第１エミツタに電
流が流れないように、抵抗器Ｒ３及びＲ４の大き
さと、電流源Ｉ１及びＩ２の大きさとを選ぶ。ト
ランジスタＱ３及びＱ４は、同じ量の電流を導通
させ、抵抗器Ｒ３及びＲ４の電圧降下は等しい。
よつて、出力データ信号XA／XABは、ゼロ電
位、即ち、その「第３」ロジツク状態である。 しかし、読出し動作期間中に、読出し／書込み
イネーブル信号SA〓が「高」に駆動される一方、
例えば、トランジスタＱ１がオンし、トランジス
タＱ２がオフすると、第１エミツタに電流を発生
するのに充分な量だけ、トランジスタＱ１のベー
スがその第１エミツタ電位よりも上昇する。この
電流は、コレクタ電流の量を減少させ、このコレ
クタ電流は、トランジスタＱ３を介して供給さ
れ、トランジスタＱ３のコレクタ電位をトランジ
スタＱ４のコレクタ電位より高くする。よつて、
出力データ信号XA／XABをその正の第１状態
に駆動する。 一方、読出し動作期間中に、読出し／書込みイ
ネーブル信号SA〓が「高」に駆動される一方、
トランジスタＱ２がオンになり、トランジスタＱ
１がオフになると、Ｑ２の第１エミツタに電流を
発生させるのに充分な量だけ、トランジスタＱ２
のベースは、その第１エミツタ電位より上昇す
る。この電流は、トランジスタＱ４を介して供給
される電流量を減らすので、トランジスタＱ４の
コレクタがトランジスタＱ３のコレクタ電位より
上昇する。よつて、出力データ信号XA／XAB
がその負の第２状態に駆動される。 セルＡが書込み動作期間中にその蓄積されたビ
ツトを変化させるとき、セルＡが交差結合信号
Ｙ／YBの状態を変化させることにも留意された
い。例えば、蓄積されたビツトがその正の第１状
態ならば、トランジスタＱ１がオンで、トランジ
スタＱ２がオフで、交差結合信号Ｙ／YBが正で
ある。書込み動作期間中、その結果、セルＡがト
ランジスタＱ２をオンにし、トランジスタＱ１を
オフにするとき、交差結合信号は、その負状態に
切り替わる。セルＢもセルＡと同様であり、書込
み動作期間中に、蓄積されたビツトの状態が変化
すると、セルＢも交差結合信号Ｙ／YBの状態を
変化できる。 セルＡが書込みアクセスされて、交差結合信号
の状態を変化させるとき、セルＢは、交差結合信
号のこの変化に直ちに応答しない。それは、電流
源Ｉ４の電流が総てセルＡを介して供給されるの
で、トランジスタＱ１′及びＱ２′がオフであるた
めである。セルＡが最早書込みイネーブルされな
いと、SA〓が「低」に駆動されて、電流源Ｉ４
がノード１１９の電位を下げる。トランジスタＱ
１′及びＱ２′の一方の第２エミツタが、交差結合
信号Ｙ／YBの状態で決まる他方よりも下がり、
トランジスタＱ１′及びＱ２′の一方をオンにする
ので、交差結合信号の状態に一致するように、蓄
積されたビツト状態を設定する。同様な方法で、
セルＢが書込みアクセスされた後、セルＡは、交
差結合信号の状態に一致するように、蓄積された
ビツト状態を設定する。 第９図は、第６図のポートＡ書込み制御回路１
２２の回路図である。ポートＢ書込み制御回路も
同様である。書込み制御回路１２２は、１組のト
ランジスタＱ５〜Ｑ１０、抵抗器Ｒ７及びＲ８、
電流源Ｉ５を具えている。トランジスタＱ７〜Ｑ
１０のエミツタを電流源Ｉ５に結合し、トランジ
スタＱ５及びＱ６のエミツタをトランジスタＱ８
のコレクタに結合する。トランジスタＱ５及びＱ
９のコレクタは、抵抗器Ｒ７を介して電圧源＋Ｖ
に結合し、トランジスタＱ６及びＱ１０のコレク
タは、抵抗器Ｒ８を介して＋Ｖに結合する。トラ
ンジスタＱ７のコレクタは、電圧源＋Ｖに直接接
続する。書込みイネーブル信号WA／WABをト
ランジスタＱ７及びＱ９のベースの間、並びにト
ランジスタＱ８及びＱ１０のベースの間に供給す
る。データ・バスDA′／DAB′をトランジスタＱ
６及びＱ５のベースに接続し、メモリ・ユニツト
に供給されるデータ入力信号Ａ／ABをＱ５及び
Ｑ６のコレクタ間に発生する。 WA／WAB書込み制御信号が発生しないと、
トランジスタＱ９及びＱ１０のベースが「高」に
駆動され、トランジスタＱ７及びＱ８のベースが
「低」に駆動されるので、トランジスタＱ９及び
トランジスタＱ１０がオンになり、トランジスタ
Ｑ７及びＱ８がオフになる。電流源Ｉ５が供給す
る等しい量の電流がトランジスタＱ９及びＱ１０
を介して、抵抗器Ｒ７及びＲ８間を通過するの
で、抵抗器Ｒ７の電位降下が抵抗器Ｒ８の電位降
下に等しくなる。よつて、トランジスタＱ５及び
Ｑ６のコレクタ電位は等しく、データ信号Ａ／
ABをその第３状態、即ち０ボルトに駆動する。
WA／WAB書込み制御信号が出力されると、ト
ランジスタＱ７及びＱ８がオンになり、トランジ
スタＱ９及びＱ１０がオフになる。電流源Ｉ５か
らの電流は、トランジスタＱ８を通過し、トラン
ジスタＱ５又はＱ６のどちらがオンかに応じて、
トランジスタＱ５又はＱ６を通過する。データ・
バスDA′／DAB′の信号が正の場合、電流がトラ
ンジスタＱ６及び抵抗器Ｒ８を通過して、トラン
ジスタＱ６のコレクタ電位を下げるので、データ
信号Ａ／ABを正に駆動する。データ・バス
DA′／DAB′の信号が負ならば、電流は、トラン
ジスタＱ５を通過して、このトランジスタのコレ
クタ電位を下げ、データ信号Ａ／ABを負に駆動
する。 第２図のALU５４を32個で１組の１ビツト
ALUとして実現する。第１０Ａ図は、これら
ALUの１個のブロツク図である。第１０Ａ図に
おいて、１ビツトALU２２９は、Ｄ型「XNOR
入力」ラツチ２３０を有しており、このラツチ
は、第２図のALU５４のＢ入力データである32
ビツトの１ビツトの入力端と、INVBビツト入力
端を有している。このINVBビツトは、第２図の
インストラクシヨン・デコーダ７８がデコーダす
るインストラクシヨンがＢ入力を反転すべきであ
ることを示すときに、インストラクシヨン・デコ
ーダ７８により「高」に駆動される。ラツチ２３
０は、インストラクシヨン・デコーダからのWB
ビツトにより入力がイネーブルされると、出力ビ
ツトB′＝Ｂ XOR INVB（ＢとINVBとの排他
的論理和）を発生する。よつて、B′は、INVBが
０ならば、Ｂに等しく、INVBが１ならば、Ｂの
反転である。ALU５４の32ビツトＡ入力データ
の１ビツトがＤ型ラツチ２３２の入力端に供給さ
れる。このラツチ２３２は、インストラクシヨ
ン・デコーダからのWA信号によりイネーブルさ
れた後に、入力ビツトＡの状態に一致する出力ビ
ツトB′を発生する。インストラクシヨン・デコ
ーダからのCLRA信号は、ラツチ２３２のリセツ
ト入力端に供給され、インストラクシヨン・デコ
ーダがA′を０にリセツトできるようにする。 ラツチ２３０及び２３２のA′及びB′出力を入
力として、１組のロジツク回路２３４，２３６，
２３８，２４０及び２４２に供給する。加算回路
２３６は、ビツトA′及びB′並びに他の１ビツト
ALUからのビツトCIN0の第１キヤリーを加算す
る。この第１キャリーは、第２図のALU５４へ
のＡ及びＢデータ入力の次の下位ビツトに応答す
る。他の加算回路２４０は、A′，B′及び下位の
１ビツトALUからのビツトCIN1の第２キヤリー
を加算する。（最下位の１ビツトALUにとつて、
ビツトのキヤリーは共に、ロジツク０レベル源に
拘束される。）インストラクシヨン・デコーダか
ら制御ビツトSXOR及びSANDを入力として受
けるAND／ORロジツク回路２４２は、次式に応
じて出力Ｇを発生する。 Ｇ＝［SXOR AND（A′ XOR B′）］ OR［SABD AND（A′ AND B′）］ 加算器２３６，２４０及びロジツク回路２４２
の出力を４×１マルチプレクサ２４６に入力とし
て供給する。このマルチプレクサの切替え状態を
インストラクシヨン・デコーダが発生したＦ及び
Ｃ〜Ｎ信号により制御する。マルチプレクサ２４
６の第４入力は、正電圧源に拘束される。マルチ
プレクサ２４６は、入力ビツトの選択した１つを
１ビツトALUの出力ビツトとして供給する。 第１キヤリー・ビツト伝播回路（CP）２３４
は、A′，B′及びCIN0ビツトを入力として受け、
次式に応じて、第１キヤリー出力ビツトCOUT0
を発生する。 COUT0＝［Ａ AND Ｂ］ OR［Ａ AND （NOT Ｂ） AND CIN0］ OR［（NOT Ａ） AND Ｂ AND CIN0］ 第２キヤリー・ビツト伝播回路（CP）２３８
は、A′，B′及びCIN1ビツトを入力として受け、
次式に応じて、第２キヤリー出力ビツトCOUT1
を発生する。 COUT1＝［Ａ AND Ｂ］ OR［Ａ AND （NOT Ｂ） AND CIN1］ OR［（NOT Ａ） AND Ｂ AND CIN1］ 各１ビツトALUが発生した第１及び第２キヤ
リー出力ビツトを、次の高位のALUの第１及び
第２キヤリー入力ビツトとして供給する。最高位
のALUのキヤリー出力ビツトをオーバフロー信
号としてインストラクシヨン・デコーダに供給す
る。 第１０Ａ図の装置は、バイポーラ・ジヤンクシ
ヨン・トランジスタを用いた差動電流ツリー・ロ
ジツク回路で実現する。第１０Ａ図の第１キヤリ
ー伝播回路２３２の回路図を第１０Ｂ図に示す
が、これは、差動電流ツリー・ロジツクの一例で
ある。１対のトランジスタQC１及びQC２のエミ
ツタは、電流源IC１を介して負電圧源VEEに結
合する。QC１のコレクタは、他の１対のトラン
ジスタQC３及びQC４のエミツタに接続し、QC
２のコレクタは、更に他の１対のトランジスタ
QC５及びQC６のエミツタに接続する。QC４及
びQC５のコレクタは、トランジスタQC７及び
QC８のエミツタに接続される。QC８のコレクタ
は、抵抗器RC１を介して正電圧源VCCに結合
し、QC７のコレクタは、他の抵抗器RC２を介し
てVCCに結合する。出力バツフア・トランジス
タQC９のベースをトランジスタQC３，QC７及
びQC６のコレクタに接続し、他の出力バツフ
ア・トランジスタQC１０のベースをQC８のコレ
クタに接続する。VCCをQC９及びQC１０のコ
レクタに供給する。QC９のエミツタは、電流源
IC２を介してVEEに結合し、QC１０のエミツタ
は、他の電流源IC３を介してVEEに結合する。 A′，B′，CIN0及びCOUT0信号は、総て差動
信号であり、A′をQC１及びQC２のベース間に供
給し、B′をQC３及びQC４のベース間並びにQC
５及びQC６のベース間に供給し、CIN0をQC７
及びQC８のベース間に供給する。COUT0は、
QC９及びQC１０のエミツタ間に発生する。例え
ば、A′及びB′が共に正（ロジツク状態１）のと
き、QC１及びQC３はオンであり、電流源IC１の
電流が抵抗器RC２を流れるように切替え、QC９
及びQC１０のベース間の電圧Ｖ０を正に駆動す
るので、COUT0を正に駆動する。他の例とし
て、A′が負で、B′が正で、CIN0が負のとき、ト
ランジスタQC２，QC５及びQC８はオンである
ので、電流がRC１に流れ、QC１０のベースを
「低」にするため、COUT0を負に駆動する。 バイポーラ・トランジスタを用いた差動電流ツ
リー・ロジツクの信号伝播は、高速である。さら
に、この回路に供給される電流は、切替え状態に
関係なく一定なので、多くの他の形式のロジツク
回路に存在する破壊的切替え遷移の発生を回避す
る。しかし、バイポーラ・トランジスタを用いた
電流ツリー・ロジツクは、かなりの量の熱を発生
するので、本発明では、第１図のFRISCプロセ
ツサ１２を第５図に示すようにいくつかの集積回
路に分割し、後述のように相互接続しているの
で、熱を発散するのに利用できる表面領域を増や
せる。このプロセツサは、種々の集積回路間のデ
ータ転送をクロツク信号に同期させるために、ク
ロツクされるラツチを用いて、これら集積回路の
出力をトラツプする。これらクロツク信号は、第
５図のCLK集積回路で発生し、他の集積回路に
転送される。しかし、分離した集積回路は、
CLK集積回路からの距離が異なるため、クロツ
ク信号が伝送する種々の経路の長さに応じた遅延
量だけ、他の集積回路の各々に伝送するクロツク
信号を遅延させている。入力及び出力バツフアの
固有遅延の違いによつても、クロツク信号遅延の
差が生じる。クロツク信号のパルスが各集積回路
に異なる時間に達すると、同期が失われる。 この問題を解決するために、第５図のCLK集
積回路は、スキユー補償回路を含んでおり、この
補償回路は、第５図の他の集積回路の各々にクロ
ツク信号を転送する。このクロツク信号の各パル
スは、集積回路に伝送する前に、調整可能に遅延
できるので、パルスは、同じ時間に各集積回路に
達する。第１１図は、CLK集積回路のスキユー
補償回路のブロツク図である。この第１１図にお
いて、このスキユー補償回路３１０は、マスタ・
クロツク発生器３１２が発生したクロツク信号
（CLOCK）を、複数の分離した集積回路３１６
の各々内のノード３１３に伝送する。CLOCK信
号は、個別の調整可能な遅延回路３１８及び伝送
ライン３１９を介して各ノード３１３に伝送され
る。CLOCK信号の各パルスが、各ノード３１３
にほぼ同時に到達するように、各遅延回路３１８
を調整してCLOCK信号を遅延する。マルチ位相
クロツクを必要とする各集積回路３１６内に実現
した位相発生器３１４は、ノード３１３に達する
クロツク信号をモニタし、１つ以上のクロツク位
相信号を発生する。このクロツク位相信号を用い
て、マルチ位相クロツクを実現する集積回路３１
６のタイミングを制御する。位相発生器に入力と
して供給されるRESET1信号が発生しなくなり、
CLOCK信号の第１パルスを受けた後、その後の
CLOCK信号パルスを総て受けながら、クロツク
位相信号が一定間隔で順次発生する。各集積回路
３１６の動作は、同じマスタCLOCK信号に同期
しており、各CLOCK信号パルスが同時点に各集
積回路に到達するので、個別の集積回路３１６
は、互いに同期して動作し、非同期通信チヤンネ
ルを必要とせずに、互いにデータを交換できる。 マスタ・クロツク発生器３１２は、好適には、
入力基準クロツク信号（REFCLK）の全パルス
に応答して、Ｎ出力CKOCK信号パルスを発生す
るリセツト可能な位相拘束ループ回路である。例
えば、高安定周波数の水晶制御発振器３２０によ
り、REFCLK信号を発生してもよい。マスタ・
クロツク発生器３１２は、RESET2用の入力端
を有する。この信号が発生すると、クロツク発生
器３１２のCLOCK出力を「高」に駆動して、こ
の発生器がクロツク信号を発生するのを妨げる。
開始制御回路３３４は、外部で発生したSTART
信号を受けると、RESET2信号を発生して、マ
スタ・クロツク発生器３１２をリセツトする。同
時に、開始制御回路３３４は、RESET1信号を
発生し、この信号は、各位相発生器をリセツトす
る。そして、開始制御回路３３４は、RESET1
信号の発生を止めて、位相発生器の動作をイネー
ブルし、その後、RESET2信号の発生も止めて、
マスタ・クロツク発生器の動作をイネーブルす
る。 好適には、開始制御回路３３４は、REFCLK
信号のパルスを計数する２個のカウンタ３３６及
び３３８を具えている。各計数は、START信号
でリセツトされる。START信号を受けると、カ
ウンタ３３６はRESET2信号を発生し、カウン
タ３３８はRESET1信号を発生する。カウンタ
３３６が所定数のREFCLK信号パルスを計数し
た後に、RESET2信号の発生を止め、カウンタ
３３８が所定数のREFCLK信号パルスを計数し
た後に、RESET1信号の発生を止める。 シフト・レジスタ３２４を介して各遅延回路に
別々に供給された５ビツト制御データC0〜C4に
より、各遅延回路３１８によるCLOCK信号の遅
延量が決まる。シフト・レジスタ３１４は、外部
で発生したLOADCLK信号パルスの各パルスに
応答して、外部で発生した直列DATA入力の各
ビツトをシフトする。詳細に後述する如く、遅延
要素モニタ３３０及び挿入遅延モニタ３３２が
夫々発生した１対のアナログ信号VCON.DE及び
VCON.INSにより、データC0〜C4が設定した各
遅延回路３１８の遅延を安定させる。 第１２図は、第１１図の典型的な遅延回路３１
８のブロツク図である。この遅延回路は、入力
CLOCK信号を緩衝する入力バツフア３４０と、
このバツフア３４０の出力を調整可能な遅延時間
だけ連続的に遅延させる一連の調整可能な遅延回
路（挿入遅延回路３４２、微調遅延回路３４４及
び粗調遅延回路３４６）と、粗調遅延回路３４６
の出力をバツフアする出力増幅器３４８とを具え
ており、遅延回路３１８としての遅延した
CLOCK信号を発生する。粗調遅延回路３４６の
遅延は、mT＋Ｉ１秒に調整できる。なお、ｍ
は、０〜３の整数であり、Ｔは、固定されたユニ
ツト遅延時間であり、Ｉ１は、一定の「挿入」遅
延、即ち、回路３４６の最小遅延である。ｍの選
択は、第１１図に示す制御入力データC0〜C4の
ビツトC3及び及びC4の値で決まる。 微調遅延回路３４４は、（ｎ／８）Ｔ＋Ｉ２秒
の遅延に調整できる。なお、ｎは制御データビツ
トC0〜C2の値で決まる０から７の整数、Ｔは固
定されたユニツト遅延時間、Ｉ２は回路３４４の
一定の挿入遅延である。第１１図の挿入遅延モニ
タ３３２のVCON.INS制御信号出力の大きさに
応じて、挿入遅延回路３４２の遅延（Cins）を、
その全範囲にわたつて連続的に調整できる。第１
１図の遅延要素モニタ３３０が発生するVCON.
DE信号の大きさに応じて、微調及び粗調遅延回
路３４４及び３４６のユニツト遅延Ｔを制御す
る。 バツフア３４０及び３４８の遅延を夫々Ｄ１及
びＤ２とすると、遅延回路３１８の総合遅延
Ttotは、その構成要素３４０〜３４８の遅延の
和であり、次のようになる。 Ttot＝Ｄ１＋Dins＋（mT＋Ｉ１） ＋（nT／８＋Ｉ２）＋Ｄ２ ……［１］ 式［１］の項を整理すると、 Ttot＝［ｍ＋（ｎ／８）］Ｔ＋Tins ……［２］ となり、ここで、 Tins＝（Ｄ１＋Ｄ２＋Ｉ１＋Ｉ２＋Dins）
……［３］ である。式［２］の第１項は、制御データＣ０〜
C4で決まるｍ及びｎの値の種々の組合わせに応
じて、回路３１８の遅延をＴ／８秒刻みの32レベ
ルの１つに選択できることを表している。式
［２］の第２項Tinsは、遅延回路３１８の総合挿
入遅延であり、ｍ＝ｎ＝０のとき、最小遅延とな
る。 ｍ及びｎの値を一度選択したら、遅延回路３１
８の遅延Ttotが確実に一定になるには、ユニツ
ト遅延Ｔ及び挿入遅延Tinsの両方が一定になる
ことが必要である。上述の如く、Ｔの値を第１１
図の遅延要素モニタ３３０のVCON.DE出力信号
により制御し、式［３］のTinsのDins成分の値
を第１１図の挿入遅延モニタ３３２のVCON.DE
出力信号により制御する。詳細に後述するよう
に、遅延要素モニタ３３０は、ユニツト遅延Ｔを
連続的にモニタし、Ｔが一定になるように
VCON.DEを調整する位相拘束ループ回路であ
る。同様に、挿入遅延モニタ３３２は、連続的に
Tinsをモニタし、Tinsが一定になるように
VCON.INSを調整する。 挿入遅延回路３４２は、第１３図に回路図を示
す調整可能な遅延要素で実現する。CLOCK信号
及びVCOM.INS制御信号は、第１３図に示す如
く、差動信号である。差動入力CLOCK信号を、
エミツタ結合トランジスタ対Ｑ２１及びＱ２２の
ベース間並びにバツフア３５０に供給する。この
バツフア３５０は、わずかな量だけ入力CLOCK
信号を遅延させる。バツフア３５０の出力を、別
のエミツタ結合トランジスタ対Ｑ２３及びＱ２４
のベース間に供給する。トランジスタＱ２１及び
Ｑ２３のコレクタは、出力バツフア・トランジス
タＱ２６のベースを駆動し、トランジスタＱ２２
及びＱ２４のコレクタは、別の出力バツフア・ト
ランジスタＱ２５のベースを駆動する。トランジ
スタＱ２５及びＱ２６のベースは、夫々抵抗器Ｒ
１１及びＲ１２を介して正電圧源Vccに結合し、
トランジスタＱ２５及びＱ２６のエミツタは、
夫々一致した電流源３５２及び３５４を介して接
地に結合する。トランジスタＱ２１及びＱ２２の
エミツタをトランジスタＱ２７のコレクタに接続
し、トランジスタＱ２３及びＱ２４のエミツタを
トランジスタＱ２８のコレクタに接続する。トラ
ンジスタＱ２７及びＱ２８は、夫々抵抗器Ｒ１３
及びＲ１４を介して電流源３５６に結合する。
VCON.INS制御信号をトランジスタＱ２７及び
Ｑ２８のベース間に供給し、遅延した出力
CLOCK信号がトランジスタＱ２５及びＱ２６の
エミツタ間に現れる。 VCON.INSは、電流源３５６の電流出力の相
対的な配分を制御する。この電流出力は、トラン
ジスタＱ２１及びＱ２２のエミツタ、又はトラン
ジスタＱ２３及びＱ２４のエミツタを介して伝送
される。トランジスタＱ２１及びＱ２２は、これ
らトランジスタのベースにおける入力CLOCKを
増幅する差動増幅器を構成し、これらトランジス
タのコレクタに第１出力差動電流信号を発生す
る。Ｑ２１及びＱ２２の増幅器の利得は、トラン
ジスタＱ２７を介してこれらトランジスタＱ２１
及びＱ２２のエミツタに供給される電流源３５６
からの電流の配分により決まる。同様に、トラン
ジスタＱ２３及びＱ２４は、これらトランジスタ
のベースにおける増幅器３５０の出力信号を増幅
する差動増幅器を構成し、これらトランジスタの
コレクタに第２出力差動電流信号を発生する。Ｑ
２３及びＱ２４の増幅器の利得は、トランジスタ
Ｑ２８を介してこれらトランジスタＱ２３及びＱ
２４のエミツタに供給される電流源３５６からの
電流の配分により決まる。 入力CLOCK信号パルスの立ち上がり縁にて、
トランジスタＱ２１は、直ちに、トランジスタＱ
２６のベースを上昇させ始め、トランジスタＱ２
２は、トランジスタＱ２５のベースを降下させ始
めるので、トランジスタＱ２５及びＱ２６のベー
ス間の出力CLOCK信号電圧が「高」になり始め
る。しかし、トランジスタＱ２１，Ｑ２２，Ｑ２
５及びＱ２６の種々の容量は、出力CLOCK信号
が突然上昇するのを防ぐ。バツフア３５０には、
固有の遅延があり、入力CLOCK信号の立ち上が
り縁がバツフア３５０に達した後のある時、バツ
フア３５０がその出力信号を「高」に駆動するの
で、トランジスタＱ２３はトランジスタＱ２６の
ベースを上昇させ始め、トランジスタＱ２４はト
ランジスタＱ２５のベースを降下させ始める。 第１４図は、時点Ｔ０に入力CLOCK信号の立
ち上がり縁が遅延要素に達した後、出力CLOCK
信号が、最小負電圧VMINから最大正電圧
VMAXまで変化する際の過程を示すタイミング
図である。VCON.INSが大きく正ならば、電流
源３５６のほとんど総ての電流出力は、トランジ
スタＱ２１及びＱ２２のエミツタに向かい、トラ
ンジスタＱ２３及びＱ２４は、オフとなり、トラ
ンジスタＱ２５及びＱ２６のベースにいかなる電
流も供給しない。かかる場合、曲線３５８Ａに示
す如く、遅延された出力CLOCK信号の振幅は、
迅速に上昇する。VCOM.INSが交互に大きく又
負になると、トランジスタＱ２３及びＱ２４は、
オンになり、トランジスタＱ２１及びＱ２２はオ
フになる。そして、バツフア３５０の遅延した出
力にのみ応答して、出力CLOCK信号電圧が変化
する。この場合、出力CLOCK信号電流の立ち上
がりが、曲線３５８Ｄで示す如くバツフア３５０
の遅延時間だけ遅延する。曲線３５８Ａ及び３５
８Ｄを考察すると、出力CLOCK信号は、トラン
ジスタＱ２１及びＱ２２が電流源３５６の全電流
を流すとき、時点Ｔ１で、スレツシホールド電流
VTHより上昇し、トランジスタＱ２３及びＱ２
４が電流源３５６の全電流を流す時点Ｔ４にて、
VTHより上昇することが判る。VTHは、出力
CLOCK信号が状態を変化するとみなせるスレツ
シホールド電圧ならば、第１３図の遅延要素の
「遅延」は、出力CLOCK信号がスレツシホール
ド電圧より上昇する時間である。曲線３５８Ｂ
は、トランジスタＱ２１及びＱ２２が電流の約80
％を伝送し、トランジスタＱ２３及びＱ２４がこ
の電流の約20％を伝送するときの、出力CLOCK
信号電圧の上昇を示す。曲線３５８Ｃは、トラン
ジスタＱ２１及びＱ２２が電流の約20％を伝送
し、トランジスタＱ２３及びＱ２４がこの電流の
約80％を伝送するときの、出力CLOCK信号電圧
の上昇を示す。よつて、VCON.INSの大きさを
調整することにより、遅延要素の遅延をＴ１及び
Ｔ２間の任意の値に調整できることが判る。 第１５図は、微調遅延回路の回路図である。こ
の第１５図に示す如く、第１２図の微調遅延回路
３４４は、第１３図の遅延要素と類似している
が、第１２図のバツフア３５０を、第１３図の遅
延要素に類似している別の調整可能な遅延要素３
６０に置き換えている。また、デジタル・アナロ
グ変換器（DAC）３６２が、入力データC0〜C2
に応じて、トランジスタＱ２７及びＱ２８のベー
ス間に供給する制御信号を発生する。遅延要素３
６０の遅延が一定になるように、VCON.DE信号
が制御する。 粗調遅延回路３４６の詳細を第１６図に示す。
この粗調遅延回路３４６は、４個１組で、直列接
続された遅延要素３６６，３６８，３７０及び３
７２と、マルチプレクサ３７４とを含んでいる。
このマルチプレクサ３７４は、粗調遅延回路３４
６へのCLOCK信号入力、又は遅延要素３６６，
３６８及び３７０の１個の出力を選択的に第１２
図のバツフア３４８に伝送する。遅延要素３７２
の出力を用いないが、要素３７２を設けて、要素
３６６〜３７０が総て同様な出力負荷になるよう
にする。マルチプレクサ３７４の切替え状態は、
そこに供給されるC3及びC4制御データ・ビツト
により決まる。遅延要素３６６〜３７２の各々の
遅延は、ユニツト遅延Ｔであり、制御入力として
各遅延要素に供給されるVCON.DE信号により、
ユニツト遅延を一定に維持する。遅延要素３６６
〜３７２は、第１３図の回路図内の遅延要素に類
似しているが、VCON.INSでなくVCON.DEを
トランジスタＱ２７及びＱ２８のベース間に供給
している。 第１７図は、第１１図の遅延要素モニタ３３０
のブロツク図である。第１６図の遅延要素３６６
〜３７２に類似した遅延要素３８０，３８２，３
８４及び３８６を直列接続し、要素３８６の出力
信号を反転して、要素３８０に入力として供給し
ているので、周期8Tのリング型発振器３９１を
構成する。なお、Ｔは、各要素３８０〜３８６の
ユニツト遅延である。各要素の出力を、第１６図
のマルチプレクサ３７４に類似した34×１マルチ
プレクサ３８８の別々の入力端に供給する。マル
チプレクサ３８８への２つの制御入力ビツトをロ
ジツク・レベル「１」の電圧源に接続するので、
マルチプレクサ３８８は、常に遅延要素３８４の
出力を選択する。マルチプレクサ３８８の出力を
分周器３９０の入力として供給する。この分周器
３９０は、入力信号周波数を係数Ｋで分周して、
位相検出器３９２に供給する出力信号を発生す
る。位相検出器３９２は、分周器３９０の出力を
基準クロツク信号REFCLKと比較して、分周器
３９０の出力信号がREFCLKより進んでいるか
遅れているかにより応じて、「高」又は「低」の
出力信号を発生する。フイルタ３９４は、位相検
出器の出力信号をろ波して、遅延要素モニタ３３
０のVCON.DE出力信号を発生する。VCON.DE
を遅延要素３８０〜３８６の制御入力端にも供給
する。よつて、分周器３９０の出力信号は、
REFCLKに位相拘束される。また、次式に応じ
て、分周器３９０の分周比Ｋが各遅延要素３８０
〜３８６のユニツト遅延期間Ｔを決める。 Ｔ＝8Tref／Ｋ ここで、Trefは、REFCLKの周期である。
REFCLKを水晶発振器のような高安定の信号源
で発生する場合、Ｔは、高安定であり、周囲温度
の変化、又は、遅延要素を用いる集積回路を製造
する際の材料又は製造工程のばらつきに影響され
ない。 第１８図は、第１１図の挿入遅延モニタ３３２
のより詳細なブロツク図である。モニタ３３２
は、第１１及び第１２図の遅延回路３１８と同じ
別の遅延回路３１８を具えており、この遅延回路
３１８は、入力及び出力バツフア３４０及び３４
８と、挿入遅延回路３４２と、微調遅延回路３４
４と、粗調遅延回路３４６とを具えている。しか
し、第１８図の遅延回路３１８において、バツフ
ア３４８の出力は、バツフア３４０の入力端に負
帰還しており、発振器４０１を構成する。粗調遅
延回路３４６の出力を分周器４００に入力として
供給する。この分周器４００は、係数Ｍで入力信
号周波数を分周して、出力信号を発生する。第１
７図の位相検出器３９２に類似した位相検出器４
０２の入力として、分周器４００の出力と共に、
基準クロツクREFCLK信号を供給する。フイル
タ４０４は、位相検出器４０２の出力をろ波し
て、遅延モニタ３３２のVCON.INS出力信号を
発生する。 VCON.INS信号を挿入遅延回路３４２の制御
入力端に供給し、VCON.DE信号を遅延回路３４
４及び３４６の制御入力端に供給する。遅延回路
３４４及び粗調遅延回路３４６のC0〜C4入力は、
「０」ロジツク・レベル源に接続されているので、
微調遅延回路３４４の遅延は、その挿入遅延Ｉ１
であり、粗調遅延回路３４６の遅延は、その挿入
遅延Ｉ２である。よつて、バツフア３４０の入力
端及びバツフア３４８の出力端間の総合遅延は、
上述の式［３］で定めた挿入遅延Tinsに等しく、
分周器４００の出力信号の発振周期は、MTins
である。分周器の出力信号は、基準クロツクの周
期Trefに位相拘束されているので、 Tins＝Tref／Ｍ ……［５］ となる。 Ｍは一定で、Trefは高安定なので、Tinsは高
安定である。VCON.INSが、第１１図の全遅延
回路３１８内の挿入遅延回路３４２に入力信号と
して供給されるので、総ての遅延回路３１８の理
想的な挿入遅延は、Tinsである。式［４］及び
［５］を式［２］に挿入すると、第１１図の各遅
延回路３１８の総合遅延は次のようになる。 Ttot＝［8m／Ｋ＋ｎ／Ｋ＋１／Ｍ］Tref
……［６］ 式［６］より、各遅延回路３１８の総合遅延
Ttotは、基準クロツクの周期Trefに比例し、比
例定数は、ｍ，ｎ，Ｋ及びＭの組合わせで決ま
る。Ｋ及びＭは一定の分周比であり、ｍ及びｎは
C0〜C4の値で決まる。したがつて、各遅延回路
３１８による遅延は、高安定の基準クロツクの周
期のように安定である。 第１９図は、第１１図の位相発生器３１４とし
て用いるのに好適な位相発生器のブロツク図及び
回路図であり、Ｎ個のクロツク位相信号PH1〜
PHNを発生する。各クロツク位相信号の周期は、
NTclock／２であり、Tclockは、マスタ
CLOCK信号の周期である。これらクロツク位相
信号は、互いにTclock／２秒だけ位相シフトし
ている。位相発生器３１４は、一連のＮ個の位相
発生器要素４０６を具えており、各位相発生器要
素は、３つの入力、即ち、RESET１信号、プリ
バイアス信号Vbin、及びタイミング制御信号Iin
に応答して、クロツク位相信号出力PH1〜PHN
の独立した１つを発生する。各位相発生器要素４
０６は、その位相信号出力と同相のVbout出力信
号も発生する。各位相発生器要素４０６のVbout
出力信号は、順次接続された次段の位相発生器要
素のプリバイアス入力信号Vbinとなり、Ｎ段目
の位相発生器要素のVbout出力は、順次接続され
た１段目の位相発生器要素のVbias入力となる。
第１１図のカウンタ３３８のRESET１信号出力
を並列に、各位相発生器要素４０６のRESET１
入力端に供給する。CLOCK信号をエミツタ結合
トランジスタ対Ｑ２９及びＱ３０のベース間に供
給し、これらトランジスタＱ２９及びＱ３０のエ
ミツタは、電流源４０８を介して接地する。トラ
ンジスタＱ２９のコレクタは、「奇数」位相発生
器要素４０６のIin入力端に接続する。これら位
相発生器要素は、奇数番号のクロツク位相信号
PH1，PH3……PH（Ｎ−１）を発生する（Ｎは、
常に偶数）。また、トランジスタＱ３０のコレク
タは、「偶数」位相発生器要素４０６のIin入力端
に接続する。これら位相発生器要素は、偶数番号
のクロツク位相信号PH2，PH4……PHNを発生
する。 電流源４０８からの電流がIin入力端に供給さ
れ、その時、プリバイアスVbin入力が「高」の
場合、各位相発生器要素は、そのクロツク位相信
号出力及びVboutを「高」に駆動する。入力電流
Iinが終了すると、位相発生器要素は、そのクロ
ツク位相及びVbout出力信号を「低」に駆動す
る。CLOCK信号が発振すると、それは、トラン
ジスタＱ２９及びＱ３０を交互にオンに切り替え
るので、電流源４０８を奇数及び偶数のクロツク
位相発生器要素のIin端子に交互に接続する。ト
ランジスタＱ２９がオンのとき、奇数クロツク位
相発生器要素の１つのみのブリバイアス入力信号
が「高」なので、奇数クロツク位相発生器要素の
１つのみが、その出力信号を「高」に駆動する。
同様に、トランジスタＱ３０がオンのとき、偶数
クロツク位相発生器の１つのみのプリバイアス入
力信号が「高」なので、偶数クロツク位相発生器
要素の１つのみが、その出力信号を「高」に駆動
する。特定のクロツク位相信号PH1〜PHNが出
力される度に、順次接続された位相発生器要素の
次段へのプリバイアス入力も出力される。そし
て、CLOCK信号が次に状態変化したとき、次の
位相発生器要素のクロツク位相信号出力が発生す
る。 第２０図は、PH1出力信号を発生する第１９
図の位相発生器要素４０６の回路図である。３エ
ミツタ・トランジスタＱ３１は、そのエミツタの
２つにPH1及びVbout信号を発生し、第３エミツ
タを別のトランジスタＱ３２のベースに接続す
る。Iin入力は、トランジスタＱ３２のエミツタ
に現れ、このトランジスタＱ３２のコレクタは、
抵抗器Ｒ１９を介して正電圧源Vccに接続する。
要素４０６のVbias入力もトランジスタＱ３２の
ベースに供給する。トランジスタＱ３２のコレク
タをトランジスタＱ３３のベースに接続し、トラ
ンジスタＱ３３のコレクタは、抵抗器Ｒ２０を介
してVccに結合する。トランジスタＱ３３のエミ
ツタを別のトランジスタＱ３４のエミツタに接続
し、トランジスタＱ３４のコレクタをVccに直接
接続する。トランジスタＱ３４のベースを基準電
圧源Vrefに接続する。RESET１信号をエミツタ
結合トランジスタ対Ｑ３５及びＱ３６のベース間
に供給し、トランジスタＱ３５及びＱ３６のエミ
ツタを電流源４１０に接続する。トランジスタＱ
３５のコレクタをトランジスタＱ３３及びＱ３４
のエミツタに接続し、トランジスタＱ３６のコレ
クタをトランジスタＱ３１のベースに接続する。 通常動作期間中、RESET１信号が負なので、
トランジスタＱ３５はオンで、トランジスタＱ３
６はオフである。よつて、トランジスタＱ３３及
びＱ３４のいずれがオンでいずれがオフかに応じ
て、電流源４１０からの電流は、トランジスタＱ
３５を介してトランジスタＱ３３又はトランジス
タＱ３４のいずれかを介して流れる。トランジス
タＱ３１がオフで、プリバイアス入力信号Vbias
が「高」のとき、CLOCK信号が、トランジスタ
Ｑ３２に電流を供給するように第１９図のトラン
ジスタＱ２９及びＱ３０を次に切り替える時に、
トランジスタＱ３２が電圧を導通し始める。トラ
ンジスタＱ３２のコレクタ・エミツタ経路を介し
て流れる電流は、トランジスタＱ３３のベースを
Vrefより下げ、電流源４１０からの電流をトラ
ンジスタＱ３４に切り替える。抵抗器Ｒ２０を流
れる電流が減ると、トランジスタＱ３１のベース
が上昇して、このトランジスタがオンするので、
PH1及びVbout信号を「高」に駆動する。プリバ
イアス入力Vbiasを供給する前段の位相発生器要
素内のトランジスタＱ３１が最早オンでなくて
も、トランジスタＱ３１の第３エミツタがトラン
ジスタＱ３２をオンに維持する。CLOCK信号が
状態を変えると、第１９図のトランジスタＱ２９
がオフになり、最早トランジスタＱ３２に電流が
供給されない。トランジスタＱ３２がオフとな
り、抵抗器Ｒ１９がトランジスタＱ３３のベース
をVrefより上昇させ、トランジスタＱ３３がオ
ンとなり、トランジスタＱ３４がオフになる。ト
ランジスタＱ３３がオンすると、トランジスタＱ
３１のベースを下げて、このトランジスタをオフ
とし、PH1を降下させる。しかし、次段のトラ
ンジスタＱ３２のベースにおける固有の容量によ
り、次段へのプリバイアスとして供給される
Vbout信号は、「高」に維持する。これにより、
第１９図のトランジスタＱ２９又はトランジスタ
Ｑ３０を介してIin入力端に電流を供給すると、
次段のトランジスタＱ３２がオンになるのを確実
にする。 第１９図の位相発生器要素４０６の総ては、第
２０図に示した要素に類似しているが、トランジ
スタＱ３５のコレクタは、PH1を発生する位相
発生器要素のみのトランジスタＱ３１のベースに
接続される。他の総ての位相発生器要素は、トラ
ンジスタＱ３５のコレクタをVccに接続する。
RESET１信号が発生すると（正に駆動される
と）、各位相発生器要素のトランジスタＱ３５は
オフ２なり、トランジスタＱ３６はオンになる。
第１位相発生器要素において、トランジスタＱ３
１がオンになるので、PH1を発生する。しかし、
他の総ての位相発生器要素において、Ｑ３５のコ
レクタは、Vccに接続され、トランジスタＱ３１
のベースには接続されていないので、トランジス
タＱ３１がオフになり、PH2〜PHNが「低」に
なる。CLOCK信号の次の立ち上がり縁の直前
に、RESET１信号はその結果として出力しない
とき、第１９図の電流源４０８からの電流がトラ
ンジスタＱ３２をオンにするまで、第１位相発生
器要素のトランジスタＱ３２の固有容量により、
このトランジスタＱ３２のベースは、「高」に留
まる。その後、CLOCK信号が状態を変化させ続
けると、クロツク位相信号PH1〜PHNを適切な
順序で出力する。よつて、PH1を出力するよう
に、RESET１信号の出力及び非出力は、第１９
図のクロツク位相発生器３１４の動作を初期化す
る。 各集積回路３１６の試験ピンを介して、第１１
及び第１９図の各位相発生器３１４内のトランジ
スタＱ２９のベースをアクセスする。これら試験
ピンは、システムを校正するときに用いる。
CLOCK入力の各パルスは、試験ピン４０９に試
験信号パルスを発生する。第１１図において、集
積回路対の試験ピンにおける試験信号を、ロジツ
ク・ゲート、例えば、排他的論理和（XOR）ゲ
ート（図示せず）に入力してもよく、このXOR
ゲートの出力をモニタして、他の試験ピン４０９
における試験信号の充分前又は後に、１つの試験
ピン４０９における試験信号パルスが立ち上がる
かを判断する。各遅延回路３１８に供給されるタ
イミング・データC0〜C4を反復的に調整して、
CLOCK信号パルスが同時に各試験ピン４０９に
達するのを確実にする。 本発明によれば、第５図の11個の分離した集積
回路と共に第１図の高速メモリ１６〜２２を実現
する集積回路をマウントし、伝送モジユール２０
０により相互接続する。この一部の断面図を第２
１図に示す。この伝送モジユールは、ポリイミ
ド・フイルムの誘電体層により分離されたマイク
ロストリツプの層を具えている。全部で11個の集
積回路を最上位の導電層の上に密着させ、各集積
回路のボンデイング・パツドを最上位層の導体に
接続するか、層を介して延びるボンド線及びビア
を介して、その下の層の導体に接続する。種々の
層の導体が、集積回路を相互接続する一定インピ
ーダンスの伝送線を形成する。 第２１図において、伝送モジユール２００は、
アルミニウムの基板２０１を具えており、その上
に、ポリイミド・フイルムの第１層２０２を被覆
する。薄い金属の第１導電層２０３をポリイミド
層２０２の上に形成し、導電層２０３の一部をエ
ツチングで除去して、層２０３の残つた部分で、
「Ｘ」方向、即ち、第２１図の右及び左に延びる
導体２０３′を形成する。第２ポリイミド層２０
４を導電層２０３の上に被覆し、第２導電層２０
５をポリイミド層２０４の上に被覆する。導電層
２０５をエツチングして、導体２０３′に直角の
「Ｙ」方向に延びる導体２０５′を形成する。次
に、第３ポリイミド層２０６を導電層２０５の上
に形成し、第３導電層２０７をポリイミド層２０
６の上に形成する。導電層２０７は、Ｘ及びＹの
両方向における接地面となる単一の導体である。
第４ポリイミド層２０８は、導電層２０７を覆
い、第４導電層２０９をポリイミド層２０８の上
に被覆する。層２０９は、伝送モジユール２００
の最上の層であり、Vcc電源電圧を伝送する。ア
ルミニウム基板２０１は、VEE電源電圧を伝送
する。 第２１図は、層２０９の上に密着された集積回
路２１０を示している。伝送モジユール２００の
製造において、ポリイミド層２０２，２０４，２
０６及び２０８の一部をエツチングで除去し、ポ
リイミド層の残つた穴を導電金属で埋めて、導電
層間を垂直に延びる「ビア」２１２を設け、異な
る層上の種々の導体間を電気的に相互接続する。
各集積回路２１０の下に大きなビア２１４を形成
して、熱伝導プラツトフオームを設ける。この上
に、熱伝導接着剤を用いて、集積回路２１０を密
着させる。集積回路２１０が発生した熱は、ビア
２１４に伝わり、ビア２１４を介して伝導し、ビ
ア２１６を介してアルミニウム基板２０１に伝わ
る。アルミニウム基板２０１は、熱を発散するの
を助ける大きな表面を有している。ボンド線２１
７により、集積回路２１０のボンデイング・パツ
ドをビア２１８に接続し、このビア２１８をその
下の導体に延す。コンデンサ２２０をVCC導電
層２０９の一端及びビア２２４の他端にハンダ付
けする。このビア２２４は、接地面層２０７に延
びる。一端がVCC導電層２０９ハンダ付けされ
た別のコンデンサ２２２の他端を、ビア２２６に
ハンダ付けする。このビア２２６は、基板２０１
に延びる。コンデンサ２２０及び２２２は、
VCC，VEE及び接地面間に生じる交流トランジ
エントを減衰させる。 第２１図では、説明のために、伝送モジユール
２００の構成要素の大きさを拡大している。導体
２０３′及び２０５′を基板２０１及びVEE導体
層２０７から分離するためのポリイミド層の厚
さ、及びＸ及びＹ信号導体の幅は、種々の集積回
路間のマイクロストリツプ伝送線の特性インピー
ダンスを制御し、所望で一定の特性インピーダン
スを与えるように制御できる。選択した特性イン
ピーダンスを与えるために、接地面上のマイクロ
ストリツプ導体の適当な間隙を決める方法は、当
業者に周知なので、詳細は省略する。マイクロス
トリツプ導体の寸法を調整して、伝送線のインダ
クタンス及び容量に比較して、伝送線の抵抗を無
視できるようにし、伝送線のRCライン充電時間
定数をできるだけ小さく保つて、信号遅延を減ら
すのが望ましい。 第２２図は、伝送モジユール２００の他の実施
例２００′を示しており、この実施例は、ウエハ
２６０上に含まれ、裁断されていない集積回路２
５０を相互接続している。（第２２図は、１個の
集積回路２５０を含むウエハ２６０の小さな部分
のみを示している。）第２２図において、第１導
電層２５１をウエハ２６０の上に被覆して、
VCC電源面を設ける。この層の一部をエツチン
グで除去して、導電ビアが延びる絶縁ギヤツプを
設ける。第１ポリイミド層２５２を導電層２５１
上に被覆し、接地面となる第２導電層２５３を層
２５２上に設ける。別のポリイミド層２５４は、
層２５３を覆い、それ自体は、層２５５で覆われ
る。この層２５５は、Ｙ方向に信号を伝達する導
体を含んでいる。ポリイミド層２５６を層２５５
上に被覆し、Ｘ方向に信号を伝達する導体を含む
他の導電層２５７を、層２５６上に被覆する。ポ
リイミド層２５８と、VEE電源面を構成する最
終導電層２５９とにより、層２５７を覆う。相互
接続される総ての集積回路が共通ウエハ上に実現
されるとき、この伝送モジユールの他の実施例２
００′は、有用である。それは、ウエハを裁断し、
ボンド線を個々の集積回路のボンド・パツドに接
続する必要がないからである。 ［発明の効果］ 図示し、上述した本発明は、１組に集積回路と
して実現できる。これら集積回路は、短い一定イ
ンピーダンスの伝送線で相互接続され、共通クロ
ツク信号により同期している。誘電体ポリイミド
層により分離された薄い金属導体により、集積回
路を相互接続する伝送線を形成している。また、
各集積回路への伝送前に、クロツク信号を調整可
能に遅延させている。よつて、クロツク信号が各
集積回路に流れる個々の経路の固有の遅延の差に
関係なく、クロツク信号のパルスが同じ時点に各
集積回路に到達する。コンピユータ・プロセツサ
に関連して本発明を説明したが、コンピユータ・
プロセツサ以外の大型で高速の同期ロジツク回路
にも本発明を利用できることが理解できよう。い
ずれにしても、本発明によれば、ロジツク回路を
複数の分離し相互接続された集積回路に分割する
ことにより、電力消費及び生産性を改善できる。
又、本発明によれば、集積回路の発生した熱を熱
伝導プラツトフオーム及びビアを介して基板に放
熱するので、発熱効果がよい。よつて、複数の集
積回路を接近して配置でき、全体として高速動作
が可能になる。

【図面の簡単な説明】

第１図は、本発明による縮小命令セツトコンピ
ユータ・システムのブロツク図である。第２図
は、第１図の縮小命令セツト・コンピユータ・プ
ロセツサのブロツク図である。第３図は、第２図
の縮小命令セツト・コンピユータ・プロセツサの
インストラクシヨンのビツト・パターンを示す図
である。第４Ａ図は、第２図の縮小命令セツト・
コンピユータ・プロセツサがインストラクシヨン
を実行するのに必要とする動作サイクルを示す図
である。第４Ｂ図は、第２図の縮小命令セツト・
コンピユータ・プロセツサが実行するインストラ
クシヨン・パイプラインを示す図である。第５図
は、インストラクシヨンを実行する第２図の縮小
命令セツト・コンピユータ・プロセツサを実現す
る集積回路の典型的な配列を示す平面図である。
第６図は、第２図のレジスタ・フアイルの部分を
実現するデユアル・ポート・メモリのブロツク図
である。第７図は、第６図のデユアル・ポート・
メモリの一部の詳細な回路図である。第８図は、
第７図のデユアル・ポート・メモリの一部の詳細
な回路図である。第９図は、第６図の書込み制御
回路の回路図である。第１０Ａ図は、第５図の
ALU１回路のブロツク図である。第１０Ｂ図は、
第１０Ａ図のキヤリー伝播回路の回路図である。
第１１図は、第５図のCLK集積回路のスキユー
補償回路のブロツク図である。第１２図は、第１
１図の遅延回路のブロツク図である。第１３図
は、第１２図の遅延要素の回路図である。第１４
図は、第１３図の遅延要素の動作を示すタイミン
グ図である。第１５図は、第１２図の微調遅延回
路の回路図である。第１６図は、第１２図の粗調
遅延回路のブロツク図である。第１７図は、第１
１図の遅延要素モニタのブロツク図である。第１
８図は、第１１図の挿入遅延モニタのブロツク図
である。第１９図は、第１１図の位相発生器のブ
ロツク図である。第２０図は、第１９図の位相発
生器要素の回路図である。第２１図は、第５図の
伝送モジユールの一部の断面図である。第２２図
は、第５図の伝送モジユールの他の実施例の一部
の断面図である。 図において、２４，８０及び８４はバス、４０
はレジスタ・フアイル、５４は、演算ロジツク手
段、２００は伝送手段、２１４は熱伝導プラツト
フオーム、３１２はマスタ・クロツク信号発生手
段、３１８は遅延回路、RF１〜RF４，ALU１
〜ALU４，STA及びDECは集積回路である。

Claims (1)

1. 【特許請求の範囲】 １ 夫々コンピユータの分割された機能動作をク
   ロツク信号に同期して実行する回路を有する複数
   の第１集積回路と、 マスタ・クロツク信号を発生するマスタ・クロ
   ツク発生手段と、 夫々上記マスタ・クロツク信号を入力として受
   け、上記マスタ・クロツク信号に対して遅延した
   独立の出力クロツク信号を発生する複数の遅延回
   路を有する第２集積回路と、 交互に配置された複数の誘電体及び複数の導電
   層により構成され、一面が基板上に設けられ、該
   基板にビアにより結合された熱伝導プラツトフオ
   ームが他面に設けられ、上記伝導層が一定の特性
   インピーダンスの伝送線を形成して上記第１及び
   第２集積回路並びに上記マスタ・クロツク発生手
   段間で上記クロツク信号及びデータ信号を伝送す
   る伝送手段とを具え、 上記遅延回路の遅延時間を独立して調整して上
   記第１集積回路に到達する上記出力クロツク信号
   の遅延時間差を補償し、上記第１集積回路内の回
   路動作を同期させると共に、上記第１及び第２集
   積回路の少なくとも１個は上記熱伝導プラツトフ
   オーム上に配置されて、この集積回路の発生した
   熱を上記熱伝導プラツトフオーム及び上記ビアを
   介して上記基板に放熱することを特徴とするコン
   ピユータ。