JPH0553073B2 - - Google Patents
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- JPH0553073B2 JPH0553073B2 JP61079419A JP7941986A JPH0553073B2 JP H0553073 B2 JPH0553073 B2 JP H0553073B2 JP 61079419 A JP61079419 A JP 61079419A JP 7941986 A JP7941986 A JP 7941986A JP H0553073 B2 JPH0553073 B2 JP H0553073B2
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Description
（産業上の利用分野）
本発明は、大電力を扱うことのできる静電誘導
型サイリスタやゲートターンオフ・サイリスタ等
の半導体装置の改良に関する。特に、本発明は、
大電流の高速のスイツチングが可能で、かつ低い
順方向電圧降下および高い主電極間阻止電圧を有
するスイツチング用の半導体装置に関する。 （従来の技術） パルス幅変調方式による電動機の制御やスイツ
チング電源等の応用に於て、スイツチング速度が
あまり速くないと制御周波数を高くした場合、ス
イツチング損失が大きくなり、装置の放熱設計が
複雑になり、大型化を招くことになる。制御周波
数を低くして人間の可聴周波数（20kHz以下）に
なると、装置の出す騒音が作業者に不快感を与え
る。それを避けるため防音を施そうとすれば結局
は大型化を招くという矛盾を生じることになる。 更に、トランス等インダクタンス機器はその重
量が周波数の1/2乗に反比例するといわれており、
この点からも制御周波数を低くすることは装置の
大型化を招くことになる。 従つて、このパルス幅変調方式による電動機の
制御やスイツチング電源の応用においては、制御
周波数を高くする必要があり、そのためにも高速
のスイツチングが要求されている。また、損失に
おいては前記スイツチング損失の他にオン損失を
少なくすることも重要であり、このオン損失の低
減には低い順方向電圧降下の実現が必要である。 更に、高電圧ライン系統への応用には数キロボ
ルトという高い主電極間阻止電圧が要求されてい
る。 静電誘導型サイリスタおよびゲート・ターンオ
フ・サイリスタで代表される半導体装置は、互い
に反対導電型高不純物密度領域よりなるカソード
領域およびアノード領域の２つの主電極領域を備
え、これらの２領域の間の一部に低不純物密度領
域を有し、カソード領域の近傍に主電流を制御す
るゲート領域を持つている。 この種の従来の半導体装置においては、一般
に、前記低不純物密度領域を厚くすることによつ
て高い主電極間阻止電圧を実現できることが知ら
れている。また、そのような半導体装置において
高速のスイツチングを実現するため、最も一般的
には金拡散等によつて前記低不純物密度領域の全
域にわたつて一様に荷電担体の寿命を短くする方
法が試みられている。しかしながら、この方法で
は十分な高速化を実現できる程度に荷電担体寿命
を短くすると、順方向の電圧降下が著しく高くな
つてしまい、高速のスイツチングと低い順方向電
圧降下を両立させることができなかつた。 このような問題点を解決し、高速のスイツチン
グと低い順方向電圧降下を両立させるため、静電
誘導型サイリスタにおいて前記低不純物領域中に
主電流方向に対して局所的に荷電担体寿命の比較
的短い領域を設けた構造が提案された。 しかし、この構造では、荷電担体寿命の比較的
短い領域をただ１箇所設けただけであり、高い主
電極間阻止電圧を実現しようとして前記低不純物
密度領域を厚くした場合、十分な高速スイツチン
グと十分な低順方向電圧降下とを両立することが
できなかつた。 （発明が解決しようとする問題点） 本発明の目的は、互いに反対導電型高不純物密
度領域よりなるカソード領域とアノード領域との
２つの主電極領域を備え、それらの２つの主電極
領域の間の一部に低不純物密度領域を有し、前記
カソード領域の近傍に主電流を制御するゲート領
域を有する従来の半導体装置における前述の問題
点を解決することにある。 即ち、本発明は半導体装置において、高速のス
イツチング、低い順方向電圧降下および高い主電
極間阻止電圧の３つの条件を共に満足せしめる構
造を提供することを目的とするものである。 （問題点を解決するための手段） 本発明は、前記目的を達成するため、互いに反
対導電型高不純物密度領域よりなるカソード領域
とアノード領域との２つの主電極領域を備え、前
記２つの主電極領域の間の一部に低不純物密度領
域を有し、前記カソード領域近傍に主電流を制御
するゲート領域を有する半導体装置において、前
記低不純物密度領域の中の、ゲート領域の近傍
と、主電流の遮断過程の最後に空乏化する領域な
いし最後まで空乏化しない領域とに、荷電担体寿
命の比較的短い局所的領域を設けたことを特徴と
する半導体装置である。 （作用） 説明をわかりやすくするため、まず、互いに反
対導電型高不純物密度領域よりなるカソード領域
とアノード領域の２領域を備え、それらの２領域
の間の一部に低不純物密度領域を有し、前記カソ
ード領域の近傍に主電流を制御するゲート領域を
有する半導体装置において、本発明を実施する前
の基本的動作を説明する。説明の便宜上カソード
領域としてn+領域、アノード領域としてp+領域
を仮定する。 上記構成の半導体装置は遮断状態では、低不純
物密度領域中に厚く空乏層が拡がるので、その半
導体装置中の最大電界強度は小さく押さえられ、
高い主電極間阻止電圧が実現できる。 導通状態では、低不純物密度領域中にn+カソ
ード領域およびp+アノード領域から電子および
正孔がそれぞれ注入されるので、低不純物密度領
域の抵抗は下がり低い順方向電圧降下を実現でき
る。この際に、低不純物密度領域の荷電担体寿命
が長いと、導通状態における低不純物密度領域の
荷電担体密度がより高くなるので、順方向電圧降
下はより低くなる。 遮断状態から導通状態へのスイツチングはn+
カソード領域に対してゲート領域を正電圧にバイ
アスすることによつて行う。ゲート領域を正電圧
にバイアスすると、n+カソード領域から低不純
物密度領域へ電子が注入される。注入された電子
は、空乏層中の電界によつて高速にp+アノード
領域の近傍に達し、p+アノード領域からの正孔
の注入を誘起する。注入された正孔は、空乏層中
の電界によつて高速にn+カソード領域の近傍に
達し、n+カソード領域からの電子の注入を促進
する。このような繰り返しが正帰還作用となり、
低不純物密度領域は電子と正孔によつて充満し、
その領域は低抵抗となつて半導体装置は導通状態
となる。従つて、上述の導通過程は高速である。 導通状態から遮断状態へのスイツチングはn+
カソード領域に対してゲート領域を負電圧にバイ
アスすることによつて行われる。ゲート領域が負
電圧にバイアスされるとn+カソード領域からの
電子の注入が止まり、前述の正帰還が止まる。そ
の後は、低不純物密度領域中の電子および正孔が
再結合し消滅するのに従つて、ゲート領域近傍か
ら低不純物密度領域中に空乏層が拡がつて行き、
半導体装置は遮断状態となる。つまり、この遮断
過程は、低不純物密度領域中の荷電担体寿命に強
く依存する。その荷電担体寿命は、低い順方向電
圧降下を実現するため長いので、遮断過程はおそ
い。 以上は本発明の特徴とする構成を含まない半導
体装置について、その基本動作を説明したが、次
に改良された本発明による半導体装置の動作につ
いて説明する。即ち、上記半導体装置に対して本
発明を実施し、低不純物密度領域の中の、カソー
ド領域の近傍と、主電流遮断過程の最後に空乏化
する領域ないし最後まで空乏化しない領域とに、
荷電担体寿命の比較的短い局所的領域を設けた場
合の動作について説明する。 主電極間阻止電圧は、低不純物密度領域の不純
物密度に主に依存するが、本発明の特徴とする前
述の局所的領域を設けることによつて不純物密度
は変化しないので、局所的領域を設けない場合と
同様に高い。 順方向電圧降下は、導通状態における低不純物
密度領域の荷電担体密度分布に主に依存するが、
本発明の前記局所的領域を設けることによつて、
荷電担体密度分布は局所的影響しか受けないの
で、順方向電圧降下の上昇は小さい。 遮断状態から導通状態へのスイツチングは、低
不純物密度領域への荷電担体の注入量が、再結合
量に比較して非常に大きな場合再結合量に依存し
ない。従つて、本発明の特徴とする局所的領域を
設けても、その導通過程は高速のままである。 導通状態から遮断状態へのスイツチングは、低
不純物密度領域の荷電担体寿命に主に依存し、本
発明の構成によつて非常に高速となる。その理由
を以下に詳しく説明する。 ゲート近傍に設けた荷電担体寿命の比較的短い
局所的領域は、n+カーソド領域前面の正孔密度
を下げてn+カソード領域からの電子の注入を止
めるのを助けると共に、低不純物密度領域中の荷
電担体密度を下げることによつて、遮断過程の前
半の高速化に有効である。しかしながら、遮断過
程において、ゲート領域近傍から低不純物密度領
域の空乏化が進み、その局所的領域が空乏化する
と、もはや荷電担体の消滅にとつて有効でなくな
り、遮断過程の高速化に寄与しない。一方、主電
流の遮断過程において最後に空乏化する領域ない
し最後まで空乏化しない領域に設けた荷電担体寿
命の比較的短い局所的領域は、主電流遮断過程前
半で低不純物密度領域中の荷電担体を再結合させ
消滅させるが、前記定義から遮断過程の後半でよ
り有効に作用することは明らかである。従つて、
その局所的領域は主に遮断過程の後半の高速化に
有効である。即ち、荷電担体寿命の比較的短い本
発明による局所的な２領域を共に設けることによ
つてのみ、主電流遮断過程の著しい高速化が達成
される。どちらか一方のみでは遮断過程の前半あ
るいは後半が高速化されるだけであり、しかも高
速化の程度は低い。 以上に説明したように、本発明は、主電極間阻
止電圧を得るための低不純物密度領域の中の、カ
ソード領域の近傍の領域と、主電流遮断過程の最
後に空乏化する領域ないし最後まで空乏化しない
領域とに、荷電担体寿命の比較的短い局所的領域
を共に設けることによつて、高い主電極間阻止電
圧、低い順方向電圧降下、および高速のスイツチ
ングを同時に実現することができる。 （実施例） 第１実施例 本発明を表面ゲート型ｎチヤネル静電誘導型サ
イリスタに対して適用した第１実施例について説
明する。ｎチヤネル型の場合、基本的にはp+n-
n+あるいはp+n′n-n+ダイオードのカソードとな
るn+領域近傍にp+のゲート領域をメツシユ状或
いはストライプ状に設けた構造を有する。 第１図は第１実施例の静電誘導型サイリスタの
断面構造を１ユニツト分だけ示すものである。 不純物密度が約１×1014cm-3、厚さが約250μm
のｎ型シリコン基板に対して、一方の表面からボ
ロンを全面に拡散し、拡散深さ10μmのp+アノー
ド領域１２を形成する。次にもう一方の表面から
ボロンおよびヒ素を順次選択拡散して拡散深さ
4μmのp+ゲート領域１３および拡散深さ0.5μmの
n+カソード領域１１をそれぞれ形成する。その
後、カソード領域１１、アノード領域１２、ゲー
ト領域１３にそれぞれ結合した厚さ5μmのアルミ
ニウム電極配線１１′を１２′，１３′施す。１０
は絶縁膜である。最後に、素子の両表面から陽子
線を1.1MeVのエネルギーで約１×1012陽子粒／
cm2の照射量だけ照射し、領域１５，１６を形成し
て第１図に示した本発明の構造の静電誘導型サイ
リスタを制作した。1.1MeVのエネルギーを持つ
陽子線は素子表面から約20μmの深さまで透過す
る。陽子線の照射による結晶格子への損傷の度合
いは、陽子線の透過する深度の限界の位置付近に
ある領域が陽子線の通過経路に属する領域より甚
だしく大きい。従つて、荷電担体寿命を減少させ
た局所的領域１５，１６は本実施例の場合、素子
表面より約20μm（ゲート領域から数μmないし十
数μm）の深さの近傍に局在していることになる。 主電極間阻止電圧は、順方向および逆方向共に
約1KVであり、この値は局所的領域１５，１６
の有無に依存しない。 順方向電圧降下は、アノード電流IA（主電流）
が50Aのとき、局所的領域１５，１６を共に持た
ない静電誘導型サイリスタで1.3V、局所的領域
１５，１６を共に持つ本実施例の静電誘導型サイ
リスタで2.95Vと、本発明を採用してもわずか２
倍程度の増加にとどまる。 この第１実施例によるスイツチング特性を調べ
るため、導通させたいタイミングにゲートに正電
圧をパルス的に加え、遮断させたいタイミングに
ゲートに負電圧をパルス的に加えて、種々の静電
誘導型サイリスタのスイツチング波形を測定し
た。なお、アノードに印加した電圧は100Vであ
る。 第２図はその結果を示すもので、アノード電流
IA（主電流）のスイツチング波形として、低不純
物密度領域１４の中に、荷電担体寿命の比較的短
い局所的領域１５，１６を共に持たない静電誘導
型サイリスタの波形ａ、局所的領域１５のみを持
つものの波形ｂ、局所的領域１６のみを持つもの
の波形ｃ、局所的領域１５，１６を共に持つ本発
明によるものの波形ｄが示されている。 第２図から判かるように、ターンオン時間（導
通過程に要する時間で、ゲートにオン信号が入つ
てからアノード電流IAが90％に達するまでの時
間）は、上記４種類のどの静電誘導型サイリスタ
も同じで、約0.2μsecと高速であつた。ターンオ
フ時間（遮断過程に要する時間であり、蓄積時間
tstgと立ち下がり時間tfの合計）は、局所的領域
１５，１６によつて著しい影響を受ける。 なお、蓄積時間tstgはゲートにオフ信号が入つて
からアノード電流IAが90％に下がるまでの時間、
立ち下がり時間tfはアノード電流IAが90％から10
％まで下がる時間である。 荷電担体寿命の比較的短い局所的領域１５，１
６を共に持たない静電誘導型サイリスタでは、蓄
積時間tstgは0.85μsecと比較的高速であるが、立
ち下がり時間tfは6μsecとあまり高速ではない。 それに対して、局所的領域１５のみを付加した
静電誘導型サイリスタでは、その蓄積時間tstgは
0.7μsecでありあまり変わらないが、立ち下がり
時間tfは1.35μsecとなり若干高速になつている。 一方、局所的領域１６のみを付加した静電誘導
型サイリスタでは蓄積時間tstgは0.2μsecと若干
高速になるが、立ち下がり時間tfは4.7μsecとあま
り高速にはならない。 以上に対して、領域１５，１６を共に持つ本発
明の静電誘導型サイリスタでは、tstgは0.17と若
干高速になり、しかもtfは0.05μsecと非常に高速
になる。つまり、本発明の採用によりスイツチン
グ時間（ターンオン時間とターンオフ時間の合
計）は、約7μsecからやく0.4μsecと非常に短くな
る。言い換えると、スイツチング速度は本発明を
実施しない静電誘導型サイリスタに比べ約18倍高
速になつた。 以上の結果を次の表に示す。
型サイリスタやゲートターンオフ・サイリスタ等
の半導体装置の改良に関する。特に、本発明は、
大電流の高速のスイツチングが可能で、かつ低い
順方向電圧降下および高い主電極間阻止電圧を有
するスイツチング用の半導体装置に関する。 （従来の技術） パルス幅変調方式による電動機の制御やスイツ
チング電源等の応用に於て、スイツチング速度が
あまり速くないと制御周波数を高くした場合、ス
イツチング損失が大きくなり、装置の放熱設計が
複雑になり、大型化を招くことになる。制御周波
数を低くして人間の可聴周波数（20kHz以下）に
なると、装置の出す騒音が作業者に不快感を与え
る。それを避けるため防音を施そうとすれば結局
は大型化を招くという矛盾を生じることになる。 更に、トランス等インダクタンス機器はその重
量が周波数の1/2乗に反比例するといわれており、
この点からも制御周波数を低くすることは装置の
大型化を招くことになる。 従つて、このパルス幅変調方式による電動機の
制御やスイツチング電源の応用においては、制御
周波数を高くする必要があり、そのためにも高速
のスイツチングが要求されている。また、損失に
おいては前記スイツチング損失の他にオン損失を
少なくすることも重要であり、このオン損失の低
減には低い順方向電圧降下の実現が必要である。 更に、高電圧ライン系統への応用には数キロボ
ルトという高い主電極間阻止電圧が要求されてい
る。 静電誘導型サイリスタおよびゲート・ターンオ
フ・サイリスタで代表される半導体装置は、互い
に反対導電型高不純物密度領域よりなるカソード
領域およびアノード領域の２つの主電極領域を備
え、これらの２領域の間の一部に低不純物密度領
域を有し、カソード領域の近傍に主電流を制御す
るゲート領域を持つている。 この種の従来の半導体装置においては、一般
に、前記低不純物密度領域を厚くすることによつ
て高い主電極間阻止電圧を実現できることが知ら
れている。また、そのような半導体装置において
高速のスイツチングを実現するため、最も一般的
には金拡散等によつて前記低不純物密度領域の全
域にわたつて一様に荷電担体の寿命を短くする方
法が試みられている。しかしながら、この方法で
は十分な高速化を実現できる程度に荷電担体寿命
を短くすると、順方向の電圧降下が著しく高くな
つてしまい、高速のスイツチングと低い順方向電
圧降下を両立させることができなかつた。 このような問題点を解決し、高速のスイツチン
グと低い順方向電圧降下を両立させるため、静電
誘導型サイリスタにおいて前記低不純物領域中に
主電流方向に対して局所的に荷電担体寿命の比較
的短い領域を設けた構造が提案された。 しかし、この構造では、荷電担体寿命の比較的
短い領域をただ１箇所設けただけであり、高い主
電極間阻止電圧を実現しようとして前記低不純物
密度領域を厚くした場合、十分な高速スイツチン
グと十分な低順方向電圧降下とを両立することが
できなかつた。 （発明が解決しようとする問題点） 本発明の目的は、互いに反対導電型高不純物密
度領域よりなるカソード領域とアノード領域との
２つの主電極領域を備え、それらの２つの主電極
領域の間の一部に低不純物密度領域を有し、前記
カソード領域の近傍に主電流を制御するゲート領
域を有する従来の半導体装置における前述の問題
点を解決することにある。 即ち、本発明は半導体装置において、高速のス
イツチング、低い順方向電圧降下および高い主電
極間阻止電圧の３つの条件を共に満足せしめる構
造を提供することを目的とするものである。 （問題点を解決するための手段） 本発明は、前記目的を達成するため、互いに反
対導電型高不純物密度領域よりなるカソード領域
とアノード領域との２つの主電極領域を備え、前
記２つの主電極領域の間の一部に低不純物密度領
域を有し、前記カソード領域近傍に主電流を制御
するゲート領域を有する半導体装置において、前
記低不純物密度領域の中の、ゲート領域の近傍
と、主電流の遮断過程の最後に空乏化する領域な
いし最後まで空乏化しない領域とに、荷電担体寿
命の比較的短い局所的領域を設けたことを特徴と
する半導体装置である。 （作用） 説明をわかりやすくするため、まず、互いに反
対導電型高不純物密度領域よりなるカソード領域
とアノード領域の２領域を備え、それらの２領域
の間の一部に低不純物密度領域を有し、前記カソ
ード領域の近傍に主電流を制御するゲート領域を
有する半導体装置において、本発明を実施する前
の基本的動作を説明する。説明の便宜上カソード
領域としてn+領域、アノード領域としてp+領域
を仮定する。 上記構成の半導体装置は遮断状態では、低不純
物密度領域中に厚く空乏層が拡がるので、その半
導体装置中の最大電界強度は小さく押さえられ、
高い主電極間阻止電圧が実現できる。 導通状態では、低不純物密度領域中にn+カソ
ード領域およびp+アノード領域から電子および
正孔がそれぞれ注入されるので、低不純物密度領
域の抵抗は下がり低い順方向電圧降下を実現でき
る。この際に、低不純物密度領域の荷電担体寿命
が長いと、導通状態における低不純物密度領域の
荷電担体密度がより高くなるので、順方向電圧降
下はより低くなる。 遮断状態から導通状態へのスイツチングはn+
カソード領域に対してゲート領域を正電圧にバイ
アスすることによつて行う。ゲート領域を正電圧
にバイアスすると、n+カソード領域から低不純
物密度領域へ電子が注入される。注入された電子
は、空乏層中の電界によつて高速にp+アノード
領域の近傍に達し、p+アノード領域からの正孔
の注入を誘起する。注入された正孔は、空乏層中
の電界によつて高速にn+カソード領域の近傍に
達し、n+カソード領域からの電子の注入を促進
する。このような繰り返しが正帰還作用となり、
低不純物密度領域は電子と正孔によつて充満し、
その領域は低抵抗となつて半導体装置は導通状態
となる。従つて、上述の導通過程は高速である。 導通状態から遮断状態へのスイツチングはn+
カソード領域に対してゲート領域を負電圧にバイ
アスすることによつて行われる。ゲート領域が負
電圧にバイアスされるとn+カソード領域からの
電子の注入が止まり、前述の正帰還が止まる。そ
の後は、低不純物密度領域中の電子および正孔が
再結合し消滅するのに従つて、ゲート領域近傍か
ら低不純物密度領域中に空乏層が拡がつて行き、
半導体装置は遮断状態となる。つまり、この遮断
過程は、低不純物密度領域中の荷電担体寿命に強
く依存する。その荷電担体寿命は、低い順方向電
圧降下を実現するため長いので、遮断過程はおそ
い。 以上は本発明の特徴とする構成を含まない半導
体装置について、その基本動作を説明したが、次
に改良された本発明による半導体装置の動作につ
いて説明する。即ち、上記半導体装置に対して本
発明を実施し、低不純物密度領域の中の、カソー
ド領域の近傍と、主電流遮断過程の最後に空乏化
する領域ないし最後まで空乏化しない領域とに、
荷電担体寿命の比較的短い局所的領域を設けた場
合の動作について説明する。 主電極間阻止電圧は、低不純物密度領域の不純
物密度に主に依存するが、本発明の特徴とする前
述の局所的領域を設けることによつて不純物密度
は変化しないので、局所的領域を設けない場合と
同様に高い。 順方向電圧降下は、導通状態における低不純物
密度領域の荷電担体密度分布に主に依存するが、
本発明の前記局所的領域を設けることによつて、
荷電担体密度分布は局所的影響しか受けないの
で、順方向電圧降下の上昇は小さい。 遮断状態から導通状態へのスイツチングは、低
不純物密度領域への荷電担体の注入量が、再結合
量に比較して非常に大きな場合再結合量に依存し
ない。従つて、本発明の特徴とする局所的領域を
設けても、その導通過程は高速のままである。 導通状態から遮断状態へのスイツチングは、低
不純物密度領域の荷電担体寿命に主に依存し、本
発明の構成によつて非常に高速となる。その理由
を以下に詳しく説明する。 ゲート近傍に設けた荷電担体寿命の比較的短い
局所的領域は、n+カーソド領域前面の正孔密度
を下げてn+カソード領域からの電子の注入を止
めるのを助けると共に、低不純物密度領域中の荷
電担体密度を下げることによつて、遮断過程の前
半の高速化に有効である。しかしながら、遮断過
程において、ゲート領域近傍から低不純物密度領
域の空乏化が進み、その局所的領域が空乏化する
と、もはや荷電担体の消滅にとつて有効でなくな
り、遮断過程の高速化に寄与しない。一方、主電
流の遮断過程において最後に空乏化する領域ない
し最後まで空乏化しない領域に設けた荷電担体寿
命の比較的短い局所的領域は、主電流遮断過程前
半で低不純物密度領域中の荷電担体を再結合させ
消滅させるが、前記定義から遮断過程の後半でよ
り有効に作用することは明らかである。従つて、
その局所的領域は主に遮断過程の後半の高速化に
有効である。即ち、荷電担体寿命の比較的短い本
発明による局所的な２領域を共に設けることによ
つてのみ、主電流遮断過程の著しい高速化が達成
される。どちらか一方のみでは遮断過程の前半あ
るいは後半が高速化されるだけであり、しかも高
速化の程度は低い。 以上に説明したように、本発明は、主電極間阻
止電圧を得るための低不純物密度領域の中の、カ
ソード領域の近傍の領域と、主電流遮断過程の最
後に空乏化する領域ないし最後まで空乏化しない
領域とに、荷電担体寿命の比較的短い局所的領域
を共に設けることによつて、高い主電極間阻止電
圧、低い順方向電圧降下、および高速のスイツチ
ングを同時に実現することができる。 （実施例） 第１実施例 本発明を表面ゲート型ｎチヤネル静電誘導型サ
イリスタに対して適用した第１実施例について説
明する。ｎチヤネル型の場合、基本的にはp+n-
n+あるいはp+n′n-n+ダイオードのカソードとな
るn+領域近傍にp+のゲート領域をメツシユ状或
いはストライプ状に設けた構造を有する。 第１図は第１実施例の静電誘導型サイリスタの
断面構造を１ユニツト分だけ示すものである。 不純物密度が約１×1014cm-3、厚さが約250μm
のｎ型シリコン基板に対して、一方の表面からボ
ロンを全面に拡散し、拡散深さ10μmのp+アノー
ド領域１２を形成する。次にもう一方の表面から
ボロンおよびヒ素を順次選択拡散して拡散深さ
4μmのp+ゲート領域１３および拡散深さ0.5μmの
n+カソード領域１１をそれぞれ形成する。その
後、カソード領域１１、アノード領域１２、ゲー
ト領域１３にそれぞれ結合した厚さ5μmのアルミ
ニウム電極配線１１′を１２′，１３′施す。１０
は絶縁膜である。最後に、素子の両表面から陽子
線を1.1MeVのエネルギーで約１×1012陽子粒／
cm2の照射量だけ照射し、領域１５，１６を形成し
て第１図に示した本発明の構造の静電誘導型サイ
リスタを制作した。1.1MeVのエネルギーを持つ
陽子線は素子表面から約20μmの深さまで透過す
る。陽子線の照射による結晶格子への損傷の度合
いは、陽子線の透過する深度の限界の位置付近に
ある領域が陽子線の通過経路に属する領域より甚
だしく大きい。従つて、荷電担体寿命を減少させ
た局所的領域１５，１６は本実施例の場合、素子
表面より約20μm（ゲート領域から数μmないし十
数μm）の深さの近傍に局在していることになる。 主電極間阻止電圧は、順方向および逆方向共に
約1KVであり、この値は局所的領域１５，１６
の有無に依存しない。 順方向電圧降下は、アノード電流IA（主電流）
が50Aのとき、局所的領域１５，１６を共に持た
ない静電誘導型サイリスタで1.3V、局所的領域
１５，１６を共に持つ本実施例の静電誘導型サイ
リスタで2.95Vと、本発明を採用してもわずか２
倍程度の増加にとどまる。 この第１実施例によるスイツチング特性を調べ
るため、導通させたいタイミングにゲートに正電
圧をパルス的に加え、遮断させたいタイミングに
ゲートに負電圧をパルス的に加えて、種々の静電
誘導型サイリスタのスイツチング波形を測定し
た。なお、アノードに印加した電圧は100Vであ
る。 第２図はその結果を示すもので、アノード電流
IA（主電流）のスイツチング波形として、低不純
物密度領域１４の中に、荷電担体寿命の比較的短
い局所的領域１５，１６を共に持たない静電誘導
型サイリスタの波形ａ、局所的領域１５のみを持
つものの波形ｂ、局所的領域１６のみを持つもの
の波形ｃ、局所的領域１５，１６を共に持つ本発
明によるものの波形ｄが示されている。 第２図から判かるように、ターンオン時間（導
通過程に要する時間で、ゲートにオン信号が入つ
てからアノード電流IAが90％に達するまでの時
間）は、上記４種類のどの静電誘導型サイリスタ
も同じで、約0.2μsecと高速であつた。ターンオ
フ時間（遮断過程に要する時間であり、蓄積時間
tstgと立ち下がり時間tfの合計）は、局所的領域
１５，１６によつて著しい影響を受ける。 なお、蓄積時間tstgはゲートにオフ信号が入つて
からアノード電流IAが90％に下がるまでの時間、
立ち下がり時間tfはアノード電流IAが90％から10
％まで下がる時間である。 荷電担体寿命の比較的短い局所的領域１５，１
６を共に持たない静電誘導型サイリスタでは、蓄
積時間tstgは0.85μsecと比較的高速であるが、立
ち下がり時間tfは6μsecとあまり高速ではない。 それに対して、局所的領域１５のみを付加した
静電誘導型サイリスタでは、その蓄積時間tstgは
0.7μsecでありあまり変わらないが、立ち下がり
時間tfは1.35μsecとなり若干高速になつている。 一方、局所的領域１６のみを付加した静電誘導
型サイリスタでは蓄積時間tstgは0.2μsecと若干
高速になるが、立ち下がり時間tfは4.7μsecとあま
り高速にはならない。 以上に対して、領域１５，１６を共に持つ本発
明の静電誘導型サイリスタでは、tstgは0.17と若
干高速になり、しかもtfは0.05μsecと非常に高速
になる。つまり、本発明の採用によりスイツチン
グ時間（ターンオン時間とターンオフ時間の合
計）は、約7μsecからやく0.4μsecと非常に短くな
る。言い換えると、スイツチング速度は本発明を
実施しない静電誘導型サイリスタに比べ約18倍高
速になつた。 以上の結果を次の表に示す。
【表】
以上を総括すれば、本発明の実施例により約
1KVという高い順逆阻止電圧と、約3Vというひ
くい順方向電圧降下と、約0.4Vという高速のス
イツチングを同時に実現した。なお、領域１５，
１６の形成法は陽子線照射に限らず荷電担体寿命
の局所的な低減法であればよいことは明かであ
り、また半導体としてはシリコンに限らずゲルマ
ニウム、ガリウム・ヒ素、等の他の半導体を用い
てもよいこともまた明かである。さらに、ｐ型と
ｎ型をすべて入れ替えた構造にしてもよいことも
また明かである。また、アルミニウム配線はこれ
に限らず他の金属配線（Ti，Ｗ）ないし金属シ
リサイド配線でもよい。 以上に、本発明を静電誘導型サイリスタに適用
した第１実施例について説明したが基本的動作機
構を同じくする他の半導体装置においても同様の
作用を説明することができる。以下、その数例に
ついて説明する。 第２実施例 第３図は、本発明をゲートターンオフ・サイリ
スタに適用した第２実施例を示すものである。 この第２実施例は、高不純物密度領域よりなる
カソード領域３１と、そのカソード領域３１とは
反対の導電型の高不純物密度領域よりなるアノー
ド領域３２と、カソード領域３１の近傍に設けた
主電流を制御するゲート領域３３と、カソード領
域３１とアノード領域３２との間にある低不純物
密度領域３４においてゲート領域近傍にある荷電
担体寿命の比較的短い局所的領域３６と、カソー
ド領域３１とアノード領域３２との間にある低不
純物密度領域３４において主電流遮断過程の最後
に空乏化する領域ないし最後まで空乏化しない領
域にある荷電担体寿命の比較的短い局所的領域３
５とを備えており、この基本的構造は第１実施例
と同様のものである。なお、３０は絶縁膜、３
１′，３２′，３３′はそれぞれカソード領域３１、
アノード領域３２、ゲート領域３３に結合された
金属ないし金属シリサイド配線である。 ただ、本第２実施例は、ゲートターンオフ・サ
イリスタでありカソード領域３１の前面にもゲー
ト領域３３を有するため、高い主電極阻止電圧を
実現するのに静電誘導型サイリスタ程微細なパタ
ーンを必要としない。従つて、大面積化即ち大電
流化が容易である。しかし、該構造ではゲート抵
抗を下げるためゲート領域３３の不純物密度を高
くすると、静電誘導型サイリスタの場合とは異な
り順方向電圧降下が上昇する。従つて、静電誘導
型サイリスタよりスイツチングは低速である。こ
れらの点を除けば、第１実施例と基本的動作は同
じであり、同様の作用、効果を奏することができ
る。 第３実施例 第４図は、本発明を埋込みゲート型サイリスタ
に適用した第３実施例を示すものである。 第３実施例は、高不純物密度領域よりなるカソ
ード領域４１と、そのカソード領域４１とは反対
の導電型の高不純物密度領域よりなるアノード領
域４２と、カソード領域４１の近傍に設けた主電
流を制御するゲート領域４３と、カソード領域４
１とアノード領域４２との間にある低不純物密度
領域４４においてゲート領域近傍にある荷電体寿
命の比較的短い局所的領域４６と、カソード領域
４１とアノード領域４２との間にある低不純物密
度領域４４において主電流遮断過程の最後に空乏
化する領域ないし最後まで空乏化しない領域にあ
る荷電担体寿命の比較的短い局所的領域４５とを
備えており、この基本的構造は第１実施例と同様
のものである。また、その基本的作用効果も同じ
ものである。なお、４０は絶縁膜、４１′，４
２′はそれぞれカソード領域４１、アノード領域
４２に結合された金属ないし金属シリサイド配線
である。 しかし、本実施例は、埋込みゲート型静電誘導
体サイリスタであり、埋込みというその名の通り
ゲート領域４３を低不純物密度領域４４内に埋込
んだ構造を有する点で、第１実施例の表面ゲート
型静電誘導型サイリスタとは異なる。 本第３実施例は、第１実施例の表面ゲート型の
ものに比べ、より高いゲート・カソード間耐圧を
実現できる。従つて、高い主電極間阻止電圧の実
現が容易である。また、ゲートの駆動電源用コン
デンサが小さくて済むという利点もある。 ところで、ゲート、カソード間の耐圧を重視し
てゲート、カソード間距離を大きくとると、その
間に存在する荷電担体が有効に消滅しなくなるの
で、この場合は、ゲートとカソードの間に荷電担
体寿命の短い局所的領域を入れることも可能であ
る。 第４実施例 第５図は、本発明を絶縁ゲート型サイリスタに
適用した第４実施例を示すものである。 第４実施例は、高不純物密度領域よりなるカソ
ード領域５１と、そのカソード領域５１とは反対
の導電型の高不純物密度領域よりなるアノード領
域５２と、カソード領域５１の近傍に設けた主電
流を制御するゲート領域５３と、カソード領域５
１とアノード領域５２との間にある低不純物密度
領域５４においてゲート領域近傍にある荷電体寿
命の比較的短い局所的領域５６と、カソード領域
５１とアノード領域５２との間にある低不純物密
度領域５４中において主電流遮断過程の最後に空
乏化する領域ないし最後まで空乏化しない領域に
ある荷電担体寿命の比較的短い局所的領域５５と
を備えており、この荷電担体寿命の比較的短い局
所的領域５５，５６を設ける基本的構造は第１実
施例と同様のものである。また、その基本的作用
効果も同じものである。 ただ、この第４実施例は、絶縁ゲート型静電誘
導型サイリスタであり、絶縁ゲート型というその
名の通り第１実施例のような通常の接合型ではな
く、ゲート領域５３を絶縁膜５０により分離した
構造を有する点で、第１実施例のような接合型の
表面ゲート型静電誘導型サイリスタとは異なる。
なお、５１′，５２′は金属ないし金属シリサイド
電極配線である。 第４実施例の静電誘導型サイリスタは、第１実
施例の接合型静電誘導型サイリスタのような低入
力インピーダンスではなく、高入力インピーダン
スである。従つて、ゲートの駆動回路が簡単にな
る利点がある。 なお、この第４実施例は表面ゲート型である
が、第３実施例のような埋込みゲート型として構
成することができることは明らかである。 第５実施例 第６図は、第１実施例において、そのアノード
領域前面に比較的不純物密度の高い薄層領域６７
を設けた構造を有する第５実施例を示すものであ
る。 即ち、第５実施例は、高不純物密度領域よりな
るカソード領域６１と、そのカソード領域６１と
は反対の導電型の高不純物密度領域よりなるアノ
ード領域６２と、カソード領域６１の近傍に設け
た主電流を制御するゲート領域６３と、カソード
領域６１とアノード領域６２との間にある低不純
物密度領域６４中においてゲート領域近傍に位置
する荷電体寿命の比較的短い局所的領域６６と、
比較的不純物密度の高い薄層領域６７において主
電流遮断過程の最後に空乏化する領域ないし最後
まで空乏化しない領域にある荷電担体寿命の比較
的短い局所的領域６５とを備えており、この基本
的構造は第１実施例と同様のものである。また、
その基本的作用効果も同じものである。 第１実施例とは異なる特徴は、前述のようにア
ノード領域６２の前面に比較的不純物密度の高い
薄層領域６７を設け、その中に局所的領域６５を
配置したことにあり、この構造により主電流遮断
状態においてアノード領域６２に印加されている
最大阻止電圧によつてゲート領域６１とアノード
領域６２との間の電界分布が四辺形状をなし、比
較的不純物密度の高い薄層領域６７が空乏化しな
い領域として残るようにしたものである。 従つて、この第５実施例の静電誘導型サリイス
タは第１実施例の静電誘導型サイリスタに比べ、
同じ厚さの低不純物密度領域によつて、より高い
主電極間阻止電圧を実現できる利点がある。 なお、この第５実施例の薄層領域６７を設ける
構造は第２、第３、第４の各実施例に対しても適
用可能である。 第６実施例 第７図は、第１実施例において、そのアノード
領域の一部にカソード領域と同じ導電型の不純物
密度領域７９を設け、アノード領域と同電位とし
た構造を有する第６実施例を示すものである。 即ち、第６実施例は、高不純物密度領域よりな
るカソード領域７１と、そのカソード領域７１と
は反対の導電型の高不純物密度領域よりなるアノ
ード領域７２と、カソード領域７１の近傍に設け
た主電流を制御するゲート領域７３と、カソード
領域７１とアノード領域７２との間にある低不純
物密度領域７４においてゲート領域７３の近傍に
ある荷電体寿命の比較的短い局所的領域７６と、
カソード領域７１とアノード領域７２との間にあ
る低不純物密度領域７４において主電流遮断過程
の最後に空乏化する領域ないし最後まで空乏化し
ない領域にある荷電担体寿命の比較的短い局所的
領域７５とを備えている。なお、７０は絶縁膜、
７１′，７２′，７３′は金属ないし金属シリサイ
ド電極配線である。この基本的構造は第１実施例
と同様のものである。また、その基本的作用効果
も同じものである。 第１実施例とは異なる特徴は、前記基本的構造
において、アノード領域７２の一部にカソード領
域と同じ導電型の不純物密度領域７９を設け、こ
れをアノード領域７２と同電位として用いるよう
にしたことにある。この構造により領域７９はカ
ソード領域７１と同じ導電型であるので、低不純
物密度領域７４にカソード領域７１から注入され
た荷電担体が掃き出されやすく、従つて、ターン
オフ時間がより短くなる利点がある。 なお、この第６実施例のアノード領域７２の一
部にカソード領域７１と同じ導電型の不純物密度
領域７９を設ける構造は、第２、第３、第４、お
よび第５の各実施例に対しても適用可能である。 第７実施例 第８図は、本発明を両面ゲート型静電誘導型サ
イリスタに適用した第７実施例を示すものであ
る。 この両面ゲート型静電誘導型サイリスタは、主
電流を制御するゲートをカソード領域近傍と、ア
ノード領域近傍の両方に設けたことを特徴とす
る。 即ち、この第７の実施例は、高不純物密度領域
よりなるカソード領域８１と、そのカソード領域
８１とは反対の導電型の高不純物密度領域よりな
るアノード領域８２と、カソード領域８１の近傍
に設けた主電流を制御する第１のゲート領域８３
と、アノード領域８２の近傍に設けた主電流を制
御する第２のゲート領域８８と、カソード領域８
１とアノード領域８２との間の低不純物密度領域
８４中においてそれぞれ第１および第２のゲート
領域８３および８８の近傍に位置する荷電体寿命
の比較的短い第１および第３の局所的領域８６お
よび８９と、カソード領域８１とアノード領域８
２との間の中央付近に位置する主電流遮断過程の
最後に空乏化する領域ないし最後まで空乏化しな
い領域にある荷電担体寿命の比較的短い第２の局
所的領域８５とを備えている。なお、８０は絶縁
膜、８１′，８２′，８３′は金属ないし金属シリ
サイド電極配線である。このような構造の第７実
施例は、第１実施例に第２ゲート領域８８および
第３の局所的領域８９を追加した構成と作用効果
に特徴を有するが、基本的作用効果は第１実施例
と同じである。 第７実施例において、カソード領域８１近傍の
第１ゲート領域８３はカソード領域８１からの荷
電担体の注入を制御し、アノード領域８２近傍の
第２ゲート領域８８はアノード領域８２からの荷
電担体の注入を制御する。従つて、カソード領域
８１からの荷電担体の注入のみを制御する第１実
施例の静電誘導型サイリスタに比べより高速のス
イツチングが実現できる利点がある。 なお、この実施例の両面ゲート型静電誘導型サ
イリスタのゲート構造は、前述の各実施例におい
て示した表面ゲート型、埋込みゲート型、接合ゲ
ート型、あるいは絶縁ゲート型等と任意に組み合
わせて実施することができる。 以上に示した種々の実施例においては、荷電担
体寿命の比較的短い局所的な２ないし３領域はそ
れらの間隔が低不純物密度領域における荷電担体
の拡散長以内である場合の例を示したが、局所的
な２ないし３領域の間隔が該拡散長以上となつた
場合には、荷電担体の再結合の効果が低くなるの
で、前記局所的な２ないし３領域の間に更に１箇
所以上の荷電担体寿命の比較的短い局所的な領域
を追加して設けることが有効である。 また、これと同じ理由により、ゲート領域とカ
ソード領域の間隙が低不純物密度領域における荷
電担体の拡散長以上になつた場合には、カソード
領域近傍の低不純物密度領域に荷電担体寿命の比
較的短い局所的領域を追加して設けることも有効
である。 （発明の効果） 以上に説明したように、本発明によれば、主電
極間阻止電圧を得るための低不純物密度領域中
の、カソード領域の近傍の領域と、主電流遮断過
程の最後に空乏化する領域ないし最後まで空乏化
しない領域とに、荷電担体寿命の比較的短い局所
的領域を共に設けることによつて、高い主電極間
阻止電圧、低い順方向電圧降下、および高速のス
イツチングを共に備えた優れた特性の半導体装置
を実現することができる。 従つて、本発明によれば制御周波数を高くして
可聴周波数外となる領域で使用することができる
ので、装置の出す騒音を著しく減少させることが
できる。 また、高い周波数で用いてもスイツチング損失
が小さいので、放熱設計が楽になるとともに、装
置を小型軽量化することができる。
1KVという高い順逆阻止電圧と、約3Vというひ
くい順方向電圧降下と、約0.4Vという高速のス
イツチングを同時に実現した。なお、領域１５，
１６の形成法は陽子線照射に限らず荷電担体寿命
の局所的な低減法であればよいことは明かであ
り、また半導体としてはシリコンに限らずゲルマ
ニウム、ガリウム・ヒ素、等の他の半導体を用い
てもよいこともまた明かである。さらに、ｐ型と
ｎ型をすべて入れ替えた構造にしてもよいことも
また明かである。また、アルミニウム配線はこれ
に限らず他の金属配線（Ti，Ｗ）ないし金属シ
リサイド配線でもよい。 以上に、本発明を静電誘導型サイリスタに適用
した第１実施例について説明したが基本的動作機
構を同じくする他の半導体装置においても同様の
作用を説明することができる。以下、その数例に
ついて説明する。 第２実施例 第３図は、本発明をゲートターンオフ・サイリ
スタに適用した第２実施例を示すものである。 この第２実施例は、高不純物密度領域よりなる
カソード領域３１と、そのカソード領域３１とは
反対の導電型の高不純物密度領域よりなるアノー
ド領域３２と、カソード領域３１の近傍に設けた
主電流を制御するゲート領域３３と、カソード領
域３１とアノード領域３２との間にある低不純物
密度領域３４においてゲート領域近傍にある荷電
担体寿命の比較的短い局所的領域３６と、カソー
ド領域３１とアノード領域３２との間にある低不
純物密度領域３４において主電流遮断過程の最後
に空乏化する領域ないし最後まで空乏化しない領
域にある荷電担体寿命の比較的短い局所的領域３
５とを備えており、この基本的構造は第１実施例
と同様のものである。なお、３０は絶縁膜、３
１′，３２′，３３′はそれぞれカソード領域３１、
アノード領域３２、ゲート領域３３に結合された
金属ないし金属シリサイド配線である。 ただ、本第２実施例は、ゲートターンオフ・サ
イリスタでありカソード領域３１の前面にもゲー
ト領域３３を有するため、高い主電極阻止電圧を
実現するのに静電誘導型サイリスタ程微細なパタ
ーンを必要としない。従つて、大面積化即ち大電
流化が容易である。しかし、該構造ではゲート抵
抗を下げるためゲート領域３３の不純物密度を高
くすると、静電誘導型サイリスタの場合とは異な
り順方向電圧降下が上昇する。従つて、静電誘導
型サイリスタよりスイツチングは低速である。こ
れらの点を除けば、第１実施例と基本的動作は同
じであり、同様の作用、効果を奏することができ
る。 第３実施例 第４図は、本発明を埋込みゲート型サイリスタ
に適用した第３実施例を示すものである。 第３実施例は、高不純物密度領域よりなるカソ
ード領域４１と、そのカソード領域４１とは反対
の導電型の高不純物密度領域よりなるアノード領
域４２と、カソード領域４１の近傍に設けた主電
流を制御するゲート領域４３と、カソード領域４
１とアノード領域４２との間にある低不純物密度
領域４４においてゲート領域近傍にある荷電体寿
命の比較的短い局所的領域４６と、カソード領域
４１とアノード領域４２との間にある低不純物密
度領域４４において主電流遮断過程の最後に空乏
化する領域ないし最後まで空乏化しない領域にあ
る荷電担体寿命の比較的短い局所的領域４５とを
備えており、この基本的構造は第１実施例と同様
のものである。また、その基本的作用効果も同じ
ものである。なお、４０は絶縁膜、４１′，４
２′はそれぞれカソード領域４１、アノード領域
４２に結合された金属ないし金属シリサイド配線
である。 しかし、本実施例は、埋込みゲート型静電誘導
体サイリスタであり、埋込みというその名の通り
ゲート領域４３を低不純物密度領域４４内に埋込
んだ構造を有する点で、第１実施例の表面ゲート
型静電誘導型サイリスタとは異なる。 本第３実施例は、第１実施例の表面ゲート型の
ものに比べ、より高いゲート・カソード間耐圧を
実現できる。従つて、高い主電極間阻止電圧の実
現が容易である。また、ゲートの駆動電源用コン
デンサが小さくて済むという利点もある。 ところで、ゲート、カソード間の耐圧を重視し
てゲート、カソード間距離を大きくとると、その
間に存在する荷電担体が有効に消滅しなくなるの
で、この場合は、ゲートとカソードの間に荷電担
体寿命の短い局所的領域を入れることも可能であ
る。 第４実施例 第５図は、本発明を絶縁ゲート型サイリスタに
適用した第４実施例を示すものである。 第４実施例は、高不純物密度領域よりなるカソ
ード領域５１と、そのカソード領域５１とは反対
の導電型の高不純物密度領域よりなるアノード領
域５２と、カソード領域５１の近傍に設けた主電
流を制御するゲート領域５３と、カソード領域５
１とアノード領域５２との間にある低不純物密度
領域５４においてゲート領域近傍にある荷電体寿
命の比較的短い局所的領域５６と、カソード領域
５１とアノード領域５２との間にある低不純物密
度領域５４中において主電流遮断過程の最後に空
乏化する領域ないし最後まで空乏化しない領域に
ある荷電担体寿命の比較的短い局所的領域５５と
を備えており、この荷電担体寿命の比較的短い局
所的領域５５，５６を設ける基本的構造は第１実
施例と同様のものである。また、その基本的作用
効果も同じものである。 ただ、この第４実施例は、絶縁ゲート型静電誘
導型サイリスタであり、絶縁ゲート型というその
名の通り第１実施例のような通常の接合型ではな
く、ゲート領域５３を絶縁膜５０により分離した
構造を有する点で、第１実施例のような接合型の
表面ゲート型静電誘導型サイリスタとは異なる。
なお、５１′，５２′は金属ないし金属シリサイド
電極配線である。 第４実施例の静電誘導型サイリスタは、第１実
施例の接合型静電誘導型サイリスタのような低入
力インピーダンスではなく、高入力インピーダン
スである。従つて、ゲートの駆動回路が簡単にな
る利点がある。 なお、この第４実施例は表面ゲート型である
が、第３実施例のような埋込みゲート型として構
成することができることは明らかである。 第５実施例 第６図は、第１実施例において、そのアノード
領域前面に比較的不純物密度の高い薄層領域６７
を設けた構造を有する第５実施例を示すものであ
る。 即ち、第５実施例は、高不純物密度領域よりな
るカソード領域６１と、そのカソード領域６１と
は反対の導電型の高不純物密度領域よりなるアノ
ード領域６２と、カソード領域６１の近傍に設け
た主電流を制御するゲート領域６３と、カソード
領域６１とアノード領域６２との間にある低不純
物密度領域６４中においてゲート領域近傍に位置
する荷電体寿命の比較的短い局所的領域６６と、
比較的不純物密度の高い薄層領域６７において主
電流遮断過程の最後に空乏化する領域ないし最後
まで空乏化しない領域にある荷電担体寿命の比較
的短い局所的領域６５とを備えており、この基本
的構造は第１実施例と同様のものである。また、
その基本的作用効果も同じものである。 第１実施例とは異なる特徴は、前述のようにア
ノード領域６２の前面に比較的不純物密度の高い
薄層領域６７を設け、その中に局所的領域６５を
配置したことにあり、この構造により主電流遮断
状態においてアノード領域６２に印加されている
最大阻止電圧によつてゲート領域６１とアノード
領域６２との間の電界分布が四辺形状をなし、比
較的不純物密度の高い薄層領域６７が空乏化しな
い領域として残るようにしたものである。 従つて、この第５実施例の静電誘導型サリイス
タは第１実施例の静電誘導型サイリスタに比べ、
同じ厚さの低不純物密度領域によつて、より高い
主電極間阻止電圧を実現できる利点がある。 なお、この第５実施例の薄層領域６７を設ける
構造は第２、第３、第４の各実施例に対しても適
用可能である。 第６実施例 第７図は、第１実施例において、そのアノード
領域の一部にカソード領域と同じ導電型の不純物
密度領域７９を設け、アノード領域と同電位とし
た構造を有する第６実施例を示すものである。 即ち、第６実施例は、高不純物密度領域よりな
るカソード領域７１と、そのカソード領域７１と
は反対の導電型の高不純物密度領域よりなるアノ
ード領域７２と、カソード領域７１の近傍に設け
た主電流を制御するゲート領域７３と、カソード
領域７１とアノード領域７２との間にある低不純
物密度領域７４においてゲート領域７３の近傍に
ある荷電体寿命の比較的短い局所的領域７６と、
カソード領域７１とアノード領域７２との間にあ
る低不純物密度領域７４において主電流遮断過程
の最後に空乏化する領域ないし最後まで空乏化し
ない領域にある荷電担体寿命の比較的短い局所的
領域７５とを備えている。なお、７０は絶縁膜、
７１′，７２′，７３′は金属ないし金属シリサイ
ド電極配線である。この基本的構造は第１実施例
と同様のものである。また、その基本的作用効果
も同じものである。 第１実施例とは異なる特徴は、前記基本的構造
において、アノード領域７２の一部にカソード領
域と同じ導電型の不純物密度領域７９を設け、こ
れをアノード領域７２と同電位として用いるよう
にしたことにある。この構造により領域７９はカ
ソード領域７１と同じ導電型であるので、低不純
物密度領域７４にカソード領域７１から注入され
た荷電担体が掃き出されやすく、従つて、ターン
オフ時間がより短くなる利点がある。 なお、この第６実施例のアノード領域７２の一
部にカソード領域７１と同じ導電型の不純物密度
領域７９を設ける構造は、第２、第３、第４、お
よび第５の各実施例に対しても適用可能である。 第７実施例 第８図は、本発明を両面ゲート型静電誘導型サ
イリスタに適用した第７実施例を示すものであ
る。 この両面ゲート型静電誘導型サイリスタは、主
電流を制御するゲートをカソード領域近傍と、ア
ノード領域近傍の両方に設けたことを特徴とす
る。 即ち、この第７の実施例は、高不純物密度領域
よりなるカソード領域８１と、そのカソード領域
８１とは反対の導電型の高不純物密度領域よりな
るアノード領域８２と、カソード領域８１の近傍
に設けた主電流を制御する第１のゲート領域８３
と、アノード領域８２の近傍に設けた主電流を制
御する第２のゲート領域８８と、カソード領域８
１とアノード領域８２との間の低不純物密度領域
８４中においてそれぞれ第１および第２のゲート
領域８３および８８の近傍に位置する荷電体寿命
の比較的短い第１および第３の局所的領域８６お
よび８９と、カソード領域８１とアノード領域８
２との間の中央付近に位置する主電流遮断過程の
最後に空乏化する領域ないし最後まで空乏化しな
い領域にある荷電担体寿命の比較的短い第２の局
所的領域８５とを備えている。なお、８０は絶縁
膜、８１′，８２′，８３′は金属ないし金属シリ
サイド電極配線である。このような構造の第７実
施例は、第１実施例に第２ゲート領域８８および
第３の局所的領域８９を追加した構成と作用効果
に特徴を有するが、基本的作用効果は第１実施例
と同じである。 第７実施例において、カソード領域８１近傍の
第１ゲート領域８３はカソード領域８１からの荷
電担体の注入を制御し、アノード領域８２近傍の
第２ゲート領域８８はアノード領域８２からの荷
電担体の注入を制御する。従つて、カソード領域
８１からの荷電担体の注入のみを制御する第１実
施例の静電誘導型サイリスタに比べより高速のス
イツチングが実現できる利点がある。 なお、この実施例の両面ゲート型静電誘導型サ
イリスタのゲート構造は、前述の各実施例におい
て示した表面ゲート型、埋込みゲート型、接合ゲ
ート型、あるいは絶縁ゲート型等と任意に組み合
わせて実施することができる。 以上に示した種々の実施例においては、荷電担
体寿命の比較的短い局所的な２ないし３領域はそ
れらの間隔が低不純物密度領域における荷電担体
の拡散長以内である場合の例を示したが、局所的
な２ないし３領域の間隔が該拡散長以上となつた
場合には、荷電担体の再結合の効果が低くなるの
で、前記局所的な２ないし３領域の間に更に１箇
所以上の荷電担体寿命の比較的短い局所的な領域
を追加して設けることが有効である。 また、これと同じ理由により、ゲート領域とカ
ソード領域の間隙が低不純物密度領域における荷
電担体の拡散長以上になつた場合には、カソード
領域近傍の低不純物密度領域に荷電担体寿命の比
較的短い局所的領域を追加して設けることも有効
である。 （発明の効果） 以上に説明したように、本発明によれば、主電
極間阻止電圧を得るための低不純物密度領域中
の、カソード領域の近傍の領域と、主電流遮断過
程の最後に空乏化する領域ないし最後まで空乏化
しない領域とに、荷電担体寿命の比較的短い局所
的領域を共に設けることによつて、高い主電極間
阻止電圧、低い順方向電圧降下、および高速のス
イツチングを共に備えた優れた特性の半導体装置
を実現することができる。 従つて、本発明によれば制御周波数を高くして
可聴周波数外となる領域で使用することができる
ので、装置の出す騒音を著しく減少させることが
できる。 また、高い周波数で用いてもスイツチング損失
が小さいので、放熱設計が楽になるとともに、装
置を小型軽量化することができる。
第１図は、本発明を表面ゲート型静電誘導型サ
イリスタに適用した第１実施例を示す断面図であ
る。第２図は、第１実施例のスイツチング波形お
よび従来例のスイツチング波形を示すものであ
る。第３図は、本発明をゲートターンオフサイリ
スタに適用した第２実施例を示す断面図である。
第４図は、本発明を埋込みゲート型サイリスタに
適用した第３実施例を示す断面図である。第５図
は、本発明を絶縁ゲート型静電誘導型サイリスタ
に適用した第４実施例を示す断面図である。第６
図は、本発明を第１実施例において、そのアノー
ド領域前面に比較的不純物密度の高い薄層領域を
設けた構造を有する第５実施例を示す断面図であ
る。第７図は、本発明を第１実施例において、そ
のアノード領域の一部にカソード領域と同じ導電
型の不純物密度領域を設け、アノード領域と同電
位としたことを特徴とする第６実施例を示す断面
図である。第８図は、本発明を両面ゲート型静電
誘導型サイリスタに適用した第７実施例を示す断
面図である。 １０，３０，４０，５０，６０，７０，８０…
…絶縁膜、１１，３１，４１，５１，６１，７
１，８１……カソード領域、１２，３２，４２，
５２，６２，７２，８２……アノード領域、１
３，３３，４３，５３，６３，７３，８３……ゲ
ート領域、１４，３４，４４，５４，６４，７
４，８４……低不純物密度領域、１５，３５，４
５，５５，６５，７５，８５……主電流遮断過程
において最後に空乏化する領域ないし最後まで空
乏化しない領域にある荷電担体寿命の比較的短い
局所的領域、１６，３６，４６，５６，６６，７
６，８６……ゲート領域の近傍にある荷電担体寿
命の比較的短い局所的領域、６７……比較的不純
物密度の高い領域、７９……カソード領域と同じ
導電型でありアノード領域と同電位である領域、
８８……第２ゲート領域、８９……第２ゲート領
域近傍にある荷電担体寿命の比較的短い局所的領
域。
イリスタに適用した第１実施例を示す断面図であ
る。第２図は、第１実施例のスイツチング波形お
よび従来例のスイツチング波形を示すものであ
る。第３図は、本発明をゲートターンオフサイリ
スタに適用した第２実施例を示す断面図である。
第４図は、本発明を埋込みゲート型サイリスタに
適用した第３実施例を示す断面図である。第５図
は、本発明を絶縁ゲート型静電誘導型サイリスタ
に適用した第４実施例を示す断面図である。第６
図は、本発明を第１実施例において、そのアノー
ド領域前面に比較的不純物密度の高い薄層領域を
設けた構造を有する第５実施例を示す断面図であ
る。第７図は、本発明を第１実施例において、そ
のアノード領域の一部にカソード領域と同じ導電
型の不純物密度領域を設け、アノード領域と同電
位としたことを特徴とする第６実施例を示す断面
図である。第８図は、本発明を両面ゲート型静電
誘導型サイリスタに適用した第７実施例を示す断
面図である。 １０，３０，４０，５０，６０，７０，８０…
…絶縁膜、１１，３１，４１，５１，６１，７
１，８１……カソード領域、１２，３２，４２，
５２，６２，７２，８２……アノード領域、１
３，３３，４３，５３，６３，７３，８３……ゲ
ート領域、１４，３４，４４，５４，６４，７
４，８４……低不純物密度領域、１５，３５，４
５，５５，６５，７５，８５……主電流遮断過程
において最後に空乏化する領域ないし最後まで空
乏化しない領域にある荷電担体寿命の比較的短い
局所的領域、１６，３６，４６，５６，６６，７
６，８６……ゲート領域の近傍にある荷電担体寿
命の比較的短い局所的領域、６７……比較的不純
物密度の高い領域、７９……カソード領域と同じ
導電型でありアノード領域と同電位である領域、
８８……第２ゲート領域、８９……第２ゲート領
域近傍にある荷電担体寿命の比較的短い局所的領
域。
Claims (1)
- 【特許請求の範囲】 １ 互いに反対導電型の高不純物密度領域よりな
るカソード領域およびアノード領域と、この２つ
の領域の間の一部にある低不純物密度領域と、前
記カソード領域近傍に設けた主電流を制御するゲ
ート領域を有する半導体装置において、前記低不
純物密度領域の中の、プロトン照射によつてゲー
ト領域の近傍（数ミクロンないし十数ミクロン）
の領域と、主電流の遮断過程の最後に空乏化する
領域ないしは最後まで空乏化しない領域とに、荷
電担体寿命の比較的短い局所的領域を設けたこと
を特徴とする半導体装置。 ２ ゲート領域をカソード領域近傍にメツシユ状
あるいはストライプ状に設けた表面ゲート型静電
誘導型サイリスタとして構成したことを特徴とす
る特許請求の範囲第１項記載の半導体装置。 ３ カソード領域の前面にもゲート領域を有し、
ゲートターンオフ・サイリスタとして構成したこ
とを特徴とする特許請求の範囲第１項記載の半導
体装置。 ４ ゲート領域を低不純物密度領域内に埋込んだ
構造の埋込み型静電誘導型サイリスタとして構成
したことを特徴とする特許請求の範囲第１項記載
の半導体装置。 ５ ゲート領域を絶縁膜で囲み絶縁ゲート型静電
誘導型サイリスタとして構成したことを特徴とす
る特許請求の範囲第１項、第２項または第４項の
いずれか１項に記載の半導体装置。 ６ アノード領域前面に不純物密度の比較的高い
薄層領域を設け、その薄層領域中に荷電担体寿命
の比較的短い局所的領域の１つを設けたことを特
徴とする特許請求の範囲第１項から第５項までの
いずれか１項に記載の半導体装置。 ７ アノード領域の一部にカソード領域と同じ導
電型の不純物密度領域に設け、これをアノード領
域と同電位として用いることを特徴とする特許請
求の範囲第１項から第６項までのいずれか１項に
記載の半導体装置。 ８ ゲート領域が、カソード領域の近傍に設けた
第１ゲート領域とアノード領域の近傍に設けた第
２ゲート領域との２つの領域からなり、これらの
２つのゲート領域に近傍およびこれらの２つのゲ
ート領域の中間に位置するところの主電流遮断過
程において最後に空乏化する領域ないし最後まで
空乏化しない領域に、荷電担体寿命の比較的短い
領域に設けたことを特徴とする特許請求の範囲第
１項から第７項までのいずれか１項に記載の半導
体装置。 ９ 荷電担体寿命の比較的短い局所的領域の間の
間隔が前記低不純物密度領域における荷電担体の
拡散長以上とならないように、前記局所的領域を
３個以上設けたことを特徴とする特許請求の範囲
第１項から第８項までのいずれか１項に記載の半
導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7941986A JPS62235782A (ja) | 1986-04-07 | 1986-04-07 | 半導体装置 |
| US06/912,578 US4752818A (en) | 1985-09-28 | 1986-09-26 | Semiconductor device with multiple recombination center layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7941986A JPS62235782A (ja) | 1986-04-07 | 1986-04-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62235782A JPS62235782A (ja) | 1987-10-15 |
| JPH0553073B2 true JPH0553073B2 (ja) | 1993-08-09 |
Family
ID=13689346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7941986A Granted JPS62235782A (ja) | 1985-09-28 | 1986-04-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62235782A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0671078B2 (ja) * | 1988-04-23 | 1994-09-07 | 松下電工株式会社 | 半導体装置 |
| GB2213988B (en) * | 1987-12-18 | 1992-02-05 | Matsushita Electric Works Ltd | Semiconductor device |
| JP2604832B2 (ja) * | 1988-10-19 | 1997-04-30 | 松下電工株式会社 | 半導体装置 |
| JP2526653B2 (ja) * | 1989-01-25 | 1996-08-21 | 富士電機株式会社 | 伝導度変調型ｍｏｓｆｅｔ |
| EP1039547B1 (en) | 1998-09-10 | 2016-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| DE10048345A1 (de) * | 2000-09-29 | 2002-05-16 | Eupec Gmbh & Co Kg | Körper aus Halbleitermaterial mit reduzierter mittlerer freier Weglänge |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108387A (en) * | 1977-02-07 | 1978-09-21 | Gen Electric | Junction semiconductor and method of producing same |
| JPS5739577A (en) * | 1980-06-27 | 1982-03-04 | Westinghouse Electric Corp | Method of reducing reverse recovery charge for thyristor |
| JPS6074443A (ja) * | 1983-07-01 | 1985-04-26 | ブラウン・ボバリ・ウント・シ−・アクチエンゲゼルシヤフト | ｐｎ接合半導体素子及びその製造方法 |
-
1986
- 1986-04-07 JP JP7941986A patent/JPS62235782A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6074443A (ja) * | 1983-07-01 | 1985-04-26 | ブラウン・ボバリ・ウント・シ−・アクチエンゲゼルシヤフト | ｐｎ接合半導体素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62235782A (ja) | 1987-10-15 |
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