JPH055169B2 - - Google Patents

Info

Publication number
JPH055169B2
JPH055169B2 JP59131208A JP13120884A JPH055169B2 JP H055169 B2 JPH055169 B2 JP H055169B2 JP 59131208 A JP59131208 A JP 59131208A JP 13120884 A JP13120884 A JP 13120884A JP H055169 B2 JPH055169 B2 JP H055169B2
Authority
JP
Japan
Prior art keywords
wafer
circuit
integrated circuit
layer
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59131208A
Other languages
English (en)
Other versions
JPS6052048A (ja
Inventor
Aaru Kurisuchan Reimondo
Suu Harii
Ee Wagunaa Haabaato
Shii Zaachaa Josefu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Teletype Corp
Original Assignee
Teletype Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Teletype Corp filed Critical Teletype Corp
Publication of JPS6052048A publication Critical patent/JPS6052048A/ja
Publication of JPH055169B2 publication Critical patent/JPH055169B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4825—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body for devices consisting of semiconductor layers on insulating or semi-insulating substrates, e.g. silicon on sapphire devices, i.e. SOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/975—Substrate or mask aligning feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Die Bonding (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

【発明の詳細な説明】 技術分野 本発明は製作後のパツケージ封入を必要としな
い集積回路デバイスの製作方法に係る。
背景技術 MoS集積回路はそれらの充てん密度が高いと
いう特徴のため、用途が拡大したが、MoS集積
回路チツプは、雰囲気汚染を特に受けやすい。確
実に連続的で信頼性ある動作を行わせるために、
各集積回路チツプは試験され、その後密封された
パツケージ内にマウントされる。一般的なパツケ
ージは、プラスチツク又はセラミツクの長方形基
体から成るインラインパツケージで、その中に集
積回路チツプがマウントされる。ピンの二本の平
行な列が、パツケージから延び、集積回路の選択
された位置に接続される。パツケージに入れた
後、集積回路は再び試験される。パツケージに入
れ、何度も試験をすることにより、製作コストは
著しく上昇する。
本発明の記述 製作後のパツケージ封入をすることなく使用す
るのに適した集積回路デバイスの製作方法につい
て記述する。能動回路及び少くとも一つの位置合
せパターンを、回路ウエハの第１の表面上に含む
集積回路を含むために、シリコン回路ウエハが加
工される。能動回路の少くとも一部は、雰囲気汚
染に対する障壁で囲まれる。支持ウエハが準備さ
れ、支持ウエハの第１の表面を回路ウエハの第１
の表面に隣接して配置させる。粘着物質の層を回
路ウエハ及び支持ウエハの両方又は一方の隣接し
たウエハ上に形成し、二つのウエハを固着させ、
ともにウエハサンドイツチを形成するようにす
る。位置合せ用の露出されたマークを用いて、回
路ウエハは写真整形され、回路ウエハを貫き、集
積回路の選択された電極用表面への電極用窓を形
成する。導電体は障壁とその上で交差し、能動回
路の選択された位置と、障壁により囲まれた能動
回路の外側と、電極表面間の相互接続をする。電
極表面は雰囲気からの腐蝕に耐え、ウエハは複数
のチツプに切断される。
ここで述べた実施例は雰囲気腐蝕及び汚染から
封じられ、製作後のパツケージ封入及びその後の
試験を必要としない集積回路デバイスの製作方法
に適用すると有利である。
詳細な記述 第１図の第１工程で示されるように、主平坦面
１２を有するシリコンウエハ１０は、その中に、
当業者には周知の加工技術により作られたいくつ
かの個別のMOS集積回路１４を有する。集積回
路１４の一つの例の部分的な断面図が、第１工程
に示されている。明らかに図面は相対的な寸法が
実際とは異り、いくつかの特徴を明確に示すた
め、垂直方向に誇張されている。集積回路はドー
プ領域１６及びゲート酸化物１７ａで被覆された
ゲート１７を含む能動回路１９を含む。そのよう
な能動回路はナトリウムのような雰囲気による劣
化に対し、特に弱いことが当業者には知られてい
る。
加えて、電界用酸化物２０はウエハ１０の一部
から除去され、電極領域２２を露出し、それはそ
の後ゲート酸化物１７ａで被覆される。ウエハ１
０の表面は、好ましくは高温における低圧堆積に
より堆積されたシリコン窒化物の薄い層２４によ
り被覆される。窒化物層２４は写真整形され、第
２工程で示されるように、溝１８を完全に満す。
溝１８はシリコン窒化物で満され、集積回路１９
の能動部分から雰囲気汚染を除くための端部シー
ルとなる。第３工程において、アルミニウムの金
属導電体３０が、ウエハ上で写真整形される。金
属導電体は溝１８を貫いて延び、集積回路上のド
ープ領域１６から電極領域２２への導電体路とな
る。加えて、位置合せパターン３２はウエハ１０
上の二つの選択された位置で、写真整形される。
位置合せパターン３２は、その後の加工工程で用
いられる。
第４工程において、ウエハ１０は二酸化シリコ
ン層３４で被覆され、続いてシリコン窒化物層３
６で被覆され、それは第２の二酸化シリコン層３
８で被覆される。第１の二酸化シリコン層３４は
その後の窒化物層３６のウエハへの粘着性を改善
し、窒化物層３６はナトリウム及び他の雰囲気汚
染に対する障壁として働く。最後の二酸化シリコ
ン層３８はスパツタリング又は他の同様の技術に
より、窒化物層３６上に堆積される。二酸化シリ
コン層３８は、その後の工程で用いられる粘着物
質に対する付着しうる界面媒体となる。シリコン
窒化物層２４、導電体３０及びシリコンウエハ１
０は、端部シールとなつている溝１８を有する能
動回路１９の上及び下で、基本的な汚染に対する
障壁となる。第２の保護は、二酸化シリコン層３
４，３８及びシリコン窒化物層３６により行われ
る。
第５工程において、支持ウエハ４０が高温の酸
化雰囲気に露出され、支持ウエハ４０の露出され
た表面上に、二酸化シリコン層４２を成長させ
る。第６工程において、エツチント障壁となるシ
リコン窒化物層４４が、二酸化シリコン層４２上
に堆積される。第７工程において、二酸化シリコ
ン層４５及び４５ａを、支持ウエハ４０の表面上
に堆積又は成長させる。二酸化シリコン層４５は
第８工程で形成される粘性層４６に対する付着し
うる表面媒体となる。粘性層４６は当業者には周
知の各種の技術により、形成してよい。十分であ
ることが明らかになつた具体的な方法は、ウエハ
４０上に粘性物質をスピンコートし、その後ウエ
ハ４０を真空容器（図示されていない）中に置く
ことにより、粘着物質からガスをぬく方法であ
る。第８工程において、回路ウエハ１０及び支持
ウエハ４０は、真空に保つたまま一緒にし、二つ
のウエハ１０及び４０が単一のサンドイツチ５０
を形成するよう、高温で焼きなまされる。第９工
程において、回路ウエハ１０は写真整形され、位
置合せパターン３２ａを露出するための窓４７が
生じる。主平坦面１２は写真整形プロセス中、ウ
エハ５０は大よそ位置合せするため、用いられ
る。回路ウエハ１０の位置合わせパターン３２の
部分を除去して窓４７を形成すると、その窓４７
を介して粘着層４６の一部が露出する。その露出
した粘着層４６の部分にはウエハ１０のパターン
３２から転写されていたレリーフパターンとして
の位置合わせパターン３２ａが形成されている。
第10工程において、電極領域２２が写真整形に
より露出され、写真整形で先に形成されたマーク
をマスク合せに用いる。加えて、二酸化シリコン
層４５及びゲート酸化物１７ａが除去される。そ
の後、第11工程において、ウエハ１０はチタン層
６０で被覆され、続いて白金６２の層で被覆され
る。これらの層６０，６２はチタン６０の酸化を
防止するため、真空容器（図示されていない）中
のウエハ１０上に形成され、酸化すると白金６２
の粘着性を下げる。第12工程において、白金層６
２を写真整形して、チタン層６０の電極領域２２
上のにみ白金層６２を残す。残された白金層６２
に被覆されている電極領域２２以外のチタン層６
０は酸化される。次に、残された白金層６２に被
覆されている電極領域２２部分の酸化していない
チタン層６０を電極として電気メツキをし、残さ
れた白金層６２上にのみ二つの層、即ち、ニツケ
ル層６６及びハンダ層７０を形成する。尚、電極
領域２２以外のチタン層６０は、酸化されている
ためにメツキされないのである。この様に電極領
域２２以外のチタン層６０をメツキしないように
するためには、上記の手法に限らず、レジスト層
を使用しても良い。第14工程において、露出され
たチタン６０が除去され、接続パツド７１が絶縁
される。得られた接続パツド７１はケーブル（図
示されていない）へハンダを再び流し固着させる
のに適している。最後の第15工程において、ウエ
ハサンドイツチ５０は別々の集積回路チツプ７２
に切断される。集積回路チツプ７２のそれぞれの
能動部分は、雰囲気汚染から完全に封じられる。
チツプ７２へのすべての接続は、接続パツド７１
を通して作られる。このように集積回路デバイス
の整作方法について述べたが、このデバイスは製
作後パツケージに入れる必要はない。
本発明について具体的に示し、実施例に関する
記述を行つたが、請求の範囲中で述べられている
ように、本発明の精神及び視野から離れることな
く、各種の変更が可能であることが認識されよ
う。
【図面の簡単な説明】
第１図乃至第４図は、本発明に従う集積回路デ
バイス製造のために順次行なわれるプロセス工程
を示す図であり、第５図は、第１図乃至第４図の
組合せを示す図である。 主要部分の符号の説明、１０……シリコン回路
ウエハ、１８，２４……障壁、２２……電極表
面、４０……支持ウエハ、４７……窓、５０……
ウエハサンドイツチ。

Claims (1)

  1. 【特許請求の範囲】 １ 集積回路デバイスの製作方法において、 Ａ 回路ウエハの第１の表面上に能動回路１９を
    含む集積回路１４を形成するように前記回路ウ
    エハ１０を加工する工程、 Ｂ 前記能動回路１９の少なくとも一部を、雰囲
    気汚染に対する障壁２４で囲む工程、 Ｃ 前記能動回路１９の選択された位置と障壁２
    ４により取り囲まれた能動回路の外側の選択さ
    れた電極表面２２との間の相互接続をするた
    め、前記工程Ｂで配置された障壁２４上に、導
    電体を配置する工程、 Ｄ その後のプロセスのために、支持ウエハ４０
    を準備する工程、 Ｅ 前記支持ウエハ４０の第１の表面に隣接し
    て、前記回路ウエハ１０の第１の表面を位置さ
    せる工程、 Ｆ 少なくとも前記工程のいずれかの間に前記回
    路ウエハ１０の前記第１の表面に位置合わせパ
    ターン３２を形成する工程、 Ｇ 前記回路ウエハ及び前記支持ウエハ１０，４
    ０の隣接した表面上に、粘着物質層４６を形成
    し、両ウエハを貼り合わせて、ウエハサンドイ
    ツチ５０を形成する工程、 Ｈ 前記位置合わせパターン３２に対応するマー
    ク３２ａを露出するため、前記回路ウエハ１０
    を貫通する開口４７を写真整形により形成する
    工程、 Ｉ 前記回路ウエハ１０を貫通して前記集積回路
    １４の選択された電極表面２２に至る電極開口
    を形成するため、前記回路ウエハ１０を写真整
    形する工程、 Ｊ 前記工程Ｉ）で露出された電極表面２２上に
    コンタクトパツドを設ける工程、及び Ｋ 上記ウエハサンドイツチ５０を複数のチツプ
    ７２に切断する工程 からなることを特徴とする集積回路デバイスの製
    作方法。
JP59131208A 1983-06-27 1984-06-27 集積回路デバイスの製作方法 Granted JPS6052048A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/508,314 US4485553A (en) 1983-06-27 1983-06-27 Method for manufacturing an integrated circuit device
US508314 1983-06-27

Publications (2)

Publication Number Publication Date
JPS6052048A JPS6052048A (ja) 1985-03-23
JPH055169B2 true JPH055169B2 (ja) 1993-01-21

Family

ID=24022252

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59131208A Granted JPS6052048A (ja) 1983-06-27 1984-06-27 集積回路デバイスの製作方法

Country Status (5)

Country Link
US (1) US4485553A (ja)
EP (1) EP0132614B1 (ja)
JP (1) JPS6052048A (ja)
CA (1) CA1205578A (ja)
DE (1) DE3466955D1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4468857A (en) * 1983-06-27 1984-09-04 Teletype Corporation Method of manufacturing an integrated circuit device
US4688075A (en) * 1983-07-22 1987-08-18 Fairchild Semiconductor Corporation Integrated circuit having a pre-attached conductive mounting media and method of making the same
JPS60100450A (ja) * 1983-11-07 1985-06-04 Disco Abrasive Sys Ltd 半導体ウエーハ装着及び切断装置
US4662956A (en) * 1985-04-01 1987-05-05 Motorola, Inc. Method for prevention of autodoping of epitaxial layers
DE3632943A1 (de) * 1986-09-27 1988-03-31 Bosch Gmbh Robert Hochfrequenz-leistungs-transistor in bipolar-epitaxial-technik
US4778258A (en) * 1987-10-05 1988-10-18 General Electric Company Protective tab structure for use in the fabrication of matrix addressed thin film transistor liquid crystal displays
FR2664095B1 (fr) * 1990-06-28 1993-12-17 Commissariat A Energie Atomique Procede de fabrication d'un contact electrique sur un element actif d'un circuit integre mis.
US5926739A (en) 1995-12-04 1999-07-20 Micron Technology, Inc. Semiconductor processing method of promoting photoresist adhesion to an outer substrate layer predominately comprising silicon nitride
US6300253B1 (en) 1998-04-07 2001-10-09 Micron Technology, Inc. Semiconductor processing methods of forming photoresist over silicon nitride materials, and semiconductor wafer assemblies comprising photoresist over silicon nitride materials
US6323139B1 (en) 1995-12-04 2001-11-27 Micron Technology, Inc. Semiconductor processing methods of forming photoresist over silicon nitride materials
US5985771A (en) * 1998-04-07 1999-11-16 Micron Technology, Inc. Semiconductor wafer assemblies comprising silicon nitride, methods of forming silicon nitride, and methods of reducing stress on semiconductive wafers
US6316372B1 (en) 1998-04-07 2001-11-13 Micron Technology, Inc. Methods of forming a layer of silicon nitride in a semiconductor fabrication process
US6635530B2 (en) 1998-04-07 2003-10-21 Micron Technology, Inc. Methods of forming gated semiconductor assemblies
JP2003503854A (ja) * 1999-06-29 2003-01-28 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体デバイス
JP2005101290A (ja) * 2003-09-25 2005-04-14 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
US9780143B2 (en) * 2015-08-25 2017-10-03 Western Digital Technologies, Inc. Implementing magnetic memory integration with CMOS driving circuits

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5283070A (en) * 1975-12-29 1977-07-11 Seiko Instr & Electronics Ltd Production of semiconductor device
JPS5387163A (en) * 1977-01-12 1978-08-01 Hitachi Ltd Production of semiconductor device
JPS5459083A (en) * 1977-10-19 1979-05-12 Sumitomo Electric Ind Ltd Double-sided pattern forming method for semiconductor wafer
JPS5717158A (en) * 1980-07-04 1982-01-28 Fujitsu Ltd Manufacture of semiconductor device
JPS5745254A (en) * 1980-09-01 1982-03-15 Nippon Telegr & Teleph Corp <Ntt> Automatic detector for amount of silicon wafer worked
JPS5893345A (ja) * 1981-11-30 1983-06-03 Nec Corp 半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1235197A (en) * 1967-07-03 1971-06-09 Texas Instruments Inc Manufacture of circuit element arrays
JPS501872B1 (ja) * 1970-01-30 1975-01-22
US3769562A (en) * 1972-02-07 1973-10-30 Texas Instruments Inc Double isolation for electronic devices
US3775838A (en) * 1972-04-24 1973-12-04 Olivetti & Co Spa Integrated circuit package and construction technique
CH560463A5 (ja) * 1972-09-26 1975-03-27 Siemens Ag
DE2348325A1 (de) * 1973-09-26 1975-04-03 Licentia Gmbh Halbleiteranordnung mit fuer die drahtlose kontaktierung geeigneten anschlusskontakten
US3852563A (en) * 1974-02-01 1974-12-03 Hewlett Packard Co Thermal printing head
US4110598A (en) * 1975-09-02 1978-08-29 Texas Instruments Incorporated Thermal printhead assembly
US4134125A (en) * 1977-07-20 1979-01-09 Bell Telephone Laboratories, Incorporated Passivation of metallized semiconductor substrates
US4205099A (en) * 1978-04-14 1980-05-27 Sprague Electric Company Method for making terminal bumps on semiconductor wafers
CA1109927A (en) * 1978-06-26 1981-09-29 Edmund T. Marciniec Manufacture of thin film thermal print head
US4266334A (en) * 1979-07-25 1981-05-12 Rca Corporation Manufacture of thinned substrate imagers
US4472875A (en) * 1983-06-27 1984-09-25 Teletype Corporation Method for manufacturing an integrated circuit device
US4468857A (en) * 1983-06-27 1984-09-04 Teletype Corporation Method of manufacturing an integrated circuit device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5283070A (en) * 1975-12-29 1977-07-11 Seiko Instr & Electronics Ltd Production of semiconductor device
JPS5387163A (en) * 1977-01-12 1978-08-01 Hitachi Ltd Production of semiconductor device
JPS5459083A (en) * 1977-10-19 1979-05-12 Sumitomo Electric Ind Ltd Double-sided pattern forming method for semiconductor wafer
JPS5717158A (en) * 1980-07-04 1982-01-28 Fujitsu Ltd Manufacture of semiconductor device
JPS5745254A (en) * 1980-09-01 1982-03-15 Nippon Telegr & Teleph Corp <Ntt> Automatic detector for amount of silicon wafer worked
JPS5893345A (ja) * 1981-11-30 1983-06-03 Nec Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPS6052048A (ja) 1985-03-23
DE3466955D1 (en) 1987-12-03
US4485553A (en) 1984-12-04
EP0132614B1 (en) 1987-10-28
CA1205578A (en) 1986-06-03
EP0132614A1 (en) 1985-02-13

Similar Documents

Publication Publication Date Title
JPH055169B2 (ja)
US3716907A (en) Method of fabrication of semiconductor device package
US5091331A (en) Ultra-thin circuit fabrication by controlled wafer debonding
US4628590A (en) Method of manufacture of a semiconductor device
KR100257429B1 (ko) 집적 회로 장치 및 그의 패시베이션 방법
US5168078A (en) Method of making high density semiconductor structure
US4179794A (en) Process of manufacturing semiconductor devices
US4472875A (en) Method for manufacturing an integrated circuit device
US4015175A (en) Discrete, fixed-value capacitor
JP2001085361A (ja) 半導体装置およびその製造方法
US4086375A (en) Batch process providing beam leads for microelectronic devices having metallized contact pads
WO2006127107A2 (en) Semiconductor package and method for forming the same
US5444009A (en) Fabricating a semiconductor with an insulative coating
EP0129915B1 (en) A method of manufacturing an integrated circuit device
EP0371861A2 (en) High density semiconductor structure and method of making the same
US3874072A (en) Semiconductor structure with bumps and method for making the same
US3748543A (en) Hermetically sealed semiconductor package and method of manufacture
JPS63307758A (ja) 集積回路装置
US3874918A (en) Structure and process for semiconductor device using batch processing
US3840982A (en) Contacts for semiconductor devices, particularly integrated circuits, and methods of making the same
US5282922A (en) Hybrid circuit structures and methods of fabrication
JPH09148326A (ja) 半導体素子およびその製造方法
KR100374300B1 (ko) 반도체용 구리 배선 제조 방법
TWI249214B (en) Assembly process
JPS6177352A (ja) 半導体装置の製造方法