JPH055169B2 - - Google Patents
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- JPH055169B2 JPH055169B2 JP59131208A JP13120884A JPH055169B2 JP H055169 B2 JPH055169 B2 JP H055169B2 JP 59131208 A JP59131208 A JP 59131208A JP 13120884 A JP13120884 A JP 13120884A JP H055169 B2 JPH055169 B2 JP H055169B2
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Description
【発明の詳細な説明】
技術分野
本発明は製作後のパツケージ封入を必要としな
い集積回路デバイスの製作方法に係る。
い集積回路デバイスの製作方法に係る。
背景技術
MoS集積回路はそれらの充てん密度が高いと
いう特徴のため、用途が拡大したが、MoS集積
回路チツプは、雰囲気汚染を特に受けやすい。確
実に連続的で信頼性ある動作を行わせるために、
各集積回路チツプは試験され、その後密封された
パツケージ内にマウントされる。一般的なパツケ
ージは、プラスチツク又はセラミツクの長方形基
体から成るインラインパツケージで、その中に集
積回路チツプがマウントされる。ピンの二本の平
行な列が、パツケージから延び、集積回路の選択
された位置に接続される。パツケージに入れた
後、集積回路は再び試験される。パツケージに入
れ、何度も試験をすることにより、製作コストは
著しく上昇する。
いう特徴のため、用途が拡大したが、MoS集積
回路チツプは、雰囲気汚染を特に受けやすい。確
実に連続的で信頼性ある動作を行わせるために、
各集積回路チツプは試験され、その後密封された
パツケージ内にマウントされる。一般的なパツケ
ージは、プラスチツク又はセラミツクの長方形基
体から成るインラインパツケージで、その中に集
積回路チツプがマウントされる。ピンの二本の平
行な列が、パツケージから延び、集積回路の選択
された位置に接続される。パツケージに入れた
後、集積回路は再び試験される。パツケージに入
れ、何度も試験をすることにより、製作コストは
著しく上昇する。
本発明の記述
製作後のパツケージ封入をすることなく使用す
るのに適した集積回路デバイスの製作方法につい
て記述する。能動回路及び少くとも一つの位置合
せパターンを、回路ウエハの第1の表面上に含む
集積回路を含むために、シリコン回路ウエハが加
工される。能動回路の少くとも一部は、雰囲気汚
染に対する障壁で囲まれる。支持ウエハが準備さ
れ、支持ウエハの第1の表面を回路ウエハの第1
の表面に隣接して配置させる。粘着物質の層を回
路ウエハ及び支持ウエハの両方又は一方の隣接し
たウエハ上に形成し、二つのウエハを固着させ、
ともにウエハサンドイツチを形成するようにす
る。位置合せ用の露出されたマークを用いて、回
路ウエハは写真整形され、回路ウエハを貫き、集
積回路の選択された電極用表面への電極用窓を形
成する。導電体は障壁とその上で交差し、能動回
路の選択された位置と、障壁により囲まれた能動
回路の外側と、電極表面間の相互接続をする。電
極表面は雰囲気からの腐蝕に耐え、ウエハは複数
のチツプに切断される。
るのに適した集積回路デバイスの製作方法につい
て記述する。能動回路及び少くとも一つの位置合
せパターンを、回路ウエハの第1の表面上に含む
集積回路を含むために、シリコン回路ウエハが加
工される。能動回路の少くとも一部は、雰囲気汚
染に対する障壁で囲まれる。支持ウエハが準備さ
れ、支持ウエハの第1の表面を回路ウエハの第1
の表面に隣接して配置させる。粘着物質の層を回
路ウエハ及び支持ウエハの両方又は一方の隣接し
たウエハ上に形成し、二つのウエハを固着させ、
ともにウエハサンドイツチを形成するようにす
る。位置合せ用の露出されたマークを用いて、回
路ウエハは写真整形され、回路ウエハを貫き、集
積回路の選択された電極用表面への電極用窓を形
成する。導電体は障壁とその上で交差し、能動回
路の選択された位置と、障壁により囲まれた能動
回路の外側と、電極表面間の相互接続をする。電
極表面は雰囲気からの腐蝕に耐え、ウエハは複数
のチツプに切断される。
ここで述べた実施例は雰囲気腐蝕及び汚染から
封じられ、製作後のパツケージ封入及びその後の
試験を必要としない集積回路デバイスの製作方法
に適用すると有利である。
封じられ、製作後のパツケージ封入及びその後の
試験を必要としない集積回路デバイスの製作方法
に適用すると有利である。
詳細な記述
第1図の第1工程で示されるように、主平坦面
12を有するシリコンウエハ10は、その中に、
当業者には周知の加工技術により作られたいくつ
かの個別のMOS集積回路14を有する。集積回
路14の一つの例の部分的な断面図が、第1工程
に示されている。明らかに図面は相対的な寸法が
実際とは異り、いくつかの特徴を明確に示すた
め、垂直方向に誇張されている。集積回路はドー
プ領域16及びゲート酸化物17aで被覆された
ゲート17を含む能動回路19を含む。そのよう
な能動回路はナトリウムのような雰囲気による劣
化に対し、特に弱いことが当業者には知られてい
る。
12を有するシリコンウエハ10は、その中に、
当業者には周知の加工技術により作られたいくつ
かの個別のMOS集積回路14を有する。集積回
路14の一つの例の部分的な断面図が、第1工程
に示されている。明らかに図面は相対的な寸法が
実際とは異り、いくつかの特徴を明確に示すた
め、垂直方向に誇張されている。集積回路はドー
プ領域16及びゲート酸化物17aで被覆された
ゲート17を含む能動回路19を含む。そのよう
な能動回路はナトリウムのような雰囲気による劣
化に対し、特に弱いことが当業者には知られてい
る。
加えて、電界用酸化物20はウエハ10の一部
から除去され、電極領域22を露出し、それはそ
の後ゲート酸化物17aで被覆される。ウエハ1
0の表面は、好ましくは高温における低圧堆積に
より堆積されたシリコン窒化物の薄い層24によ
り被覆される。窒化物層24は写真整形され、第
2工程で示されるように、溝18を完全に満す。
溝18はシリコン窒化物で満され、集積回路19
の能動部分から雰囲気汚染を除くための端部シー
ルとなる。第3工程において、アルミニウムの金
属導電体30が、ウエハ上で写真整形される。金
属導電体は溝18を貫いて延び、集積回路上のド
ープ領域16から電極領域22への導電体路とな
る。加えて、位置合せパターン32はウエハ10
上の二つの選択された位置で、写真整形される。
位置合せパターン32は、その後の加工工程で用
いられる。
から除去され、電極領域22を露出し、それはそ
の後ゲート酸化物17aで被覆される。ウエハ1
0の表面は、好ましくは高温における低圧堆積に
より堆積されたシリコン窒化物の薄い層24によ
り被覆される。窒化物層24は写真整形され、第
2工程で示されるように、溝18を完全に満す。
溝18はシリコン窒化物で満され、集積回路19
の能動部分から雰囲気汚染を除くための端部シー
ルとなる。第3工程において、アルミニウムの金
属導電体30が、ウエハ上で写真整形される。金
属導電体は溝18を貫いて延び、集積回路上のド
ープ領域16から電極領域22への導電体路とな
る。加えて、位置合せパターン32はウエハ10
上の二つの選択された位置で、写真整形される。
位置合せパターン32は、その後の加工工程で用
いられる。
第4工程において、ウエハ10は二酸化シリコ
ン層34で被覆され、続いてシリコン窒化物層3
6で被覆され、それは第2の二酸化シリコン層3
8で被覆される。第1の二酸化シリコン層34は
その後の窒化物層36のウエハへの粘着性を改善
し、窒化物層36はナトリウム及び他の雰囲気汚
染に対する障壁として働く。最後の二酸化シリコ
ン層38はスパツタリング又は他の同様の技術に
より、窒化物層36上に堆積される。二酸化シリ
コン層38は、その後の工程で用いられる粘着物
質に対する付着しうる界面媒体となる。シリコン
窒化物層24、導電体30及びシリコンウエハ1
0は、端部シールとなつている溝18を有する能
動回路19の上及び下で、基本的な汚染に対する
障壁となる。第2の保護は、二酸化シリコン層3
4,38及びシリコン窒化物層36により行われ
る。
ン層34で被覆され、続いてシリコン窒化物層3
6で被覆され、それは第2の二酸化シリコン層3
8で被覆される。第1の二酸化シリコン層34は
その後の窒化物層36のウエハへの粘着性を改善
し、窒化物層36はナトリウム及び他の雰囲気汚
染に対する障壁として働く。最後の二酸化シリコ
ン層38はスパツタリング又は他の同様の技術に
より、窒化物層36上に堆積される。二酸化シリ
コン層38は、その後の工程で用いられる粘着物
質に対する付着しうる界面媒体となる。シリコン
窒化物層24、導電体30及びシリコンウエハ1
0は、端部シールとなつている溝18を有する能
動回路19の上及び下で、基本的な汚染に対する
障壁となる。第2の保護は、二酸化シリコン層3
4,38及びシリコン窒化物層36により行われ
る。
第5工程において、支持ウエハ40が高温の酸
化雰囲気に露出され、支持ウエハ40の露出され
た表面上に、二酸化シリコン層42を成長させ
る。第6工程において、エツチント障壁となるシ
リコン窒化物層44が、二酸化シリコン層42上
に堆積される。第7工程において、二酸化シリコ
ン層45及び45aを、支持ウエハ40の表面上
に堆積又は成長させる。二酸化シリコン層45は
第8工程で形成される粘性層46に対する付着し
うる表面媒体となる。粘性層46は当業者には周
知の各種の技術により、形成してよい。十分であ
ることが明らかになつた具体的な方法は、ウエハ
40上に粘性物質をスピンコートし、その後ウエ
ハ40を真空容器(図示されていない)中に置く
ことにより、粘着物質からガスをぬく方法であ
る。第8工程において、回路ウエハ10及び支持
ウエハ40は、真空に保つたまま一緒にし、二つ
のウエハ10及び40が単一のサンドイツチ50
を形成するよう、高温で焼きなまされる。第9工
程において、回路ウエハ10は写真整形され、位
置合せパターン32aを露出するための窓47が
生じる。主平坦面12は写真整形プロセス中、ウ
エハ50は大よそ位置合せするため、用いられ
る。回路ウエハ10の位置合わせパターン32の
部分を除去して窓47を形成すると、その窓47
を介して粘着層46の一部が露出する。その露出
した粘着層46の部分にはウエハ10のパターン
32から転写されていたレリーフパターンとして
の位置合わせパターン32aが形成されている。
化雰囲気に露出され、支持ウエハ40の露出され
た表面上に、二酸化シリコン層42を成長させ
る。第6工程において、エツチント障壁となるシ
リコン窒化物層44が、二酸化シリコン層42上
に堆積される。第7工程において、二酸化シリコ
ン層45及び45aを、支持ウエハ40の表面上
に堆積又は成長させる。二酸化シリコン層45は
第8工程で形成される粘性層46に対する付着し
うる表面媒体となる。粘性層46は当業者には周
知の各種の技術により、形成してよい。十分であ
ることが明らかになつた具体的な方法は、ウエハ
40上に粘性物質をスピンコートし、その後ウエ
ハ40を真空容器(図示されていない)中に置く
ことにより、粘着物質からガスをぬく方法であ
る。第8工程において、回路ウエハ10及び支持
ウエハ40は、真空に保つたまま一緒にし、二つ
のウエハ10及び40が単一のサンドイツチ50
を形成するよう、高温で焼きなまされる。第9工
程において、回路ウエハ10は写真整形され、位
置合せパターン32aを露出するための窓47が
生じる。主平坦面12は写真整形プロセス中、ウ
エハ50は大よそ位置合せするため、用いられ
る。回路ウエハ10の位置合わせパターン32の
部分を除去して窓47を形成すると、その窓47
を介して粘着層46の一部が露出する。その露出
した粘着層46の部分にはウエハ10のパターン
32から転写されていたレリーフパターンとして
の位置合わせパターン32aが形成されている。
第10工程において、電極領域22が写真整形に
より露出され、写真整形で先に形成されたマーク
をマスク合せに用いる。加えて、二酸化シリコン
層45及びゲート酸化物17aが除去される。そ
の後、第11工程において、ウエハ10はチタン層
60で被覆され、続いて白金62の層で被覆され
る。これらの層60,62はチタン60の酸化を
防止するため、真空容器(図示されていない)中
のウエハ10上に形成され、酸化すると白金62
の粘着性を下げる。第12工程において、白金層6
2を写真整形して、チタン層60の電極領域22
上のにみ白金層62を残す。残された白金層62
に被覆されている電極領域22以外のチタン層6
0は酸化される。次に、残された白金層62に被
覆されている電極領域22部分の酸化していない
チタン層60を電極として電気メツキをし、残さ
れた白金層62上にのみ二つの層、即ち、ニツケ
ル層66及びハンダ層70を形成する。尚、電極
領域22以外のチタン層60は、酸化されている
ためにメツキされないのである。この様に電極領
域22以外のチタン層60をメツキしないように
するためには、上記の手法に限らず、レジスト層
を使用しても良い。第14工程において、露出され
たチタン60が除去され、接続パツド71が絶縁
される。得られた接続パツド71はケーブル(図
示されていない)へハンダを再び流し固着させる
のに適している。最後の第15工程において、ウエ
ハサンドイツチ50は別々の集積回路チツプ72
に切断される。集積回路チツプ72のそれぞれの
能動部分は、雰囲気汚染から完全に封じられる。
チツプ72へのすべての接続は、接続パツド71
を通して作られる。このように集積回路デバイス
の整作方法について述べたが、このデバイスは製
作後パツケージに入れる必要はない。
より露出され、写真整形で先に形成されたマーク
をマスク合せに用いる。加えて、二酸化シリコン
層45及びゲート酸化物17aが除去される。そ
の後、第11工程において、ウエハ10はチタン層
60で被覆され、続いて白金62の層で被覆され
る。これらの層60,62はチタン60の酸化を
防止するため、真空容器(図示されていない)中
のウエハ10上に形成され、酸化すると白金62
の粘着性を下げる。第12工程において、白金層6
2を写真整形して、チタン層60の電極領域22
上のにみ白金層62を残す。残された白金層62
に被覆されている電極領域22以外のチタン層6
0は酸化される。次に、残された白金層62に被
覆されている電極領域22部分の酸化していない
チタン層60を電極として電気メツキをし、残さ
れた白金層62上にのみ二つの層、即ち、ニツケ
ル層66及びハンダ層70を形成する。尚、電極
領域22以外のチタン層60は、酸化されている
ためにメツキされないのである。この様に電極領
域22以外のチタン層60をメツキしないように
するためには、上記の手法に限らず、レジスト層
を使用しても良い。第14工程において、露出され
たチタン60が除去され、接続パツド71が絶縁
される。得られた接続パツド71はケーブル(図
示されていない)へハンダを再び流し固着させる
のに適している。最後の第15工程において、ウエ
ハサンドイツチ50は別々の集積回路チツプ72
に切断される。集積回路チツプ72のそれぞれの
能動部分は、雰囲気汚染から完全に封じられる。
チツプ72へのすべての接続は、接続パツド71
を通して作られる。このように集積回路デバイス
の整作方法について述べたが、このデバイスは製
作後パツケージに入れる必要はない。
本発明について具体的に示し、実施例に関する
記述を行つたが、請求の範囲中で述べられている
ように、本発明の精神及び視野から離れることな
く、各種の変更が可能であることが認識されよ
う。
記述を行つたが、請求の範囲中で述べられている
ように、本発明の精神及び視野から離れることな
く、各種の変更が可能であることが認識されよ
う。
第1図乃至第4図は、本発明に従う集積回路デ
バイス製造のために順次行なわれるプロセス工程
を示す図であり、第5図は、第1図乃至第4図の
組合せを示す図である。 主要部分の符号の説明、10……シリコン回路
ウエハ、18,24……障壁、22……電極表
面、40……支持ウエハ、47……窓、50……
ウエハサンドイツチ。
バイス製造のために順次行なわれるプロセス工程
を示す図であり、第5図は、第1図乃至第4図の
組合せを示す図である。 主要部分の符号の説明、10……シリコン回路
ウエハ、18,24……障壁、22……電極表
面、40……支持ウエハ、47……窓、50……
ウエハサンドイツチ。
Claims (1)
- 【特許請求の範囲】 1 集積回路デバイスの製作方法において、 A 回路ウエハの第1の表面上に能動回路19を
含む集積回路14を形成するように前記回路ウ
エハ10を加工する工程、 B 前記能動回路19の少なくとも一部を、雰囲
気汚染に対する障壁24で囲む工程、 C 前記能動回路19の選択された位置と障壁2
4により取り囲まれた能動回路の外側の選択さ
れた電極表面22との間の相互接続をするた
め、前記工程Bで配置された障壁24上に、導
電体を配置する工程、 D その後のプロセスのために、支持ウエハ40
を準備する工程、 E 前記支持ウエハ40の第1の表面に隣接し
て、前記回路ウエハ10の第1の表面を位置さ
せる工程、 F 少なくとも前記工程のいずれかの間に前記回
路ウエハ10の前記第1の表面に位置合わせパ
ターン32を形成する工程、 G 前記回路ウエハ及び前記支持ウエハ10,4
0の隣接した表面上に、粘着物質層46を形成
し、両ウエハを貼り合わせて、ウエハサンドイ
ツチ50を形成する工程、 H 前記位置合わせパターン32に対応するマー
ク32aを露出するため、前記回路ウエハ10
を貫通する開口47を写真整形により形成する
工程、 I 前記回路ウエハ10を貫通して前記集積回路
14の選択された電極表面22に至る電極開口
を形成するため、前記回路ウエハ10を写真整
形する工程、 J 前記工程I)で露出された電極表面22上に
コンタクトパツドを設ける工程、及び K 上記ウエハサンドイツチ50を複数のチツプ
72に切断する工程 からなることを特徴とする集積回路デバイスの製
作方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/508,314 US4485553A (en) | 1983-06-27 | 1983-06-27 | Method for manufacturing an integrated circuit device |
US508314 | 1995-07-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6052048A JPS6052048A (ja) | 1985-03-23 |
JPH055169B2 true JPH055169B2 (ja) | 1993-01-21 |
Family
ID=24022252
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59131208A Granted JPS6052048A (ja) | 1983-06-27 | 1984-06-27 | 集積回路デバイスの製作方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4485553A (ja) |
EP (1) | EP0132614B1 (ja) |
JP (1) | JPS6052048A (ja) |
CA (1) | CA1205578A (ja) |
DE (1) | DE3466955D1 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4468857A (en) * | 1983-06-27 | 1984-09-04 | Teletype Corporation | Method of manufacturing an integrated circuit device |
US4688075A (en) * | 1983-07-22 | 1987-08-18 | Fairchild Semiconductor Corporation | Integrated circuit having a pre-attached conductive mounting media and method of making the same |
JPS60100450A (ja) * | 1983-11-07 | 1985-06-04 | Disco Abrasive Sys Ltd | 半導体ウエーハ装着及び切断装置 |
US4662956A (en) * | 1985-04-01 | 1987-05-05 | Motorola, Inc. | Method for prevention of autodoping of epitaxial layers |
DE3632943A1 (de) * | 1986-09-27 | 1988-03-31 | Bosch Gmbh Robert | Hochfrequenz-leistungs-transistor in bipolar-epitaxial-technik |
US4778258A (en) * | 1987-10-05 | 1988-10-18 | General Electric Company | Protective tab structure for use in the fabrication of matrix addressed thin film transistor liquid crystal displays |
FR2664095B1 (fr) * | 1990-06-28 | 1993-12-17 | Commissariat A Energie Atomique | Procede de fabrication d'un contact electrique sur un element actif d'un circuit integre mis. |
US6300253B1 (en) | 1998-04-07 | 2001-10-09 | Micron Technology, Inc. | Semiconductor processing methods of forming photoresist over silicon nitride materials, and semiconductor wafer assemblies comprising photoresist over silicon nitride materials |
US6323139B1 (en) * | 1995-12-04 | 2001-11-27 | Micron Technology, Inc. | Semiconductor processing methods of forming photoresist over silicon nitride materials |
US5926739A (en) | 1995-12-04 | 1999-07-20 | Micron Technology, Inc. | Semiconductor processing method of promoting photoresist adhesion to an outer substrate layer predominately comprising silicon nitride |
US5985771A (en) | 1998-04-07 | 1999-11-16 | Micron Technology, Inc. | Semiconductor wafer assemblies comprising silicon nitride, methods of forming silicon nitride, and methods of reducing stress on semiconductive wafers |
US6635530B2 (en) | 1998-04-07 | 2003-10-21 | Micron Technology, Inc. | Methods of forming gated semiconductor assemblies |
US6316372B1 (en) | 1998-04-07 | 2001-11-13 | Micron Technology, Inc. | Methods of forming a layer of silicon nitride in a semiconductor fabrication process |
JP2003503854A (ja) | 1999-06-29 | 2003-01-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体デバイス |
JP2005101290A (ja) * | 2003-09-25 | 2005-04-14 | Disco Abrasive Syst Ltd | 半導体ウエーハの分割方法 |
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JPS5893345A (ja) * | 1981-11-30 | 1983-06-03 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (14)
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JPS501872B1 (ja) * | 1970-01-30 | 1975-01-22 | ||
US3769562A (en) * | 1972-02-07 | 1973-10-30 | Texas Instruments Inc | Double isolation for electronic devices |
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CH560463A5 (ja) * | 1972-09-26 | 1975-03-27 | Siemens Ag | |
DE2348325A1 (de) * | 1973-09-26 | 1975-04-03 | Licentia Gmbh | Halbleiteranordnung mit fuer die drahtlose kontaktierung geeigneten anschlusskontakten |
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US4134125A (en) * | 1977-07-20 | 1979-01-09 | Bell Telephone Laboratories, Incorporated | Passivation of metallized semiconductor substrates |
US4205099A (en) * | 1978-04-14 | 1980-05-27 | Sprague Electric Company | Method for making terminal bumps on semiconductor wafers |
CA1109927A (en) * | 1978-06-26 | 1981-09-29 | Edmund T. Marciniec | Manufacture of thin film thermal print head |
US4266334A (en) * | 1979-07-25 | 1981-05-12 | Rca Corporation | Manufacture of thinned substrate imagers |
US4468857A (en) * | 1983-06-27 | 1984-09-04 | Teletype Corporation | Method of manufacturing an integrated circuit device |
US4472875A (en) * | 1983-06-27 | 1984-09-25 | Teletype Corporation | Method for manufacturing an integrated circuit device |
-
1983
- 1983-06-27 US US06/508,314 patent/US4485553A/en not_active Expired - Fee Related
-
1984
- 1984-06-19 CA CA000456898A patent/CA1205578A/en not_active Expired
- 1984-06-27 DE DE8484107421T patent/DE3466955D1/de not_active Expired
- 1984-06-27 EP EP84107421A patent/EP0132614B1/en not_active Expired
- 1984-06-27 JP JP59131208A patent/JPS6052048A/ja active Granted
Patent Citations (6)
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---|---|---|---|---|
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JPS5387163A (en) * | 1977-01-12 | 1978-08-01 | Hitachi Ltd | Production of semiconductor device |
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JPS5893345A (ja) * | 1981-11-30 | 1983-06-03 | Nec Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPS6052048A (ja) | 1985-03-23 |
EP0132614A1 (en) | 1985-02-13 |
DE3466955D1 (en) | 1987-12-03 |
US4485553A (en) | 1984-12-04 |
EP0132614B1 (en) | 1987-10-28 |
CA1205578A (en) | 1986-06-03 |
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