JPH05502123A - キャッシュ／メインメモリのコンシステンシを維持するための装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 キャッシュ／メインメモリのコンノステンンを維持するための装置及び方法発明 の分野 本発明はデータ処理用の装置及び方法に関し、より詳細には、ライトスルーキャ ッシュと書き込みデータをバッファリングするための前記キャッシュと平行する ローカルバッファメモリとを有する中央処理装置（ＣＰＵ）に関する。ＣＰＵは 外部で生じたメインメモリへの書き込みの発生（ｏｃｃｕｒｒｅｎｃｅ）を検出 する回路、及びメインメモリのデータがバッファメモリからの新しくない可能性 のあるデータで重ね書きされるのを避けるために、関連するメモリコマンドを書 き込みアクセスのワード形式から、書き込みアクセスのワード形式より少ないよ うに変更する回路を含む。

本発明の背景 ここで説明される発明は、マルチバイトのメモリワードを記憶するために編成さ れた複数のメモリ装置をメモリ制御装置が制御するデータ処理システムの形式で 特に有用である。そのようなメモリでは、エラー検出及び訂正シンドロームビッ トは典型的にはメモリの多数のバイト、例えば３２ビツトメモリワードの４バイ ト、にわたって生成される。中央処理装置ＣＰＵがそのようなメモリにデータの ワードを書き込むとき、エラーシンドロームビットはそのワード全体に対して生 成され、関連するメモリ装置に記憶される。しかしながら、ＣＰＵが、１バイト （８ビツト）又はハーフワード（１６ビツト）のデータなどのような、全ワード のデータよりも少ない書き込みをするときには、メモリ制御装置は最初に全ワー ドのデータを読み、そのバイトをマージし、全マージされたワードにわたってエ ラーシンドロームビットを生成し、関連するシンドロームビットをもつマージさ れたワードをメモリに戻して書き込むように動作する。周知のように、この読み 取り／変更（ｍｏｄｉｆｙ）／書き込み形式のアクセスは時間のかかる処理であ る。

あるシステムでは複数のＣＰＵが共通のシステムバスに結合され、そしてそのバ スを通じて１つまたはそれ以上のメモリユニットに結合されている。各ＣＰＵは ローカルキャッシュメモリを有しており、メインシステムメモリの一部分のコピ ーが維持される。そのようなシステムでは、キャッシュメモリ内のデータの変化 に正確に反映してメインメモリが更新されることが、望まれる目標である。例え ば、そのような／ステムはライトスルー形式のキャッシュメモリを用いており、 キャッシュに書き込まれたデータはまたキャッシュを”スルー（ｔｈｒｏｕｇｈ ）”してメインメモリに書き込まれる。こうするためにキャッシュと平行に先入 れ先出しくＦ　Ｉ　ＦＯ）メモリが用いられる。ＦＩＦＯはＣＰＵから書き込み データを受け入れて、そのデータをシステムバスを通じてメインメモリにあたえ る前に一時的にそのデータをバッファリングする。ＦＩＦＯは通常はワード幅又 はそれ以上である。

幅が１つのワードよりも少ないこれらの書き込み動作に対しては、ＦＩＦＯ内に 記憶されたデータは読み取り／変更／書き込み形式のアクセスの結果に反映され 、そこではバイト又はハーフワードはＣＰＵによってキャッシュワードと既にマ ージされている。よって、バイト又はハーフワードをメモリに書き込みそしてエ ラーシンドロームビットの生成における読み取り／変更／書き込みサイクルの時 間遅延を被る代わりに、より効率的なキャッシュメモリライトスルー技術は全か つ既にマージされたワードをＦＩＦＯからメモリに書き込む。

しかしながら、マルチプロセッサシステムの他のＣＰＵのような他のシステムバ ス作用物（ａｇｅｎｔ）が、ワードのデータが一時的にＦＩＦＯにバッファされ る時間の間隔の間に、メインメモリに書き込むときに問題が起こる。この場合、 メインメモリのワード、即ちＦＩＦＯのターゲット、は他のバス作用物によって 今更新されたところかも知れない。ＦＩＦＯからフルワードが書き込まれること を許すと、ＦＩＦＯ内に含まれる古いデータによって新しいデータが重ね書きさ れ、メインメモリの新しいデータが壊される結果となる。

従って本発明の１つの目的は、ローカルキャッシュメモリへの書き込み動作の結 果としてメインメモリ内のデータを更新するための方法及び装置を提供すること である。

本発明の他の目的は、ＦＩＦＯバッファのようなデュアルポートメモリをキャッ シュメモリと平行に与えることによってメインメモリ内のデータを更新するライ トスルーキャッシュを用いるための方法及び装置を提供し、更にいつＦＩＦＯバ ッファからメインメモリへのフルワード書き込みのデータを無効にする書き込み がメインメモリに起こるかを検出するための回路を提供することである。

更に本発明の目的は、ＦＩＦＯバッファをキャッシュメモリと平行に与えること によってメインメモリ内のデータを更新する、ライトスルーキャッシュを用いる ための方法及び装置を提供し、更にいつ書き込みがメインメモリに起こるかを検 出するための回路、及びメインメモリのデータが新しくない可能性のあるデータ で重ね書きされるのを避けるために、関連するメモリコマンドをワード書き込み （ｗｏｒｄ　ｗｒｉｔｅ）アクセスから、書き込みアクセスのワード形式より少 ないように変更する回路を提供することである。

本発明の概要 システムバスを通じてシステムメモリ内にデータを記憶するユニットのための方 法及び装置によって前記の問題は克服され、本発明の目的は実現される。特定的 にはキャッシュメモリが教授されており、それにおいては１つのワードよりも少 ない長さの書き込み動作に対して第１のバス作用物に関連するＦＩＦＯメモリデ バイス内に記憶された書き込みデータは読み取り／変更／書き込み形式のアクセ スの結果を反映し、そこではバイト又はハーフワードはローカルプロセッサによ ってキャッシュワードとマージされる。システムバスに駆動するメモリ制御ライ ンは、書き込み動作がワード書き込み（ｗｏｒｄ　ｗｒｉｔｅ）として行われる ことをメモリ制御装置に示し、それによって読み取り／変更／書き込みのメモリ 制御装置のサイクルを行うのに要する付加的な時間を除く。他のＣＰＵやＩ１０ デバイスのような他のシステムバス作用物が、ワードのデータが一時的にＦＩＦ Ｏにバッファされる時間の間隔の間及び新しい書き込みデータがＦＩＦＯによっ て重ね書きされる時間の間隔の間に、システムメモリに書き込むときの問題を避 けるために、システムメモリへの他のシステムバス作用物によってなされる外部 の書き込みを検出するための回路が提供される。ＦＩＦＯがデータを記憶してい ることを検出するための回路も提供され、そしてワード書き込みの代わりにワー ド書き込みより少な（示すようにメモリコマンドラインを変えるための回路が与 えられる。これによってメモリ制御装置が、ローカルプロセッサによって変更さ れたデータワーｑのその部分にだけ動作するようにし、そしてそのワードのその 部分のみとメインメモリからのワードとをマージするように従来の読み取り／変 更／書き込み形式のサイクルを行うようにする。例えば、バイト又はハーフワー ドは、これもまたＦＩＦＯにバッファされるアドレスの最下位のビット（ｌｅａ ｓｔ　５１ｇｎ１ｆｉｃａｎｔ　ｂｉｔ）によってメモリ制御装置へ識別される 。

図面の簡単な説明 本発明の前記及び他の特徴は添付の図面と関連して以下の本発明の詳細な説明を 読むとより明確になる。

図１は本発明に従って構成され動作する一データ処理システムのブロック図であ る。

図２は本発明を実施するための一回路の簡略化された路線図である。

本発明の詳細な説明 図１は本発明に従って構成され動作するデータ処理システム１の一部分のブロッ ク図である。システム１はＣＰＵＩからＣＰＵｎで示されたような少なくとも１ つの中央処理装置（ＣＰＵ）を含む。典型的には各ＣＰＵｌ０は他のＣＰＵと同 じ構成である。ＣＰＵｌ０は、マイクロプロセッサデバイスのようなプロセンサ １２を含み、それは複数のデータライン（ＤＡＴＡ）１２ａ、アドレスライン（ ＡＤＤＲ）１２ｂ及び制御ライン（ＣＯＮＴ）１２ｃを経由でローカルキャソン ユメモリ１４に結合されている。キヤノンユメモリ１４はバス１４ａを経由して バスインターフェースユニット１６に結合されていて、そのバスインターフェー スユニット１６はシステムバス（ＳＢ）２０との両方向データ通信を提供する。

また、キャッシュ１４に関連している複数のパリティライン及び当業者には周知 である多種の他の形式の信号は示されていない。バス１４ａはデータ、アドレス 及び制御ライン１２ａ乃至１２ｃを含む。ＦＩＦＯバッファ１８のようなデュア ルポートメモリデバイスがキャッシュ１４と平行に結合されている。ＰＩＦＯＩ ８は、メインメモリ２４を更新することを意図している書き込みデータを短期間 バッファするように機能し、メインメモリ２４はメモリ制御装置２２を介してシ ステムバス２０に結合されている。ＰＩＦ０１８は、書き込みデータが５Ｂ２０ に与えられる前に、プロセッサ１２からデータを受信し記憶するように動作する 。

そこにおいて、プロセッサ１２は典型的には５Ｂ２０よりも速いクロック値で動 作し、ＰＩＦ０１８はプロセッサ１２が典型的には遅い５Ｂ２０と同期すること なしにデータを書き込みそして動作を続けることを可能にする。ＰＩＦＯ１８は 少なくとも１つ、典型的には４つまでのワード又はダブルワードのデータを記憶 するのに十分なメモリ容量をもって与えられる、しかし、この典型的な数よりも 多くも又は少くも容易に与えられる。

ユニット２４の個々の１つのメモリ密度と、システム１の所望される合計メモリ 容量とによって、複数のメモリユニット（ＭＥＭＩ乃至Ｍ　Ｅ　Ｍ　ｎ　）が与 えられる。メモリ制御装置２２はエラー訂正回路（ＦＣＣ）２２ａを含む。ＥＣ Ｃ２２ａは一度にワードのメモリデータにシンドロームビットを生成しテストす るように動作する。この一実施例ではワードのメモリデータは幅が４バイト、又 は３２ビツト、であると考える。例えば、メモリ制御装置２２、メモリユニット ２４．５Ｂ２０．ＦＩＦＯ１８及びキャッシュ１４は、ダブルワード（６４ビツ ト）やカッドワード（１２８ビツト）のような多重のワードのデータを同時に送 り、読み取り及び／又は書き込みするために動作可能である。

１つのワードよりも短い書き込み動作については、ＰＩＦＯ１８に記憶されたデ ータはキャッシュ書き込みヒツトの結果を反映し、そこでは読み取り／変更／書 き込み形式のアクセスは１つのバイト又はハーフワードとキャッシュワードとを マージするようにプロセッサ１２によって行われる。また、あるＣ０ＮＴ１２ラ インは、ワード書き込みとして書き込みが成されたことをメモリ制御装置２２に 示し、それによって読み取り／変更／書き込みのメモリ制御装置サイクルを達成 するのに要求される付加的な時間を除去する。しかしながら、例えば、ワードの データが一時的にＦＩＦＯ１８にバッファされる時間の間隔の間にＣＰＵｎがメ モリ２４に書き込むとき、前記の問題が起こる。この場合、メインメモリのワー ド、即ちＦｒＦＯ１８書き込みのターゲット、はＣＰＵｎによってちょうど変え られたところかもしれない。もしＦＩＦＯ書き込みがワード書き込みとして処理 されることが許されたら、新しいデータはキャッシュ１４からの古いデータによ って重ね書きされてしまうであろう。ＣＰＵｎ又は他のバス作用物によってメモ リ２４になされた書き込みをＣＰＵＩ内で検出し、そしてＣ０ＮＴ１２Ｃメモリ コマンドラインがワード書き込みの代わりにバイト書き込み又はハーフワード書 き込み動作を示すように変えることによって、この問題は避けられることを説明 する。このことによって、メモリ制御装置２２は書き込まれたバイト又はハーフ ワードのデータにのみ動作し、そしてバイト又はハーフワードとメインメモリか らのワードとをマージするように従来の読み取り／変更／書き込み形式のサイク ルを行うようにする。バイト又はハーフワードはアドレスの最下位のビットによ って識別され、それもはたＦＩＦＯ１８によってバッファされる。

本発明に従うと、ＣＰＵｌ０の各々はメモリ２４へのそのような外部の書き込み 発生を検出する回路、及びそのような外部の書き込みが起こった後のメモリ２４ へのフルワードのデータの書き込みからＦＩＦＯ１８を妨げる回路が与えられる 。

図２を参照すると、ＦＩＦＯ１８が詳細に示されている。単一のデバイスとして 示されているが、ＩＦ０１８は３２データライン１２ａ、関連する３２ビツトア ドレスライン１２ｂ１及び関連する制御ライン１２ｃをバッファするために典型 的には複数の個別のＦＩＦＯデバイスを備えていることに留意されたい。例によ ると、制御ラインはデータ及びアドレスに関連するメモリアクセスの形式を識別 する。即ち、制御ラインはプロセッサ１２がＦＩＦＯ１８に記憶された関連する ワードのデータにバイト書き込み、ハーフワード書き込み、又はワード書き込み を行ったかどうかを示す。バス１８ａはＦＩＦＯ１８の出力からの、バッファさ れたデータ（ＢＤＡＴＡ）　、バッファされたアドレス（ＢＡＤＤＲ）　、及び バッファされた制御ライン（ＢＣＯＮＴ）を含む。複数のシステムバス２０ドラ イバはＦＩＦＯ１８の出力１８ａと関連している。図２ではＢＣＯＮＴラインの 一部分と関連しているそれらドライバ２６のみが示されている。バッファ２６ｃ 乃至２６ｆは５Ｂ２０に４ビットメモリ制御信号（ＭＣＯ＊乃至ＭＣ３＊）を与 え、信号名に続く星印は、従来の様式で論理零又は以下のときに信号は断定され る（ａｓｓｅｒｔｅｄ）ことを示す。ＭＣｎ＊制御ビットは以下の様式でメモリ アクセスの形式をメモリ制御装置２２に識別するようにコード化される。

ＭＣＯ＊　ＭＣ１＊　ＭＣ２＊　ＭＣ３＊ＯＯＯＯワード書き込み ０　０　１　０　ハーフワード書き込み０　０　１　１　バイト書き込み ・ ＮＡＮＤバッファ２６ｃから２６ｆは、制御システムアクセスイネーブル（ＳＡ ＥＮ）信号がＣＰＵの回路（示さず）に断定されたときに、それらの関連するメ モリ制御ビットを５Ｂ２０に駆動するように使用可能にされる。５ＡＥＮの断定 はＣＰＵｌ０から５Ｂ２０へのデータの駆動をイネーブル（ｅｎａｂｌｅ）にす る。

２個の更なるＮＡＮＤバッファ２６ａ及び２６ｂがバッファ２６ｃ及び２６ｄに 関連していて、それらの出力はそれぞれバッファ２６ｃと２６６の出力にワイヤ ーオアド（ｗｉｒｅ−ｏｒｅｄ）されている。好ましくはバッファ２６はオープ ン制御装置形式のデバイスであり、そこではそのようなワイヤーオアド接続は既 になされている。

バッファ２６ａ及び２６ｂの目的は、制御信号表示をＭＣ２＊及びＭＣ３＊が両 方低のワード書き込み表示にするよう、バイト書き込み又はハーフワード書き込 み制御信号表示、ＭＣ２＊及びＭＣ３＊高又はＭＣ２＊高及びＭＣ３＊低を、そ れぞれ、通常無効にすることである。バッファ２６ａ及び２６ｂの各々は入力信 号としてゲート２８の出力を有し、ゲート２８は入力信号として”強制ワード書 き込み（ｆｏｒｃｅ　ｗｏｒｄ　ｗｒｉｔｅ）”　（ＦＷＷ）信号を有する。Ｆ ＷＷはバッファされた制御ラインのひとつであってＰＩＦ０１８から出力されて おり、ＦＷＷはプロセッサ１２書き込みがキャッシュをヒツトするときに断定さ れるキャッシュ書き込みヒツト（ＣＡ、ＣＨＥ　ＷＲＩＴＥ　ＨＩＴ）信号の結 果として高と断定される。ＣＡＣＨＥ　ＷＲＩＴＥ　ＨＩＴ信号の状態はプロセ ッサ１２によってキャッシュ１４に及びＦＩＦＯ１８に書き込まれる関連するワ ードのデータとともにＰＩＦＯ１８内に記憶される。通常非断定（ｎｏｒｍａｌ ｌｙ　ｄｅａｓｓｅｒｔｅｄ）のＵＮＦＷＷ＊信号（後に説明される）と関連し て、ＦＷＷ信号は断定されたときメモリ制御装置２２にワード書き込みコマンド を強制する。これによってメモリ制御装置２２がワードのデータを書き込むよう にし、それによってメモリ２４にハイド又はハーフワードのデータを書き込むと きに用いられる通常要求される読み取り／変更／書き込み形式のアクセスを除去 する。

しかしながら、データが一時的にＰＩＦ０１８にバッファされる間にメモリの外 部書き込みが起こるそれらの状況に対して、強制ワード書き込みは望ましくなく 、ＦＩＦ○１８のデータはメモリ２４内の新しく書き込まれたデータに重ね書き するかもしれない。そのような状況の発生を避けるために、ＣＰＵｌ０は、その ような外部書き込みの検出、及びそのアクセスのワード書き込み形式をアクセス のバイト書き込み又はハーフワード書き込み形式に戻すように変換をする付加さ れた回路を更に含む。

更に本発明に従うと、ＣＰＵｌ０は、５Ｂ２０に結合された他の作用物がメモリ ２４に書き込みを行うときに検出するための、コンパレータ２９のような、回路 を含む。この他のバス作用物は、例によると、マルチＣＰＵシステムの他のＣＰ Ｕであり得、またディスク又は通信ボートのようなＩ１０デバイスからメモリ２ ４にデータを書き込むために使用可能なＩ１０インターフェース回路であり得る 。他の作用物による書き込みアクセスの発生はキヤツシユ１４の問い合わせ（１ ｎｔｅｒｒｏｇａｔｉｏｎ）及び、もし必要なら、キャッシュ１４の無効（ｉｎ ｖａｌｉｄａｔｉｏｎ）が結果となる。これらの機能を行う回路（示さず）は公 知である。更に５Ｂ２０を通じてのそのような書き込みアクセスの発生はコンパ レータ２９によって検出され、”システム外部書き込み保留（ｓｙｓｔｅｍ　ｅ ｘｔｅｒｎａｌ　ｗｒｉｔｅ　ｐｅｎｄｉｎｇ）−（Ｓ　ＸＷＰ）信号を生成す る。この信号はＪＫフリップ／フロップ（Ｆ／Ｆ）３０への入力であり、この信 号の断定はＦ／Ｆ　３０が次のクロック（ＣＬＫ）入力のエツジにセットするよ うに影響する。Ｆ／Ｆ　３０のＱ出力は“外部書き込み保留”　（ＸＷＰ）と表 示された信号であり、断定されたときに、それは外部で生成された書き込みが５ Ｂ２０に起こったことを示す。ｓｘｗｐ信号の生成に続いて、ＣＬＫの他のエツ ジにＦ／Ｆ　３０をリセットするようにＣＰＵｌ０によって“外部書き込み保留 クリア（ｃｌｅａｒ　ｅｘｔｅｒｎａｌ　ｗｒｉｔｅ　ｐｅｎｄｉｎｇ）”　（ ＣＬＲＸＷＰ）信号が生成される。

ＣＬＲＸＷＰは、メモリ２４の外部生成書き込みアクセスに応答してキャッシュ １４問い合わせが及び、もし要求されるならば、キャッシュ１４無効が起こった ことを示すように生成される。

Ｆ／Ｆ　３０からのＸＷＰ信号出力は、ＦＩＦ○１８からのＥＭＰＴＹ＊フラグ と関連してＡＮＤゲート３４に与えられる。ＰＩＦ０１８が空のとき、即ちＦＩ Ｆ○１８がバッファされた書き込みを含んでいないとき、ＥＭＰＴＹ＊信号は低 でありＡＮＤゲート３４からの低を強制する。ＰＩＦ０１８が１個又はそれ以上 のバッファされた書き込みを含むときＥＭＰＴＹ＊信号は非断定又は高である。

ＸＷＰが高、ＸＷＰはメモリ２４への外部システムバス書き込みの発生を示す、 であるのに関連してＥ　Ｍ　Ｐ　Ｔ　Ｙ　＊が高であると、ＡＮＤゲート３４は 高の出力を有するようになる。ＡＮＤゲート３４からの高の出力はＪＫ　Ｆ／Ｆ ３６のＪ入力に加えられ、ＣＬＫのエツジと関連して、Ｑ＊比出力低に行（よう にする。Ｆ／Ｆ３６のＱ＊比出力“強制ワード書き込み取り消しくｕｎｄｏ　ｆ ｏｒｃｅｄ　ｗｏｒｄ　ｗｒｉｔｅ）”　（Ｕ　Ｎ　Ｆ　ＷＷ　＊　）で表され た信号である。外部システムバス書き込みが検出されキャッノユ問い合わせが保 留され（ＸＷＰは高）そしてＰＩＦＯ１８が少なくとも１個のバッファされた書 き込みを含んでいる（ＥＭＰＴＹ＊は高）とき、ＵＮ　Ｆ　ＷＷ　＊信号は低の みに断定される。Ｕ　Ｎ　Ｆ　ＷＷ　＊が断定され、即ち低であることがＡＮＤ ゲート２８の出力を低にし、更にＮＡＮＤゲート２６ａ及び２６ｂの出力を高に するようにする。これがＦＷＷの断定により強制されたワード書き込みを無効に し、バッファされたメモリ制御信号（８ＭＣ２とＢＭＣ３）の状態が、それぞれ メモリ制御ライントライバ２６ｄと２６ｃの出力で反映されるようにする。言い 換えると、もしプロセッサ１２がＰＩＦＯ１８内でのワードのデータの生成にお いてバイト書き込み又はハーフワード書き込みを達成したら、ＭＣＯ＊乃至ＭＣ ３＊ラインはメモリ制御装置２２と同じに表示する。バイト書き込み又はハーフ ワード書き込みメモリ制御信号の発生は、アドレスバスと関連して、メモリ２４ のアドレスされたワードへの読み取り／変更／書き込みサイクルとしてメモリ制 御装置２２によって解釈される。アドレスバスの最下位のビットによって識別さ れるバイト又はハーフワードが、メインメモリから読まれるデータワードとマー ジされ、ＥＣＣシンドロームヒツトが生成され、ワードがメモリに戻して書き込 まれる。この様式では他のバス作用物によって最近変えられたかもしれないワー ド内のいずれの他のデータもＦＩＦ０１８内のフルワードのデータによって重ね 書きされない。

もしＵ　Ｎ　Ｆ　ＷＷ　＊が断定されなれれば、ＦＷＷが断定されている間はＡ ＮＤゲート２８の出力は高である。この高は、５ＡＥＮが断定されているのと関 連し、オーブンコレクタバッファ２６ａと２６ｂの出力の両方が低であるように する。

これらの出力の各々に結合されたワイヤーオアドノードは従って論理低に強制さ れ、そしてメモリ制御信号がメモリ制御装置２２へのワード書き込み（ＭＣＯ＊ 乃至ＭＣ３＊すべて低）として現れる結果となる。

もしプロセッサ１２がキャッシュ書き込みヒツトの結果のワード書き込みを行っ たら、ＵＮＦＷＷ＊の断定はＭＣ２＊及びＭＣ３＊ラインの状態を変えず、そこ では８ＭＣ２及びＢＭＣ３はプロセッサ１２の動作によって両方とも高にされる 。

本発明の現在好ましい実施例では、ｓｘｗｐ信号は５Ｂ２０で検出されるいずれ の書き込みアクセスについても生成される。しかしながら、例えば、キャッシュ １４内に含まれているようなメモリ２４の同じページへの書き込みの発生にのみ ｓｘｗｐ信号を生成する書き込みの発生に関連してシステムアドレスバスを復号 するように、更なるロジックが用いられうることが理解されるであろう。その上 、５Ｂ２０アドレスバスの更なる復号をもって、ｓｘｗｐ信号：′！、検出され たシステムバス書き込みがアドレス、即ち現在ＦＩＦＯ１８内あるアドレスと同 じアドレス、に発生するときのみ生成される。復号化プロセスの細分性の度合は 特定の応用及びこの機能のために費やされるロジックの量の関数である。

本発明は３２ビツトワード、３２ビツトアドレスバス、及び前記で説明された他 の容貌として表されたデータの単位を有するデータ処理システムに関して説明さ れた。しかしながら、本発明の教示は前記で開示されたものから変化する特徴を 有する多種のデータ処理／ステムに応用できることが理解されるであろう。

従って、本発明は、特に、現在好ましい実施例に関して示され説明されたが、形 式及び詳細の変更は本発明の範囲と精神から離れることなく成されることは、当 業者には理解されるであろう。

補正書の翻訳文提出書 （特許法第１８４条の７第１項） 平成　４年　３月　２４遍

Claims (10)

【特許請求の範囲】
1. １．データがシステムメモリ手段に書き込まれる前に、前記データを一時的に記 憶するためにシステムバスに結合された第１の作用物と関連する装置が、所定の 数のビットを有する少なくとも１単位のデータを記憶する手段、前記全単位のデ ータが前記システムメモリ手段に書き込まれることを前記システムメモリ手段に 表示し、又は前記単位のデータの一部分のみが前記システムメモリ手段に書き込 まれることを表示する手段、及び前記システムバスに結合され、前記システムメ モリ手段への第２の作用物による書き込みアクセスの発生を検出するための手段 であって、更に、前記表示手段が、前記全単位のデータが前記システムメモリ手 段に書き込まれるという表示から前記単位のデータの一部分のみが前記システム メモリ手段に書き込まれるという表示に変えるようにするため、前記第２の作用 物による書き込みアクセスの発生の間に前記記憶手段中に記憶された少なくとも １単位のデータを有する前記記憶手段に結合され且つ応答する検出する手段、を 備える装置。
2. ２．前記記憶手段は前記第１の作用物のデータのソースに結合された入力及び前 記ステムバスに結合された出力を有するＦＩＦＯバッファ手段を備える請求項１ に記載の装置。
3. ３．前記ＦＩＦＯバッファ手段は少なくとも１ワードのデータ、前記少なくとも １ワードのデータに関連するアドレス、及びメモリ手段書き込みサイクルの形式 を特定する複数のメモリ制御ビットを記憶するための多数のビットを有する請求 項２に記載の装置。
4. ４．前記ワードのデータは４バイトのデータを含み、前記メモリ制御ビットは少 なくともワード書き込みサイクル又はバイト書き込みサイクルを表示する請求項 ３に記載の装置。
5. ５．前記第１の作用物は前記データのソースと前記システムバスとの間に結合さ れたキャッシュメモリ手段を更に含み、そして前記ＦＩＦＯバッファ手段と前記 キャッシュメモリ手段の両方は前記データのソースから同時にデータを記憶する 請求項２に記載の装置。
6. ６．システムメモリ手段内に記憶のために第１の作用物からシステムバスにデー タを与える方法が、 少なくとも１単位のデータを前記第１の作用物と関連するデータ処理手段から受 信し、そして前記少なくとも１単位のデータを記憶手段に記憶するステップ、及 び 前記システムメモリ手段内に記憶のために、記憶された単位のデータを前記シス テムバスに与えるステップを備え、この与えるステップは、前記記憶手段がその 中に記憶された少なくとも１単位のデータを有するかどうかを決定するステップ 、 前記システムバスから第２の作用物による前記システムメモリ手段への書き込み アクセスの発生を検出するステップ、及びもし書き込みアクセスの発生が検出さ れなければ、前記全単位のデータが前記システムメモリ手段に書き込まれること を前記システムメモリ手段に表示し、前記システムバスを通じて前記記憶された 単位のデータを前記システムメモリ手段に与えるステップ、又は、もし書き込み アクセスの発生が検出されたならば、前記単位のデータの一部分のみが前記シス テムメモリ手段に書き込まれることを前記システムメモリ手段に表示し、前記シ ステムバスを通じて前記記憶された単位のデータを前記システムメモリ手段に与 えるステップ、を含む、方法。
7. ７．前記記憶するステップはＦＩＦＯメモリ手段に前記単位のデータを記憶する ことによって達成される請求項６に記載の方法。
8. ８．前記受信するステップは、 前記第１の作用物に関連するキャッシュメモリ手段から単位のデータを読み取る ステップであって、前記単位のデータは複数のバイトのデータを備えているステ ップ、 少なくとも１バイトのデータと前記キャッシュメモリ手段から読み取られた前記 単位のデータとをマージするステップ、及び前記少なくとも１つのマージされた バイトを有する前記単位のデータを前記キャッシュメモリ手段に所定のアドレス で記憶するステップであって、前記記憶手段に前記少なくとも１つのマージされ たバイトを有する前記単位のデータを記憶するステップ、前記記憶手段に前記単 位のデータに関連するアドレスを記憶するステップ、及び前記記憶手段にメモリ コマンドを記憶するステップであって前記メモリコマンドは前記記憶手段内に記 憶された前記単位のデータがその中にマージされた少なくとも１バイトを有する ことを示すメモリコマンドを記憶するステップ、を含む前記単位のデータを前記 キャッシュメモリ手段に記憶するステップ、の初期ステップを含む請求項６に記 載の方法。
9. ９．前記記憶された単位のデータを前記システムメモリ手段に与える第２のステ ップは、前記記憶されたメモリコマンドを前記記憶手段から読み出すステップ及 び前記記憶されたメモリコマンドを前記システムメモリ手段に与えるステップを 含む、請求項８に記載の方法。
10. １０．全単位のデータがシステムメモリに書き込まれることを表示するステップ は前記システムバスを通じてワード書き込みメモリコマンドを与えることによっ て達成され、単位のデータの一部分がシステムメモリに書き込まれることを表示 するステップは、前記システムバスを通じてバイト書き込みメモリコマンド又は ハーフワード書き込みメモリコマンドを与えることによって達成される、請求項 ６に記載の方法。