JPH05500731A - Ｖｌｓｉバイポーラ処理及びキーホール・トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称 ＶＬＳＩバイポーラ処理及びキーホール・トランジスタ 発明の背景 本発明は非常に小さな積層されたバイポーラ・トランジスタの製造のための処理 に係わり、特にポリシリコン接触を伴うバイポーラ・トランジスタを製造するた めの自動整列処理に関する。

半導体技術での潮流は超高速、高充填密度、及び低パワー消失を伴った素子の大 規模集積化へ向けられている。

これらの特性を達成するには、特に速度とパワー消失との間の兼ね合い、及びパ ワー消失と充填密度との間の兼ね合いが常時組み合わせて含まれる。

一般に、高充填密度、高速、及び低パワーの目標を達成するため、素子群が可能 な限り小さく作られることは本質的なことである。バイポーラ及び電界効果トラ ンジスタ技術の両方において、素子の平面的な広がりを減少することが望ましい 。ＦＥＴ技術では、設計目標は主にゲート長さを減少することに焦点が当てられ 、そのことは素子の平面的な広がりを減少することと素子の操作速度を高めるこ との両方に役立つ。バイポーラ技術では、エミッタ領域と垂直方向の接合構造の 深さを減少することが望ましい。

素子の平面的な広がりはりソグラフィ　（写真平版）技術及び役立つ道具に大き く依存する。特別のりソグラフィ処理によって与えられる分解能は、通常それぞ れのマスキング工程で作られる最小の特徴物の大きさを決定する。付は加えるに 、非常に小さな特徴物の大きさで、マスク工程間での整列（アライメント）が非 常に重要になる。改善がなされ続けてきたか、従来のりソグラフィはまさに２μ ｍ以下の信頼できる分解能を与える。同様に、０．５μｍ以下の整列の公差を得 ることは従来の装置では非常に困難である。結果として、処理される素子の経済 的な歩留りを得ることは、素子の大きさが減少しチップあたりの素子の数が増加 するにつれて非常に困難に成る。

金属酸化半導体（ＭＯＳ　Ｆ　Ｅ　Ｔ）技術の早期における魅力の一つは、−の 素子を製造するため必要とされるマスキング処理工程の数、及び基板におけるゲ ート電極と互いに隣接する拡散領域との間の自動整列（セルフ・アライメント） を得るため比較的容易であることの両方において、その技術の単純さに由来する 。そのような技術の例は、Ｌ、Ｉ、、ＶａｄａｓｚなどによるＩＥＥＥスペクト ラム、１９６９年１０月、２８−３５頁の“シリコン−ゲート技術”に示されて いる。付は加えるに、より最近のＭＯ８ＦＥＴ技術は、ｃ、ｓ、ｏｈなどによる ＩＥＥＥ　エレクトロン・デバイス・レター、ＥＤＬ−５巻、ＮＯ，ｌＯ，１９ ８４年１０月、４００−４０２頁の“自動整列化されたポリシリコンのソース及 びドレイン電極を有する新たなＭＯ３ＦＥＴ構造”に例として示されているよう に、自動整列されたソース・ドレイン電極を与える。

上記に示された参考文献の比較によって示される改冴に抵抗すること無く、大き さと整列の関係はＭＯ５ＦＥＴ技術において本質的な一面である。ＦＥＴ素ｒの ゲート幅は兄来設討における選択の問題である。現在のＭＯＳ技術は、高充填密 度及び低パワー要求で作られる大規模集積（ＶＬＳＩ−チップあたり１０，００ ０ゲート）された回路を可能にする。さらに、ＶＬＳ　Ｉ　−ＭＯ５回路は非常 に高い歩留り、通常３０？６付近で製造される。

ＭＯＳ技術の主な欠点は、バイポーラ技術と比較すると速度である。ＭＯ３素子 ではゲート遅れは、特に容量性の負荷で負荷を受けると、通常１ナノ秒を超える 。対称的に、バイポーラ素子は容量性の負荷を受けると約０゜５ナノ秒又はさら に優れたゲート遅れを保持し得る。

バイポーラ技術は一般にＭＯＳ技術の利点に欠けている。バイポーラ素子は一般 にＭＯ３素子より高いパワーを実質的に要求する。また、バイポーラ素子は一般 に素子当たり、より大きな基板領域を実質的に要求する。エミッターカップルド ・ロジック（Ｅ　ＣＬ）を用いた従来のバイポーラ技術は一般に２５０μｍ２以 上のトランジスタ領域を生み出し、３００−５００　ｐｓのシステム伝播遅れを 与える速度で操作されるときゲートあたりｌＯ＋ｗＷ（相当ゲートあたり５　ｒ ＲＷ）を超えて消失する。共通のパッケージ技術は全チップのパワー消失を１０ Ｗ程度に制限する。これらの要素は、バイポーラ密度をチップあたり又は約３０ ００ゲーあたり１．０　、０００個より少ないトランジスタに制限して、ＭＯ５ 素子より実質的に低充填密度、又は速度におけるに実質的な兼ね合いに帰着する 。また、それらの複雑さのため先行するバイポーラ技術の歩留りはＭＯＳ技術と 比較して２又はそれ以上（１０−１５％）の係数たけ低い。

結果的に、商業規模のバイポーラ技術は大規模集積（ＬＳＩ）回路充填密度に制 限されている。従来のＬＳＩ技術によって生み出されたバイポーラトランジスタ は一般に２ｍＡで３　ＧＨｚ程度の遮断周波数ｆ１を有する。

バイポーラ素子を製造するため基板を処理することにおいて、設計者はエピタキ シャル又は３重の拡散技術の間で選択するであろう。エピタキシャル処理は商業 利用において卓越する。エピタキシャル処理の例は、Ｈａなどによる合衆国パテ ント番号４，３８１，９５３．１ｓａａｃなどによる合衆国パテント番号４，４ ８３，７２６　、Ｋｏなどによる合衆国パテント番号４，４３３，４７１　、Ｋ ｒａｎｚｅｒなどによる合衆国パテント番号４，４９５，０１０　、及びエレク トロニクス、１９８５年１２月２３日、４５−４７頁の“０ＭＯ８を駆逐するバ イポーラプロセス゛に示されている。３重の拡散技術の例は、Ｍｉｌｌｏ「など による合衆国パテント番号４．２７８，５４３　、Ｒ，Ｗｏｌｒ１ｅニよるシー メンス・しｔ：’　ユ０）　ＸＸＸＩＸ（１９７２）Ｎｏ、８．３７０−３７３ 頁の“高速高電圧シリコン３重拡散パワートランジスタ“、及びＫｏｄａｋａな どによる１９８４年の神戸での固体状態素子及び材料に関する第１６回（１９８ ４年の国際）会議の拡張された要約の２０９−２１２頁“超自動整列プロセス技 術を用いたＡ　３０　ｐｓ　Ｓｔ　バイポーラ　ＩＣ“に説明されている。エピ タキシャル及び３重の拡散技術の特性の分析はＷ、Ｊ、ＣＨＵＤＯＢＩＡＫによ る１９６９年４月のＩＥＩＥＩＥの会議録の７１８−７２０頁の“軽くドープさ れたコレクタを有するトランジスタのスタティック・コレクターエミッタ飽和電 圧に関して”に表されている。

また、設計者は能動トランジスタ領域のようないろいろな素子の特徴をどの様に 定めるかの多くの選択を有する。リソグラフィ技術は広く使われるが、上述した ようにリソグラフィの分解能に制限される。個別的なバイポーラ素子の製造にお いて、リソグラフィによって与えられる素子の特徴物より小さいものを形成する ため、制御された下をくり抜く　（アンダーカット）技術を用いることも知られ ている。この技術はＦ、Ｍｏｒａｎｄｉなどによって“制御されたアンダーカッ ト・マイクロ波素子”５Ｏ８−フェアチャイルド、Ｓ、Ｐ、Ａ、ミラノ、イタリ ア、国際電子素子ミーティング、１９６８年１０月２３−２５　日、ワシントン 、Ｄ。

Ｃ，（１９６８年ＩＥＥＥによって出版された要約）に述べられている。

素子間の領域を越えて絶縁された電界酸化層を与えることと同様に、素子領域を 定めるためＭＯＳ技術においているいろな技術が従来から使われている。その− はＪＡ。

Ａｐｐｅｌｓなどによる“シリコンの局在酸化：新しい技術面″フィリップ・リ サーチ・レポート、２重巻、Ｎｏ、３（１９７１，８月）　、１５７−１６５頁 、及びＪ、Ｓ、Ｍａｋｒｉｓなどによる“集積回路における細かい線の幾何学を 形成すること″ｔＢＭテクニカル・ディスクロージャ・ブレティン、１６巻、Ｎ ｏ、１Ｏ（１９７４年３月）、３２４０−３２４１頁に述べられたＬ　ＯＣＯＳ 技術である。また、Ｊ、＾、Ａｐｐｅｌｓなどは１４０ｓ　ｌ−ランジスタの準 備において、窒化−酸化のサンドウィッチ構造（ＬＯＧＵＳ−ｎ方法）の制御さ れたアンダーエツチングの使用を開示する。

しかしながら、Ｌ　ＯＧ　Ｕ　Ｓ方法は熱酸化の厚い層を成長させる拡張された 熱サイクルを必要とする。このことは合衆国パテント番号４，３８１，９５３　 （縦列３２行５−６）にバイポーラトランジスタを製造することにおいて明らか に避けられる。Ｈａなど、　ｌ５ａａｃなど、及びＫｏなどのパテント、並びに Ｋｏｄａｋａなどの文献によって例示される現在のバイポーラ技術は、代わりに いろいろな平面エツチング・補充分離技術を用いる。バイポーラの充填密度を増 加させる方法としてテキサスインスツルメント及びシーメンス（Ｋｒａｎｚｅｒ などを参照）によって試みられているその様な技術の変化は上述の“エレクトロ ニクス”記事に報告されたトレンチ（溝形）分離である。ＭＯＳ及びバイポーラ 技術の両方において整列問題を解く努力のほとんどは自動整列プロセスに向けら れている。いろいろな自動整列プロセスが上述のパテントで述べられている。Ｍ ＯＳ　（Ｈａなどを参照）及びバイポーラ（Ｏｈなどを参照）技術における当業 者は、ゲート又は接触部を形成するためパターン付けされたポリシリコン層を用 いる。この層はシリコンニ酸化物蒸着又は反応性イオンエツチングによって付随 される熱成長によって形成される絶縁性酸化物の箱型構造体によって覆われる。

箱型構造体は後のイオン打ち込み工程で自動整列されたマスクとして役立つ。

従来のバイポーラプロセスでは、能動素子の特徴物（フィーチャー）はコレクタ 領域内に該領域と同形状の四角な又はほぼ四角なエミッタ領域として一般に形成 される。自動整列技術は両範囲内に水平な特徴物を形成するよう、及び単一のり ソグラフィのマスクを使う幾つかの処理工程に対し努める。また、基板又はエピ タキシャル層内へのドーパント不純物の拡散にまさって付随する基板表面上のポ リシリコンの蒸着はこれらの自動整列された技術において使われる。Ｏｈなどの 上述されたパテントはポリシリコンによって与えられたベース接触部と自動整列 されたベース領域を形成するためこの技術を用いる。上述されたＫｏｄａｋａな どは、拡散されたエミッタを形成するため高濃度にドープされたポリシリコンエ ミッタ接触部の利用を開示する。

Ｋｏなど、及びＫｒａｎｚｅｒなどのようなエピタキシャル処理ては、コレクタ 接触領域と能動素子領域との間のコレクタ抵抗Ｒｃｘを減するため、従来におい てエピタキシャル層の下方のＮ型埋込層か使われている。しかしながら、この取 組み方の効果は、側方の素子の大きさがａｃｔｉｖｅ能動素子と埋込層との間の 縦方向の間隔に比較して小さくなるにつれて減少する。また、この取組み方は、 経済的な歩留りを得ることにおける付随する困難とともに、引き続くマスキング 工程の整列を困難なものとする。旧１１ｅｒなどの３重拡散工程では歩留りが増 加するけれども、コレクタに基礎を置く電気容量Ｃａｂの増加により速度を犠牲 にし、コレクタ抵抗Ｒｃｘの増加により飽和電流を減する。エミッタ及びベース を狭めることによってコレクタに基礎を置く電気容量を減するための従来の取組 み方はベース抵抗Ｒｂｘを増加する傾向にある。同様にコレクタ抵抗を減する試 みはコレクタ基板の電気容ＩＣｃｓを増加する傾向にある。つまり、従来のバイ ポーラ処理間での、及び与えられた処理内でいろいろな実施パラメータ間での選 択において設計者に顕著な兼ね合いが提供される。

これまで知られているように、高密度高速で、高歩留り、かつ低パワーで作られ る超大規模集積バイポーラ回路（ＶＬＳＩ）の実施を可能にするいかなる先行す る集積回路製造工程も工夫されて来なかった。

従って、商業的に実行でき、バイポーラ回路構造の超大規模集積を可能にするバ イポーラ集積回路技術に対する要求が残っている。

発明の概要 本発明の−の目的は、高密度高速で、かつ低パワーのバイポーラ集積回路を製造 する集積回路製造プロセスを作ることである。

本発明の第二の目的は、バイポーラ素子の利点である高速を得つつ、高歩留り、 高密度、かつ低パワーのＭＯ８技術の利点をバイポーラ技術にもたらすことであ る。

本発明の第三の目的は、ＶＬＳＩバイポーラ回路の製造を可能にすることである 。

他の目的は、ＶＬＳ１回路の速度を増加を増加することである。

本発明の更なる目的は、高速バイポーラ・トランジスタのパワー要求を減するこ とである。

本発明の更に他の目的は、バイポーラ集積回路の製造において、特にＬＳＩとＶ ＬＳＩの水準の複合体において歩留りを改善することである。

追加する目的は、増加したベース抵抗とコレクタ基板の電気容量とを釣り合わせ る必要無くコレクタ抵抗とコレクターベース電気容量との両方を減することであ る。

本発明は前述した目的を達成し、多くの方法で先行技術の困難及び欠点を克服す る。リソグラフィの分解能問題は、リソグラフィの使用を一般に役立つリソグラ フィ技術の分解能の可能性内で容易である特徴物の輪郭及び特徴物寸法に限定す ることによって解決される。これらの技術は、より小さな平面的な特徴物の寸法 を定めることが必要である場合に、平面的に添加され縮小されるマスキング技術 の組み合わせによって補足される。これらの技術は、より大きな精度で、リソグ ラフィ技術のみが容易に製造できるよりも小さな特徴物の寸法を定めるために選 択され制御される。整列に関することは、増加する充填密度と共に、従来の整列 装置によって容易に与えられる公差内で危なげないほとんどの整列工程を与える マスキング方策を採用することによって緩和される。一般に、このことはそれぞ れの水手方向の広がりに素子特徴物を定める工程を分離することによって成され る。

すなわぢ、好ましい実施例では、長くて狭いコレクタ領域が−のコレクタ・マス キング工程で形成され、コレクタ領域の幅はエミッタ長さを究極的に定める。次 いで、引き続く接触マスキング工程で、所定の間隔及び大きさを要求する素子特 徴物がコレクタ領域の長さ方向に沿って定められる。このマスキング工程での素 子特徴物は、たとえマスクか整列装置の公差限界で間違って整列されても素子特 徴物が容易にコレクタ領域をｔｒａｎｓｅｃｔ　Ｌうるに十分な長さに作られる 。コレクタ領域自体はその長さ方向に沿って同じ程度にマスクを誤って整列する に十分な長さに作られる。

コレクタ領域、能動トランジスタ、及びコレクタ、ベース、エミッタの接触部の 自動整列は好ましく使われる。

自動整列機構は先んする工程の危なげない間隔を利用するように設計され、それ 自体相対的に簡潔で事実上素人でも分かる工程を用いる。好ましくは最初のパタ ーンを定めるマスクは、自動整列された囲い込みチャネル停止及び表面分離と共 に、コレクタ領域を定めるように使われ、好ましくは埋め込み及び拡散によって 基板内にコレクタを形成する。第二のパターンを定めるマスクは、コレクタ領域 をｔ　ｒａｎｓｅｃｔする間を置かれた２つの開［１部を定めるために使われる 。低抵抗領域か、開口部が例えば熱酸化によって選択的に閉しられた後、これら 開口部内で基板の表面部内に形成される。第二マスクの除去により、コレクタ及 び中央能動素子、又はエミッタ領域の反対側の端部にコレクタ及びベース接触領 域が露出する。

これらの領域には縦方向のバイポーラ・トランジスタか、′好ましくはＮＰＮか 形成される。単一のポリシリコン層かベース、コレクタ、エミッタ接触部を、酸 化物の箱型構造を作ること無く、反応性のイオンエツチングを用いること無く形 成するために使われ得る。好ましくは、プロセスはエピタキシャル技術よりむし ろ３重拡散技術を用いて実行される。コレクタ接触部と能動素子領域との間の低 抵抗領域は埋込層を不必要にする。

これらの手段は製造プロセスを簡単にし、歩留り、充填密度を改善し、有用な素 子特性を与える。非常に高い充填密度にかかわらず、トレンチ分離のような困難 な分離技術は、いろいろな上述の参考に示されるように、要求されない。エピタ キシャル処理で埋込層、囲い込み分離部、及び能動素子特徴部を整列する問題は 全て避けられる。あるいはエミッタ接触部と共にコレクタ及びベースの接触部の 密接な整列が要求されない。チップ当たり１０．０００ゲート＜　２５−５０． ０００個のトランジスタ）以上を有するＶＬＳ　Ｉバイポーラ集積回路は本発明 の好ましい実施例に従って成功裡に製造される。これらの回路は従来のＥＣＬ素 子に比較し得る性能を発揮するのみならず、従来のＥＣＬバイポーラ素子と大き さにおいて１／２゜のトランジスタ領域、かっＥＣＬバイポーラ素子と同じ大き さにおいてゲートあたり１／１０のパワー消失を発揮する。さらに、これらの密 度及び性能上の利点は確立されたＭＯＳプロセスにおいて、従来のバイポーラプ ロセスの２倍に比較し得る生産歩留りで得られる。

好ましいプロセス及び結果として得られるトランジスタの更なる改善は、設計者 が結合を減らすよう設計する集積バイポーラ素子において通常行わなければなら ない多くの兼ね合いを可能にする。細長く並べられ又は長方形のコレクタ構造の 代わりに、この改善は出願人がコレクタに対し“キーホーノビと呼ぶものを使う 。細長いコレクタ設計に比較して、キーホール・コレクタは、コレクタ接触領域 内で広がりエミッタ領域へ延びる低抵抗領域に隣接し、かつベース接触部内で狭 くなり低抵抗領域に入り込むコレクタ領域と共に、第一パターンを定めるマスク によって定められる。この構造はコレクタ抵抗ＲＣＸとコレクターベースの電気 容量Ｃｃｂとの結合を減する。結果として、これらの２つのパラメータ、すなわ ち、Ｒｃｘはコレクタ領域の幅を増加し低抵抗領域に隣接することによって、Ｃ ｃｂはベース範囲、ベース接触部とを減じ、低抵抗領域に入り込むことによって 独立に制御され得る。このようなことはコレクター基板の電気容量Ｃｃｓを増加 すること無くなされ得る。付は加えるに、低抵抗開口部群の寸法及びそれらのコ レクタ領域の縦方向への間隔（エミッタ領域の幅を定める）を減することは好ま しい。このようなことはコレクタ抵抗Ｒｃｘ及び電気容量Ｃｃｂを更に減じ、ベ ース接触領域を狭め低抵抗領域に隣接することにより、ベース抵抗Ｒｂｘにおけ るいかなる抵抗をも相殺する。このような改良点は実質的に素子の性能を増加す る。

本発明の前述の他の目的、特徴、及び利点は、図面を参照して進められる以下の 詳細な説明から容易に明らかになるであろう。

図面の簡単な説明 第１図は本発明に従ってＮＰＮ　）ランジスタが形成されるべきであるコレクタ 領域を示すシリコン基板を上がら見た平面図、 第２図は、最初の蒸着、コレクタのりソグラフィ、エツチング及び埋込み工程を 示す第１図における２−２線に沿った断面図、 第３図は窒化物のエツチング及び下をくり抜く工程を示す第２図に似た図、 第４図は窒化物層から低温酸化物をストリッピングする工程及びフィールド領域 の局在酸化工程を示す第３図に似た図、 第５図は窒化物層をストリッピングし、コレクタ・リソグラフィ、イオン埋込・ 打込の各工程を示す第４図に似た図、 第６図は、低圧蒸気連続蒸着の窒化物層及び低温酸化物層、並びに酸化物層及び 窒化物層の連続エツチングの各工程を示す第５図に似た図、 第７図は第６図に示すようなコレクタ領域を上から見た平面図、 第８図は、ベース接触部とエミッタ領域との間の基板内に導体部を形成するため のＰ＋リソグラフィ及びイオン埋込の各工程を示す第６図に似た図、第９図は、 エミッタ接触領域とコレクタ接触領域との間の基板内に導体部を形成するための Ｎ＋リソグラフィ及びイオン埋込の各上程を示す第８図に似た図、第１０図は窒 化物層の下をくり抜く工程を示す第９図に似た図、 第１１図は低温酸化層をストリッピングし、露出し７たシリコン基板のベース酸 化、窒化物層のストリッピングｌ１、並びに基板のエミッタ接触領域及びベース 接触領域のベース・リソグラフィ及びＰ埋込の各工程を示す第１０図に似た図、 第１２図はポリシリコン層の蒸着、コレクタ接触領域及びエミッタ領域内でポリ シリコン層のりソグラフィ及びＮ十埋込の工程を示す第１１図に似た図、第１３ 図は、第３の一対の窒化物及び酸化物の連続層の蒸着、ベース酸化物領域及びフ ィールド酸化物領域上方の窒化物層を選択的に露出する酸化物層のりソグラフィ 及びエンチングの各上程を示す第１２図に似た図、第１４図は、窒化物層のエツ チング、酸化層のストリッピング及び露出したポリシリコンの局在酸化の各工程 を示す第１３図に似た図、 第１４図ａは、第１４図に示されたトランジスタの製造段階において抵抗部の幅 を定めるため使われるようなりソグラフィ、エツチング及び局在酸化の各］工程 を示す発明のプロセスに従って製造された抵抗部の断面図、第１５図は、窒化物 層のストリッピング、リソグラフィ及びベース接触領域でポリシルコンのＰ埋込 の各工程を示す第１４図に似た図、 第１６図は第３対の窒化物及び酸化物の層の低圧化学気相蒸着、コレクタ及びベ ース接触領域並びにエミッタ領域内でポリシリコン接触層を選択的に露出するり ソグラフィ及びエツチングの更なる各工程を示す第１５図に似た図、 第１６図ａは抵抗部の長さ及び接触領域を定めるため使われるような第１６図に 対応する製造段階でリングラフィ及びエツチングの各工程を示す第１３図ａでの １６ａ−１６ａ線に沿った抵抗部の断面図、第１６図すは、本発明のプロセスに 従った基板接触部の製造を示す第１６図に示された図と同じような平面に沿った 断面図、 第１７図は接触部の金属処理を示す第１６図に似た図、第１８図は、第１図及び 第７図に示す部材である実線で示された第１（コレクタ）及び第２（接触部）パ ターン設定マスク、及び破線で示されたポリシリコンのパターンが付いたマスク （第１３図参照）を拡大し上から見た平面図、 第１９図はキーホール・トランジスタ構造によって影響を受けるパラメータを描 くバイポーラ・トランジスタの電気的に図示した模型、 第２０図は、改良された発明に従ってキーホール・トランジスタを形成するため に使われるような第１及び第２パターン設定マスク、並びにポリシリコン・パタ ーン・マスクの組み合わせを示す第１８図に似た図、第２１図は第１１図に対応 する段階で示される第２０図のコレクタ及び接触特徴物マスクによって製造され るキーホール・トランジスタ構造の上方から見た平面図である。

好ましい実施例の詳細説明 以下に説明されるプロセスは３０　ｏｈｍ−Ｃｍよりも大キな抵抗値を与えるた め少しＰ−ホウ素をドープされたく１１１〉のシリコンウェーファスの形状にあ る基板上で実行される。第１−図乃至第１８図は、所定の長方形のコレクタ領域 ２０内のシリコン基板上で本発明の方法にしたがったバイポーラ・トランジスタ の製造に関係する。ＶＬＳＩ密度回路を配置することにおいて、一様の長さ及び 幅の複数の長方形領域２０は一様な間隔て置かれている。例えば第１図において 、領域２０は３．４　ｕＩＩ幅、１．２ｕ慣長さとして示されている。適宜の間 隔が横の方向へ８ｕｍピッチ、長さ方向へ１６　ｕｍたけ与えられている。これ らの寸法は、例えば１．２ｕｒａ間隔にピッチを減少することによって、又は領 域２０内で素子特徴物を小さくすることによって、若しくは両方によって更に縮 小され得る。

図示された工程に先立ち、薄い（７５オングストローム）パッド酸化物（ＳＩＯ □）層が、従来技術において示されたように乾燥酸化によって基板の表面上で熱 的に成長する。残った説明の目的のため、基板の塊が参照符号２１によって示さ れ、処理工程か実行される表面は参照符号２２によって示される。パッド酸化物 層は図示されないが、基板表面２２を形成すると理解される。

第１図及び第２図を参照するに、窒化物層２４の低圧化学気相蒸着（ＬＰＧＶＤ ）で開始され、低酸化（５ｉ０２）層２６を生み出す。これらの層のそれぞれは 約ｌ０００オングストロームの厚みに蒸着される。次はコレクタのリソグラフィ である。この工程において、バイポーラ・トランジスタ素子が形成されるべき領 域は形状において長方形で、長くて狭い寸法、例えば１２　ｕｍ、Ｘ　３．４　 ｕｓ、であるフォトレジスト層３０に覆われる。酸化層２６は窒化物層２４の表 面を露出するため、フォトレジストの周囲をエツチングで取り除かれる（ＨＦ− エツチングが全ての酸化工程で使われる）。このことはフィールド埋込工程に引 き継がれ、該埋込工程でフォトレジスト層３゜によって覆われた領域を囲むフィ ールド領域は約４．０００オングストロームの深さ及びＰ＋４１度にホウ素と共 にイオンを打ち込まれ、埋込チャネル停止部３２を形成する。

第３図を２照するに、次工程は第１窒化物エツチング工程で、基板の露出したフ ィールド領域から窒化物層を取り除く。このエツチング工程は注意深く制御され 、酸化物の縁の下方に約５．０００オングストロームの距離３５て下をくり抜き 又は四部３３を与える。このこと並びに引き続く窒化物エツチング工程及びスト リッピング工程が沸騰しく１５８℃）濃縮されたリン酸浴と共に還流器内で実行 される。エツチング割合は１分光たり約４０オングストロームである。エツチン グ繰り返しはアンダヵット（下くり抜き）量を決定するために制御される。この アンダヵット量は好ましくは±２０％以内に制御される。このアンダカットは埋 込チャネル停止部３２の内側境界に対し窒化物層の縁に一定の間隔を保たせ、又 ははめ込む。

第４図を参照するに、ウエーファスは酸化物層２６の残部を取り除くためエツチ ング工程を次に受け、露出された窒化物層２４の上部表面を残す。次いで、ウエ ーファスは露出されたフィールド領域を酸化するため局在的に５時間９５０℃で 酸化工程を受け、それによってフィールド酸化物層３４を形成する。この工程は “バーズビーク”酸化物形成体３６を窒化物層の縁の下方へ押す。窒化物層下方 へのバースビーク酸化物形成体３６の突出距離３７は、狭くて縮小したコレクタ 領域の最終的な寸法を正確に定めるため、フィールド酸化物が成長してできる厚 み３８を制御することによって制御される。酸化物層は約８．０００オングスト ロームの厚み３８に成長するのが好ましく、それに対応Ｉ〜でバーズビークは窒 化物層２４下方へ約５，０００オングストロームの距離たけ侵入する。

当初の３．４　ｕｍのコレクタ領域幅は窒化物層の下をくり抜くことにより平均 １．Ｏｕｍたけ縮小され、次いで再度平均１．０υｍだけ縮小され、１．４　ｕ ｎの最終平均幅を与える。同時に、コレクタ領域の幅は約１０　ｕｓに縮小され る。このことは第７図に示すように、縮小したコレクタ領域２０ａを生み出す。

また、局在酸化工程の間に、チャネル停止イオンかＰドーピング濃度の拡げられ たチャネル停止部４０を形成するため拡散する。第５図に示されるその後の工程 てコレクタ領域埋込部４３かチャネル停止部４０へ向けて下方及び横方向へ拡散 される。前述の最初の間隔を開けた部分と共に、得られる拡散部４４は広く、浅 く傾斜したチャネル停止部４０とのＰ−Ｎ接合部を形成する。この広い接合部は エピタキシャル処理において表れるよりも低い電気容量を発揮する。

前述の工程ではいろいろな知られたＬＯＧＵＳ方法（フィリップスの調査報告２ ６．１６２〜１６３頁参照）が用いられる。先行のＬＯＣＵＳ方法はＭＯＳソー ス領域及びドレイン領域の寸法を定めるためＭＯ３技術において発達された。そ れらの方法はバイポーラ素子を製造することにおいて、特に小さく、通常１．４ 　ｕｍのエミッタ長さ、及び拡散されたフィールドチャネル停止部４ｏとコレク タ領域４４との間の接合部から能動素子領域の端部の間隔を開けた部分をきわど く定めるため、以前に使われていたとは信じられない。アンダカット工程及び局 在酸化工程は安定的に相互に独立であり、ガウス分布によって変化が特徴付けら れる。例えば２０％公差（３シグマ）内でそれぞれを制御し、エミッタ長さの設 定の組み合わされた精度は、１．４　ｕｍて±０．２８　ｕｍに、例えば約１． １．ｕｍと１．７　ｕａ＋との間に思い通りに保持される。同様に、チャネル停 止部４０は前述の変化範囲を超えて縮小したコレクタ領域２０ａから十分に間隔 を置かれて残る。

次に第５図を参照するに、第２窒化物エツチング工程が窒化物層２４をストリッ ピングするため使われ、基板表面２２を露出する。この工程は第２リソグラフイ エ程に引き継がれ、該第２リソグラフイエ程で、フィールド酸化物層は、縮小し たコレクタ領域内に露出されたシリコン表面を残すけれども、フォトレジスト層 ４２で覆われる。この工程はコレクタ領域埋込工程によって引き継がれ、該コレ クタ領域埋込工程において亜リン酸イオンが約４，０００オングストロームの深 さに埋め込まれ、埋込コレクタ領域４３を形成するためＮ十濃縮される。次いで 、フォトレジスト層４２はストリッピングされ、つ工−ファスは１１００℃の温 度で２時間焼鈍され、約１．４　ｕｍの深さにコレクタ埋込イオン内に拡散し打 ち込む。この工程で、拡散されたコレクタ領域４４はＮドーピング濃度と共に、 より十分に広く、かつ深く形成される。

第６図を参照するに、酸化物（ＳｉＯ□）の１．．０００オングストロ一ム層に よって引き継がれた次の窒化物（Ｓｉ３Ｎ４）の１．　、５００オングストロ一 ム層４６はウエーファスの全表面上に低圧化学気相蒸着され、フィールド酸化物 及び露出された基板表面２２上方に含む。この工程は、距１１１ｔ５８を離して 間隔を置かれた開口部５４．５６を有するフォトレジスト５０の層を与える第３ リソグラフイエ程によって引き継がれる。酸化物層４８は開口部５４．５６内で エツチングされ、レジストはストリッピングされ、窒化物層４６は開口部５４． ５６内で基板表面２２の一部分を選択的に露出するため上記開口部５４．５６を 通ってエツチングされる。

第６図の工程を上方から見た平面図で示す第７図を参照するに、開口部５４．５ ６は例えば２　ｕｖの短辺６０、及び例えば４　ｕｓの長辺６２の長方形で、間 隔５８て互いに平行である。つまり、この工程で定められるこれらの領域は、エ ミッタ領域６４、コレクタ接触領域６６、及びベース接触領域６８と一致する。

長辺６２はコレクタ領域２０ａの長い寸法の方にほぼ垂直に向けられている。

開口部５４．５６間の間隔５８により、高密度のＶＬＳ■適用のため、好ましく は２　ｕｍ又はそれ以下のエミツタ幅が定まる。開口部５４．５６の２ｕ■幅及 び間隔は通常のりソグラフィ技術の分解能の可能性内で容易であるように選択さ れる。これらの技術が改善されるにつれて、これらの寸法は現在の方法を幾何学 的により小さい素子に調整するために縮小され得る。

コレクタ領域２０の長さに関係して、開口部５４．５６の長辺の垂直方向及びそ のような開口部５４．５６の単一マスク内の固定間隔５８はこの工程で実質的に 危なげなく整列する。理想的には、これらの開口部５４．５６は縮小したコレク タ領域２Ｏａ上の幅方向及び長さ方向の両方の中央へ置かれる。開口部５４．５ ６を領域２０ａに沿って長さ方向又は幅方向へ移動させることも可能である。開 口部５４．５６がある最小長さ、例えば１ｕａ＋で領域２０ａを横断する限り、 コレクタ接触部及びベース接触部を形成するためそれぞれの端部で領域２０ａの 活動する素子が製造され得る。つまり、±１　ｕｔａの幅方向及び長さ方向の整 列公差は容易に±０．５ｔ＋＋ｇ公差に合わせられ得る。また、角度方向の整列 公差は、従来の技術（例えば、１０：１突出整列及びＥ−ビームマスキング）が 与えられ得るよりも十分に緩め得る。

第８図を参照するに、４番目のりソゲラフイエ程が埋込マスク、つまり開口部５ ４を取り囲む開口部７２を定めるフォトレジスト層７０を与えるため実行される 。ホウ素イオンは、能動トランジスタからＰ十低抵抗領域又は導体部７４を形成 するために開口部５４を介して、エミッタ領域６４内に形成されるよう、ベース 接触領域６８に埋め込まれる。埋込は、導体部７４が埋め込まれたものとして、 例えば１．０００オングストロームの比較的浅くなるように比較的低いエネルギ で実行される。そのエネルギ水準ではイオンは窒化物層及び酸化物層４６．４８ を貫通しない。結果的に、この工程に対する埋込マスクの整列も実質的に危なげ ない。

第９図を参照するに、フォトレジスト層７０が取り除かれる。第８図に図示され 、説明されるマスク及びイオンの埋込手順は、エミッタ領域６４とコレクタ領域 ６６との間に埋め込まれるＮ十低抵抗領域又は導体部８０として浅い、例えばｔ 、ｏｏｏオングストロームのフォトレジスト層７８内でより大きな開口部７６内 に選択的に埋め込むよう、開口部５６を介して亜リン酸を埋め込むために繰り返 される。

第１０図を参照するに、フォトレジスト層７８が取り除かれる。第３図と結び付 けて説明されるように、つ工−ファスは、酸化物層４８下方の凹部８２を形成す るよう窒化物層４６の下をくり抜くため、エツチング工程を受ける。この工程は 窒化物層４６を導体部７４．８０の埋込境界から所定の距離（例えば２，５００ オングストローム）だけ間隔を開けるため制御される。この工程は２ｕｍから約 １．５　ｕ厘までエミッタ領域のマスクとしての大きさを減する。

第１１図を参照するに、酸化物層４８がストリッピングされる。ウエーファスは 、開口部５４．５６内のそれぞれの露出された基板表面上に薄い（例えば１．． ０００オングストローム）ベース酸化物膜８６．８８を形成するため、熱酸化工 程（９００℃、１／４時間）を受ける。これらの膜はアンダカット８２の距離８ ４によって決められる量だけ、埋め込まれた導体部７４．８０のそれぞれに重な り合う。この工程は、エミッタ領域の幅において、例えば］、ｕＩｌ＋までのあ る付加的な減少を生み出す。また、導体部７４．８０を形成する埋込部は下方、 及び側方へ僅かに拡散する。

ベース酸化物膜が形成された後、窒化物層４６の残部はストリッピングされる。

次いで、５番目のりソゲラフイエ程が実行され、コレクタ接触領域を覆うフォト レジストの層９０が、露出されたエミッタ領域６４及びベース接触領域６８を残 しながら、ベース酸化物膜８８の一部を越えて延びて与えられる。この工程はベ ース埋込工程によって引き継がれ、該ベース埋込工程で、領域６４．６８がエミ ッタ領域６４内のベース埋込部９２及びベース接触領域６８内のベース導体部９ ３を形成するためホウ酸イオンを埋め込まれる。埋込は、第８図におけるＰ＋埋 込の実行において使用されるものに比較し得るエネルギ水準で実行される。しか しながら、ドーピング濃度は幾らか低く、Ｐ４度部を作り出す。埋め込まれたイ オンの幾つかはベース酸化物層８６．８８を貫通する。このことはＰ十領域７４ においてドーピング濃度を増加する。領域８０はそれにも拘らず正味のドーピン グ濃度においてＮ＋のままであるけれども、上記領域８０のＮ型ドーピング濃度 は幾らか減少する。また、ベース酸化物のイオン貫通の結果として埋込部９２． ９３はベース酸化物層８６の縁の下でＰ十領域７４に接続される。ドーピングの 輪郭は第１６図すと関連付けて更に図示され説明される。

第１２図を参照するに、フォトレジスト９０は取り除かれ、パッド酸化物（図示 省略）がストリッピングされる。ＬＰＧＶＤの薄い（例えば１，０００オングス トローム）層９４でドーピングされていないポリシリコンが基板の全表面に塗布 され、領域６４．６６．６８内の基板表面２２を越えて含む。また、この層はフ ィールド酸化物３４及びベース酸化物層８６．８８の上部表面を越えて延びる。

ポリシリコン層の蒸着の後、６番目のりソゲラフイエ程がエミッタ領域６４上方 の開口部９８及びコレクタ接触領域６６上方の開口部１００を有するフォトレジ スト層９６を与えるため実行される。これらの開口部は開口部５４．５６（第６ 図、第７図）と同じ様な大きさ、間隔の開は方、方向、及び整列になっている。

ヒ素イオンが、コレクタ接触領域６６及びエミッタ領域６４内にポリシリコン層 の露出された部分を埋め込むため、これらの開口部を介して埋め込まれる。基板 シリコン内へのヒ素イオンの引き続く拡散がＮＰＮ）ランジスタのエミッタを形 成する。この埋込工程は浅く、重い（Ｎ＋）けれども、ドーピング濃縮を生み出 す低エネルギ埋込によって実行される。

第１３図を参照するに、レジスト層９６がストリッピングされる。窒化物層１０ ２及び酸化物層１０４は、全基板表面上方に低圧化学気相蒸着によって蒸着され る。

この工程は第７リソグラフイエ程によって引き継がれ、該第７リソグラフイエ程 で、フィールド酸化物上方の開口部１０８及び開口部１１０．１１２を残しなが ら、エミッタ領域６４、並びにコレクタ及びベース接触領域６６．６８を選択的 に覆うフォトレジスト層１０６が定まる。第７図における開口部５４．５６のよ うに、開口部１１０．１１２はそれぞれベース酸化物領域８６．８８上方に危な げなく整列される。酸化物層１０４はこれらの開口部を介してエツチングされる 。

次に、第１４図を参照するに、レジスト層１０６がストリッピングされ、窒化物 層１０２がエツチングされる。

次いで、酸化物層１０４かストリッピングされる。この手順はフィールド酸化物 ３４の頂上でベース酸化物領域８６．８８上方に露出されたポリシリコン層９４ の上部表面を残す。エミッタ領域６４、並びにコレクタ及びベース接触領域６６ ．６８上方のポリシリコン層９４は窒化物層１０２の残部によって隠される。最 後に、ウェーファスは、ポリシリコン層９４の露出した一部分を局在的に酸化す るため一時間９５０℃で酸化工程を受ける。上記領域では、ポリシリコンはポリ 酸化物１１４に変換され、該ポリ酸化物１１４はエミッタ領域６４、並びにコレ クタ及びベース接触領域６６．６８上方の残ったポリシリコン領域９４群を互い に絶縁する。また、酸化工程では、コレクタ接触領域６６及びエミッタ領域６４ においてドープされたポリシリコン領域から基板内へイオンが打ち込まれる。エ ミッタ領域６４内でポリシリコン領域からヒ素イオンの外方向への拡散によりト ランジスタのエミッタ１１６が形成される。また、上記拡散によりコレクタ接触 導体部１１８が形成される。この拡散は基準表面と共にポリシリコン層の境界面 からのみ始まる。

（これは、拡散かシリコン二酸化物を介して非常にゆっくりと進行するからであ る。）　拡散は基準表面で最大になる濃度勾配を与える。結果的に、垂直なトラ ンジスタを取り囲む寄生の、垂直から外れた、端部のトランジスタは最小になる 。それ故、垂直なトランジスタの動作特性（破壊電圧、速度）は寄生トランジス タの存在によって劣化しない。

第１５図を参照するに、窒化物層１−０２がストリッピングされる。この工程は ８番目のりソゲラフイエ程に引き継がれ、該リソグラフィ工程において、ベース 接触領域６８上方で危なげなく整列した開口部１２２を有するフォトレジスト層 １２０が与えられる。ポリシリコン層９４は、上記開口部１２２内で露出され、 次いてベース接触導体部を与えるためホウ素イオンを浅く埋め込まれる。

第１６図を参照するに、フォトレジスト層１２０がストリッピングされる。薄い （２５０オングストローム）窒化物層１２４及び２０００オングストロ一ム酸化 物層１２６が低圧化学気相蒸着によって蒸着される。この蒸着工程は９番目のり ソゲラフイエ程に引き継がれ、該リソグラフィ工程において、フォトレジスト層 （図示省略）が塗布され、全コレクタ領域上方に開口部１２８を形成するため模 様を付けられる。更に以下に説明されるように、この工程は、金属化のための準 備において基板上に形成される他の素子（第１６図ａ及び第１６図す参照）を定 めるのに役立つ。酸化層１２６は開口部１２８を介してエツチングされ、フォト レジストは取り除かれ、窒化物層１２４は、エミッタ領域６４並びにコレクタ及 びベース接触領域６６．６８内のポリシリコン層９４、並びにポリ酸化物層１１ ４の上部表面を露出するためエツチングされる。

第１７図を参照するに、金属化処理は好ましくはイオンめっきのような付加処理 によって達成される。図示するように、金属化処理線は大きさを決められ、４　 ｕｍピッチで間隔を開けられるが、リソグラフィ技術が許す処理で、先の工程と 共に調整される。特別の金属化処理及び構造は本発明のいかなる部分をも形成せ ず、それで簡単に説明する。好ましい金属化処理方法及び構造は慣用されている （例えば、Ｓｕａ＋ｌ１ｅｒｓ、Ｄ、の、”ＡＰｒｏｃｅｓｓ　ｆｏｒＴｗｏ− Ｌａｙｅｒ　Ｇｏｌｄ　ＩＣＭｅｔａｌｌｉｚａｔｉｏｎ、”及び’５ｏｌｉｄ Ｓｔａｔｅ　Ｔｅｃｈｎｏｌｏｇｙ、　”　１９８３年１２月、１３７−１４１ 頁、並びに明細書中に示された参考文献）。簡潔に言えば、金属化処理では、パ ラジウムの薄い膜を蒸着しパラジウムをケイ化物を形成するため、ポリシリコン の露出した表面との反応が要求される。次いで、チタニウム−タングステン（Ｔ ｉＷ）のような障壁金属の薄い層が蒸着され、パラジウムのめっき層の蒸着に引 き継がれる。この工程は金属リソグラフィ工程、並びにエミッタ接触部１３０、 コレクタ接触部１３２、及びベース接触部１３４を形成するためにパラジウム上 に金の厚い膜をめっきするイオンに引き継がれる。同業者によって理解されるよ うに、多一層の内部接続を形成するため追加の絶縁及び導体層を塗布しても良い 。

次に第１４図ａ及び第１６図ａを参照するに、前述の方法はＶＬＳＩバイポーラ 回路における抵抗部を作るに容易に用いられる。抵抗部１４０が他の構造体から 便宜的に間隔（例えば、４　ｕｓピッチ）を開けられた場所にあるフィールド酸 化物３４頂部に形成される。ポリシリコン層９４は、第１２図に示す工程で蒸着 され、第１３図に示す方法で模様を付けられる。次いで、第１４図ａに示すよう に、フォトレジスト１０６及び酸化物層１０４が取り除かれ、ポリシリコン層９ ４の狭い部分を隠す窒化物層１０２の引き延ばされたストリッピング部を残す。

このストリッピング部の幅は便宜的に２ｕ■に設定され、当初に抵抗部１４０の 幅を定める。次いで、第１４図の局在酸化工程で、ポリシリコン部露出された部 分が酸化される。この工程では抵抗部１４０は分離され、減じられ最終幅である 約１．７　ｕｓに定められる。

第１５図に示された工程へ進んで、抵抗部１４０上方の窒化物層が取り除かれる 。次いて、抵抗ポリシリコン部は、ベース接触領域６８を埋め込むと共に同時に Ｐ型ホウ素イオンを埋め込まれる。

次いで、窒化物層及び酸化物層１２４．１２６は第１６図ａに示されるように蒸 着され、模様を付けられる。

この工程は抵抗部の長さ１−４２を定め、回路設計の要求に従って変えられる。

典型的な抵抗部長さは６．５　ｕｆｆｌである。また、この工程は第１７図に示 される方法で金属線による接触のため抵抗部１．４０のそれぞれの端部に接触開 口部を与える。接触開口部は第７図に示す方法で好ましく大きさを決められ向き を決められるので、整列は危なげない。

第１６図すには、基板接触部１５０が開示された方法でどのように形成されたか が示されている。一般に、そのような接触部は上述されたコレクタ領域と同じよ うに、次に説明される違った方法で形成される。第５図に示された製造段階では 、基板接触部が形成されるべき領域はフォトレジスト４０によって覆われたまま であり、Ｎ型コレクタ埋込を受けない。その領域は窒化物及び酸化物４６．４８ によって覆われ、第６図乃至第１０図に示される工程に渡って覆われたままであ る。

第１１図の工程では、上記領域はＰ型埋述部９３ａのため開口される。埋込部９ ３．９２ａのドーピングの輪郭は第１６図すに破線９５によって図示される所定 の深さて埋込濃度としてのピークを有する。この深さは好ましくは１．　、００ ０オングストロームであり、埋込エネルギを制御することによって決定される。

この深さはシリコン及びシリコン二酸化物の両方において本質的に一定である。

つまり、埋込はバーズビーク３６の下へ延び得るが、バーズビーク構造の表面の 向きのため、Ｐ型ドーピングされた領域は図示されるように、シリコン−シリコ ン二酸化物の境界で終わる。

次いで、第１２図に示される］−程で、上記領域は該領域をＮ型ポリシリコン埋 込から隠すためフォトレジスト部９６及びポリシリコン層９４によって覆われる 。」１記領域はポリシリコン接触部に模様を付は上記領域を取り囲むポリシリコ ンの局在酸化によって分離するため、窒化物、酸化物、フォトレジスト層１０２ ．１０４．１０６によって、第１３図及び第１４図の工程中選択的に覆われる。

次いて、基板接触領域はポリシリコン層のＰ型埋込のため第１５図の工程で開口 される。第１６図すを参照するに、窒化物及び酸化物１２４．１２６は基板接触 部１５０を選択的に露出するため蒸着され、マスク付けされ、模様付けされる。

この工程は第１７図に示された方法で金属化線によって、接触のための接触開口 部を基板に与える。

幾種類かの異なる型のＬＳＩ及びＶＬＳＩのバイポーラ回路が前述の工程を用い た生産量て成功裡に製造されてきた。そのような回路の−は１８Ｘ　１６ビノト 固定ポイント逓倍器で、ＥＣＬ及びＴＴＬ版の両方で生産された。

この回路は１．２１ミリＸ１．３５ミリの範囲内で全部でＩ　１．　、６　Ｋ個 のトランジスタを有する加算器アレイを１８０　ミリＸ１７ｇミリのダイ上に製 造した。制御回路機構、っまり１チツプのランチ及びＥ　ＣＬ　１ｏｋＨのイン プット／アウトプットバッファは１６８　ミリＸ１７ｇミリの範囲内で１３８に の全トランジスタ数をもたらす。典型的なパワー消失は加算器アレイのみにおい て１．８ｗである。インプット／アウトプットバッファ、ラッチ、及び制御回路 機構は全通常のパワーで２．９Ｗに上昇する。インプットラッチがらアウトプッ トラッチへの最悪の場合の伝播路に対する典型的な乗算の伝播は１２ｎｓである 。回路内で、２つの水準の一連のゲーティングは単一の−５，２ｖ供給源と共に 使用される。逓倍器内で使われる１つの副回路は４４−トランジスタ、キャリー 保存加算器である。１５個のシリコン抵抗器を含む全ゲートの大きさは９，２０ ０　ｕ■２である。

等化のゲートの点で、この実際の副回路は等化ゲート当たり０．３■のパワーて 平方ミリ当たり−ゲートを詰め込む。これらは、Ｌ、５　ｕｍＣＭ　ＯＳ技術に よって作られた回路及び通常のバイポーラ集積回路の１／１ｏより少ないパワー 水準に等化な回路密度である。伝播遅れは典型的にはゲート当たり３００−６０ ０　ｐｓであり、ゲートの複雑さ及び負荷に依存する。トランジスタ水準では、 トランジスタの大きさは１４ｕｉ２てあり、遮断周波数ｆｔは５０ｕＡで５ＧＨ ｚより大きく、接合容量は５−１０ｆＦの位数にある。逓倍器回路の製造で、前 述のプロセスは１０個のウェーファスそれぞれに１０回の製造作業を越えて平均 で約５０％の非常に高い歩留りを発揮する。幾つかの作業での更に高い歩留りは 、歩留りに対する慣れ次第では６０％を越えて増加し得ることを示す。

また、より大きな回路は対応する成功で製造された。

−は６４　Ｘ　１８ビツトの５ポートの記録器ファイルである。この回路は２９ ０ミリＸ２９０ミリのダイ上に製造され、４５に個のトランジスタを含む。この 回路のＥＣＬ版は３９Ｗ　（ＴＴＬに対し３．０　Ｗ　）のパワー消失、６　ｎ ｓの典型的な読み出し−書き込みの繰り返し時間、最悪でも１０　ｎｓ　（ＴＴ Ｌに対し１５　ｎｓ　）の読み出し−書き込みの繰り返し時間、及び１００　Ｍ ｌｌｚと同じ高さのスルーブツト率を有する。限られた数の生産作業（２０個の ウエーファスそれぞれに２回の作業）における平均の歩留りは１９％であったが 、個々のウェーファスの歩留りは５０％に達する歩留りに対する能力を示す。

キーホール・トランジスタの実施例 比較目的のため、第１８図は、第１図及び第２図でのフォトレジスト層３０に模 様を付けるため、並びに第６図及び第７図でのフォトレジスト層５０に模様を付 けるため使われる第１及び第２パターン設定マスク（実線）と、模様付はフォト レジスト層１０６に対するポリシリコン模様付はマスク（破線）との複合の上方 から見た平面図を一定の比率に拡大して示し、第１３図の酸化物層１０４を下に 置く。模様を付けられた酸化物層は下に置かれた窒化物層１０２に模様を付ける ために使われる。

層１０２のエツチングされない部分はベース及びコレクタ接触領域を、ポリシリ コン層の局在酸化中に、コレクタ領域及び中央エミッタ領域、又は能動素子領域 の反対側端部で保護する。この工程は素ｆを取り囲むポリシリコンの露出範囲を 酸化し、第１４図に示されるような低抵抗領域を覆う。参照符号１５０Ａによっ て指定されるコレクタ特徴物は当初の１２マイクロメータ長さの３４マイクロメ 一タ幅を有する長方形である。参照符号］５４Ａ、１．５６Ａによって指定され る接触設定特徴物は長方形である。後の特徴物１５４Ａ、１５６Ａは実質的に等 しい長さ及び幅の接触領域６４．６６．６８（第７図参照）内にコレクタ特徴物 の長さを区分するため間隔を開けられ、大きさを決められ、理想的に位置付けら れる。

参照符号１６４Ａ、１６６Ａ、１６８Ａによって指定されるポリシリコン模様付 はマスク特徴物は長方形である。

それらは間隔を開けられ、大きさを決められ、接触設定特徴物と理想的に端部と 端部て整列される。

第２０図はバイポーラ・トランジスタの一般的なモデルを示す。このモデルはそ のベース内に寄生の一連の抵抗ＲｂＸを、そのコレクタ内に寄生の一連の抵抗Ｒ ｃｘを、そのコレクタとベースとの間に寄生の分路キャパシタンスＣｃｂを、そ のコレクタと基板との間に寄生の分路キャパシタンスＣｃｓを有する理想的なノ ・イポーラ・トランジスタ１７０を示す。トランジスタ１７０のベースに接続さ れるエミ・ツタを何する他のトランジスタ及びトランジスタ１．７０のコレクタ と一連の負荷抵抗Ｒ１ｄよ破線で示される。第１１図を参照するに、ベース抵抗 Ｒｂｘは、長さ、断面積、及びＰ型紙抵抗領域７４の抵抗によって本質的に決め られる。コレクタ抵抗Ｒｃｘは同様に、長さ、断面積、及び領域８０の抵抗（こ よって決められる。キャパシタンスＣｃｂはＮ型コレクタ拡散部４４とＰ型ベー ス９２、ベース接触拡散部９３、及び低抵抗領域７４との境界面、並びにこの境 界面回りの相対的なドーピング濃度によって決められる。キヤ、＜シタンスＣｃ ｓは同様に、Ｎ型コレクタ拡散部４４とＰ型基板２１とチャネル停止部４０との 間の境界面、及びそれらの相対的なドーピング濃度によって決められる。上述し ｔ、：ように、コレクタ拡散部４４をチャネル停止部４０から離して置くことは 上記キャ＜シタンスを低く押さλ、るのを助ける。

トランジスタ設計では、素子速度を制限するよう（こベース抵抗を以下に説明す る他の要素との間で制御することは望ましいことである。また、素子飽和特性を 制限するようにコレクタ抵抗を制御することは望まＩ７いことである。第１８図 の長方形のコレクタ設計では、コレクタ抵抗Ｒｃｘを減しるためコレクタ幅を増 加することは、ベースを含み、低抵抗領域に隣接するトランジスタの全幅を増加 する。このことはＰ型ベース拡散部とＮ型コレクタ拡散部との間の境界面を増加 させ、代わってベース−コレクタ・キャパシタンスＣｃｂを増加させる。

ゲートのスイッチンク時間は一定時間 Ｃｃｂ　（Ｒｂｘ＋Ｒｃｘ＋Ｒ１，） に比例する。最初の項はベースーコレクタ・キャノぐシタンスＣｃｂの優勢な効 果を示す。負荷抵抗Ｒｌ、の制御はそれが速度と同様にパワーとノイズ余裕（マ ージン）との兼ね合いを含むので制限される。コレクタ抵抗Ｒｃｘはその飽和効 果のため減しられるべきである。また、ベース抵抗Ｒｂｘは減じられるべきであ るが、ベース−コレクタ・キャパシタンスＣｃｂを減じる程度の十分な速度に関 する効果を有さないてあろう。

第１９図に戻って、本発明の改善は、独立に定められるこれら２つのパラメータ を決定する構造特徴物を許すことによってＲｃｘＡＣｃｂとの結合を本質的に断 ち切る。第１に、コレクタ特徴物は幅方向を拡大するコレクタ接触部１５０Ｂと 、互いに及び上述した長方形の実施例に対し狭いベース接触部及びエミッタ部と を有するキーホール形状によって定められる。この配列によりコレクタ接触部と エミッタ領域との間の幅は大きくなり（例えば４．６　ｕｉ）　、それによって ベース−コレクタ境界の領域を増加すること無くコレクタ抵抗Ｒｃｘを減じる。

実際、ベース及びエミッタ領域並びに相互接続低抵抗領域は狭くされ得る（例え ば３．Ｏｕｉ）。それによって、へ−スーコレクタ境界領域及び結果として生ず るベース−コレクタのキャパシタンスＣｃｂを減する。

第２に、参照符号１５４Ｂ、１．５６Ｂによって示される接触特徴物は共に密接 に間隔を開けられ（例えｌ；！’１．８ｕｍ対２．０　＋、ｖ　）　、コレクタ 特徴物の長さ方向の寸法（こおいて減じられる（例えば、特徴物１５６Ｂｌこ対 し１．４　ｕｓ。

特徴物１５４Ｂに対し　１．ｊ！ｕＩ１１対２．ＯｕＩＩ）　ｏこれ（よエミッ タ領域の長さを減じ、より小さな能動素子を可能（こし、低抵抗領域の長さはＲ ｃｘ及びＲｂｘの両方を減じる傾向にある。また、コレクタ特徴物の全長Ｃよ例 え（ｚｌｏｕｎに減じられ得る。

第３に、参照符号１６４Ｂ、１６６Ｂ、１．６８　Ｂ　ｌこよって示されるポリ シリコン設定特徴物は先行特徴物と共に整列に対する公差を増加するために拡大 される。とくに、エミッタ特徴物１６４Ｂは接触特徴物間の間隔と共に減じない が、接触特徴物を重ね合わすように好ましく長く延ばされる。このことは、フィ ールド酸化物３４．３６及び後の酸化のため露出されるベース酸化物膜８６．８ ８上に蒸着されたポリシリコンを残しながら、シリコン基板２２の表面の頂部に 蒸着されたポリシリコンの領域を保護するため酸化物層１５４Ｂ、１５６Ｂ　（ 例えば、エミッタ領域のそれぞれの側の上にほぼ等しく区分されるＱ、５ｕｍの 全型なり）上方に防御帯］−６５を与える。

二の防御帯１６５はマスク整列において変化の典型的な範囲に接近し、又は超え るように大きさを決められて０る（例えば０．３マイクロメータ）。似た防御帯 １６９がベース接触領域に近接するコレクタ領域の端部を重ね合わすため与えら れている。

第２１図は、第１１図及び第１２図に対応する段階て埋込用マスク操作を行うこ と無く、第２０図のコレクタ及び接触特徴物によって生み出される表面の配列形 状を示す。第１図乃至第１８図の実施例との接続で上述されるように、下くり抜 き（アンダーカット）及び局在酸化手順はフィールド酸化物３４及びバーズビー ク形成体３６によってコレクタ特徴物の当初の月決を減する。図示された例では 、最初の窒化物下くり抜き工程はコレクタ領域の幅を１．２　ｕｍ　はど減する 。フィールド酸化物３４は約１１，６００オングストロームの厚み部分及び約７ ，０００オングストロームのバースビーク侵入部を作るため５時間１０００℃で の酸化によって形成される。これらの工程は物理的コレクタ長さを約８　ｕｍ　 に減し、物理的エミッタ長さを約０．８　ｕｍ　に減しくエミッタ拡散により１ ．２　ｕｍの電気的長さ）、物理的コレクタ接触幅を約２．Ｏｕｌｌｌ　に減す る。第１０図及び第１１図の第２下くり抜き工程及び酸化工程に引き継かれる接 触特徴物１５４Ｂ、１．５６Ｂの密接な間隔は、第２１図に示された酸化物長円 形部８６．８８を作るが、エミッタ領域６４Ｂの物理的幅を約０８ｕＩ１１に減 する。また、フィールド酸化物厚みの増加は表面金属化処理部と基板との間のキ ャパシタンスを減する。

コレクタ接触領域６６Ｂ１エミツタ領域６４Ｂ１ベース接触領域６８Ｂ内でシリ コン表面２２の露出範囲の結果として得られる相対的な大きさは、はぼ同【７拡 大率て示される。コレクタ接触領域６６Ｂの範囲は大きさの順だけエミッタ領域 ６４Ｂの範囲よりも実質的に大きい。

重要なことに、コレクタ接触領域近くのＮ型低抵抗領域８０Ｂの電気的な幅（約 ２．６　ｕｍ）は、約２の係数だけエミッタ領域の電気的な長さよりも大きく、 次いてエミッタ領域に接近し、エミッタ領域でＰ型ベースの電気的な幅程度に１ ５近くたけ先細りにする。このことはコレクタ接触領域から、最初の実施例で対 応する線形の構造よりも広い酸化物層８０Ｂの直下にあるエミッタ領域へ導電路 を与える。このことはコレクタ境界Ｒｃｘを減する。

同時に、エミッタ領域６４Ｂ、ベース接触領域６８Ｂ、及びＰ型低抵抗領域７４ Ｂは狭くなり、それによってベース−コレクタ境界の面積を小さくする。ベース 接触、エミッタ及び当初のコレクタ領域の介在部の組み合わされたマスク設定範 囲は、最初の線形の実施例におけるコレクタ領域の全範囲の６０％程度である。

この組み合わされた範囲はキーホール設計において全コレクタ範囲のまさに５０ ％以下に減じられる。これらの比率は、マスクされたコレクタ領域がＰ型低抵抗 領域、ベース接触及び真性ベースを埋め込むことに先立って下くり抜き工程及び フィールド酸化工程によって減じられるにつれて、更に減じられる。これはコレ クターベース・キャパシタンスＣｃｂを減する。

表１に、キーホール・トランジスタ配列の動作特性と第１実施例の線形の配列と の比較を示す。

表１：キーホール対線形のトランジスタ比較パラメータ（単位）　線形　キーホ ール　改善率１、Ｃｊｃ（ｆＦ／素子）　９．５　７．２　２４％２、Ｒｃｘ（ オーム）　１２５０　１０６０　１．８％３、Ｒｂｘ（オーム）　２１５０２０ ４０　５％４金属１板　０５２　．０４２　２０％キャパシタンス（ｆＦ／ｕｍ ２） これらのパラメータは、２つの配置形状で組み立てて製造される超大規模集積回 路の動作に影響を及はす。両方の配置形状は本質的に同し３２ビツト（倍精度− ６４ビツト）浮動点逓倍器及び数学論理ユニット回路を作るため使用され、該回 路の構成は、１９８８年６月１７日に出願された共通に割り当てられた合衆国特 許出願連続番号０７／２０９．１５Ｂに開示されている。

表２にこれらの回路の動作を比較する。

表２・線形対キーホールのＦＭＰＹ及びＦＡＬＵ比較データ・レート・パラメー タ　線形　キーホール１、倍精度乗Ｗ　１４　ＭＰＬＯＰＳ　２０　ＭＦＬＯＰ Ｓ２　倍精度Ａ　Ｌ　Ｕ　３３　ＭＦＬＯＰＳ　４０　ＭＦＬＯＰＳ３、整数操 作　６７　ＭＩＰＳ　８０　ＭＩＰＳ好ましい実施例で我々の発明の概念を図示 し説明したが、その概念から逸脱しない限りにおいて、本発明が配置及び詳細に おいて改良され得ることは当業者にとって容易に明らかであろう。我々は添付し た請求の範囲及び真意内で案出される全ての改良を請求する。

補正書の翻訳文提出書 （特許法１８４条の８） 平成２年１２月１７０

Claims (40)

【特許請求の範囲】
1. １．一の集積回路を形成するため−の基準表面を有し、軽くドープされた−のＰ 型シリコン基板を与え、一の絶縁表面層によって前記基板の表面で、及び前記絶 縁層の下で−のＰ型チャネル停止部を定める手段によって前記基板内で境を接し ている−の長さ及び−の幅を有する−のコレクタ領域の輪郭を描き、前記長さが 多数の前記幅によって前記幅よりも大きくなるよう前記コレクタ領域の大きさを 定め、前記Ｐ型基板内で接合分離され、前記コレクタ領域によって寸法的に定め られる−のＮ型ドープされるコレクタを形成し、 一対の開口部を定めるため前記コレクタ領域を取り囲む−の領域をマスクし模様 を付け、ここで前記基準面の一部分は前記コレクタ領域内に露出され、前記コレ クタ領域の長さの所定の部分と同様の大きさの−の幅に、かつ前記開口部の幅よ りも大きな−の長さにそれぞれの開口部の大きさを定め、 前記開口部が長さ方向に平行で、幅方向に前記開口部の幅に大体等しい所定の間 隔だけ離れて設けられるよう開口部を相互に位置付け、 両開口部が前記コレクタ領域を横断し、それによって前記コレクタ領域を長さ方 向に３個の間隔を開けられた領域に区分し、該領域は前記コレクタ領域の一端に コレクタ接触領域、他端に−のベース接触領域、及び前記コレクタ接触領域と前 記ベース接触領域との間に間隔を開けて置かれた−のエミッタ領域上方に在り、 前記開口部内の前記コレクタ領域内に低抵抗領域群を形成し、前記低抵抗領域群 は前記基準表面の露出した部分の直下にある前記エミッタ領域と前記コレクタ接 触領域との間に延びるＮ型低抵抗領域と、前記ベース接触領域と前記エミッタ領 域との間のＰ型低抵抗領域とを含み、Ｎ型ドープされた−のコレクタ領域を形成 し、所定の−幅及び該幅より実質的に大きい−長さを有し、前記Ｐ型基板内で接 合分離され、前記基板表面でフィールド酸化物層によって境を接していて、 前記基準表面の直下にある前記コレクタ領域内の基板に、それぞれＰ型ドープ及 びＮ型ドープされた第１及び第２の低抵抗領域をそれぞれ形成し、 両低抵抗領域間の所定の−幅の−のエミッタ領域を定めるため両低抵抗領域に間 隔を開け、 前記両低抵抗領域を所定の−長さに大きさを定め、前記コレクタ領域の他端にベ ース接触領域及びコレクタ接触領域を定めるため前記コレクタ領域の長さに沿っ て前記両低抵抗領域を中央に位置付け、前記所定の長さだけ前記エミッタ領域か ら間隔を開け、 Ｐ型ベース及びエミッタ領域内へのＮ型エミッタの連続拡散によってＮＰＮ真性 バイポーラ・トランジスタを形成し、前記エミッタは前記コレクタ領域の幅によ って定められる−長さと、前記開口部間の間隔によって定められる−幅とを有し 、 コレクタ、ベース、及びエミッタ接触部をそれぞれコレクタ接触領域、ベース接 触領域、及びエミッタ領域に形成する各工程から構成され、 前記Ｎ型低抵抗領域は前記エミッタ領域に横から隣接する前記コレクタ接触部を 前記コレクタの一部分に連結することを特徴とする超大規模集積回路におけるバ イポーラトランジスタを製造する方法。
2. ２．一対の間隔を開けられた開口部を定めるためコレクタ領域を取り囲む領域を マスクし模様を付け、ここで基板表面の部分は前記コレクタ領域内で露出され、 前記コレクタ領域を横断するように開口部の大きさを決め配置し、それによって 前記コレクタ領域を３個の間隔を開けられた部分に長さ方向に区分し、覆われた 領域は前記コレクタ領域の−端に−のコレクタ接触領域と、他端に−のベース接 触領域と、コレクタ接触領域とベース接触領域との間に間隔を開けられた−のエ ミッタ領域を含み、 低抵抗領域を形成するため前記開口部内で露出される基板の一部分を反対にドー プし、該基板の一部分は前記コレクタ接触領域と前記エミッタ領域との間にＮ型 低抵抗領域と、ベース接触領域と前記エミッタ領域との間に−のＰ型低抵抗領域 とを含む各工程を含み、請求の範囲１記載の低抵抗領域を形成し、間隔を開け、 大きさを決める各工程から構成されたことを特徴とする超大規模集積回路におけ るバイポーラトランジスタを製造する方法。
3. ３．第１絶縁材料の層及び第２絶縁材料の層を順番に基板表面及び絶縁表面層上 で蒸着し、前記第１絶縁材料及び第２絶縁材料はそれぞれ第１及び第２エッチン グ用試薬に選択的に影響を受けやすく、 基準表面の部分を露出するため前記第１及び前記第２絶縁材料の層をマスクされ た範囲内で、覆われたコレクタ接触領域、ベース接触領域、及びエミッタ領域を 内部に残しながら、開口部から選択的に取り除く各工程を含み、 請求の範囲２記載のマスクをし模様を付ける工程から構成されたことを特徴とす る超大規模集積回路におけるバイポーラトランジスタを製造する方法。
4. ４．基板表面の露出された部分のそれぞれの回りの第２絶縁材料の層の下で第１ 絶縁材料の層を所定の距離だけ下をくり抜き、 低抵抗領域上方で基板表面の露出された部分を覆うため絶縁層を形成し、該絶縁 層は２回以下の回数で第１距離及び第２距離の合計で２個の開口部間の間隔開け によって定められる−の幅を有する減じられたエミッタ領域を作るため、下をく り抜く距離によって定められる縁を含む各工程を含むことを特徴とする請求の範 囲３記載の超大規模集積回路におけるバイポーラトランジスタを製造する方法。
5. ５．低抵抗領域上方に絶縁層がシリコンの局在酸化によって形成され、その結果 前記絶縁層は更に減じられたエミッタ領域を定めるため第２材料の層の下に第２ 距離だけ侵入することを特徴とする請求の範囲４記載の超大規模集積回路におけ るバイポーラトランジスタを製造する方法。
6. ６．低抵抗領域を形成するため基板の露出された部分に単独にイオン埋込用のド ーパント・イオンを含み、縁部分だけ減じられたエミッタ領域から間隔を開けら れたことを特徴とする請求の範囲４、又は５記載の超大規模集積回路におけるバ イポーラトランジスタを製造する方法。
7. ７．低抵抗領域のそれぞれの上方に選択的に一の絶縁層を形成し、 該絶縁層上方に−のシリコン層を形成し、コレクタ接触領域、ベース接触領域、 及びエミッタ領域のそれぞれにおいて基板表面と接触し、 Ｎ型イオンを有するエミッタ領域及びコレクタ接触領域上方のシリコン層を選択 的にドーピングし、Ｐ型イオンを有するベース接触領域上方のシリコン層を選択 的にドーピングする各工程を含み、接触部及び真性バイポーラ・トランジスタを 形成することを特徴とする請求の範囲１、４、又は５記載の超大規模集積回路に おけるバイポーラトランジスタを製造する方法。
8. ８．基板上方の−のポリシリコン層を蒸着し、ｔｈｅｒｅｆｏｒドーパント型の イオンを前記ポリシリコン層にそれぞれの領域で選択的にイオン埋込みを行い、 低絶縁層上方の前記ポリシリコンを選択的に露出し、かつ低抵抗領域の下にある 開口部を定めるようマスクしかつ模様を付け、 コレクタ接触領域、ベース接触領域、及びエミッタ領域を基準表面で電気的に分 離する前記開口部内で露出される前記ポリシリコンを熱酸化する各工程を含み、 請求の範囲７記載のシリコン層を形成し、ドーピングする各工程から構成された ことを特徴とする超大規模集積回路におけるバイポーラトランジスタを製造する 方法。
9. ９．ベース接触領域を低抵抗領域に対し自動整列させるため絶縁層を形成した後 に前記低抵抗領域間でＰ型ベースを基板表面内に拡散することを特徴とする請求 の範囲７記載の超大規模集積回路におけるバイポーラトランジスタを製造する方 法。
10. １０．絶縁層によって低抵抗領域間で自動整列されるエミッタ領域を形成するた めＮ型イオンの一部をシリコン層から基板シリコン部内へ拡散することを特徴と する請求の範囲７、８、又は９記載の超大規模集積回路におけるバイポーラトラ ンジスタを製造する方法。
11. １１．フィールド酸化物層の一部分の上方のドープされないポリシリコン部を蒸 着し、 抵抗部の幅を定める所定の幅を有する−のポリシリコンの延ばされた領域を遮蔽 するためマスクしかつ模様を付け、 前記延ばされた領域を分離するため前記ポリシリコン部を選択的に酸化し、 所定の伝導率に前記ポリシリコンの延ばされた領域をドーピングし、 前記延ばされた領域を横断する一対の開口部を定めるためマスクしかつ模様を付 け、前記開口部のそれぞれに接触部を形成し、 前記開口部が前記抵抗部の長さを定める所定の間隔開けで位置付けられる各工程 を含んで抵抗部を形成することを特徴とする請求の範囲８記載の超大規模集積回 路におけるバイポーラトランジスタを製造する方法。
12. １２．フィールド酸化物層によって境を接している所定の幅及び長さを有する− の基板接触領域を形成し、第１ドーパント型のイオンを前記基板接触領域内の基 板部に第１深さにまで選択的にドーピングし、前記基板接触領域内の基準表面上 方で前記フィールド酸化物層の一部分に隣接するドープされていないポリシリコ ン部を蒸着し、 前記基板接触領域内に前記ポリシリコン部の一部分を遮蔽するためマスクしかつ 模様を付け、前記基板接触領域を分離するためフィールド酸化物層の前記隣接部 分上で前記ポリシリコン部を選択的に酸化し、 前記基板接触領域内の前記ポリシリコン部に第１ドーパント型のイオンを選択的 にドープし、前記基板接触領域内の前記ポリシリコン部に−の接触部を形成する 各工程を含んで基板接触部を形成することを特徴とする請求の範囲８記載の超大 規模集積回路におけるバイポーラトランジスタを製造する方法。
13. １３．チャネル停止部を定めるためコレクタ領域回りをマスクし、模様を付け、 選択的にＰ型イオンでイオン埋込みをし、 基板シリコン部の所定厚み部をコレクタ領域の回りに選択的に局在酸化し、それ によって前記コレクタ領域はその厚みに比例した量だけ幅において減じられ、縦 型ＮＰＮトランジスタを含むに十分である深さにまでＮ型ドーパントをＰ型基板 内に選択的に前記コレクタ領域内部でイオン埋込みを行い、 エミッタ部は減じられた幅又はコレクタ領域によって決められる長さを有し、 前記コレクタ領域を形成することを特徴とする請求の範囲１、４、５、９、又は １０記載の超大規模集積回路におけるバイポーラトランジスタを製造する方法。
14. １４．Ｐ型とＮ型の埋込部を所定の距離だけ離して間隔を開け、 コレクタ領域回りに浅い傾斜のＰ−Ｎ接合部を形成するため前記埋込部を拡散す ることを特徴とする請求の範囲１３記載の超大規模集積回路におけるバイポーラ トランジスタを製造する方法。
15. １５．所定の最初の幅及び該幅より実質的に大きい所定の最初の長さを有し基準 表面の露出されたフィールド領域によって取り囲まれる−のコレクタ領域を定め かつ覆う−の第１遮蔽層を与えるため基準表面をマスクしかつ模様を付け、 基板の露出されたフィールド領域内に所定の厚みのフィールド酸化物層を形成し 、 コレクタ領域内に基準表面を露出するため前記第１遮蔽層を取り除き、 コレクタ領域内でＮ型コレクタを拡散し、Ｐ型基板内部に接合部を分離し、縦型 ＮＰＮトランジスタを含むに十分な深さを有する各工程を含み、コレクタ領域を 形成することを特徴とする請求の範囲１記載の超大規模集積回路におけるバイポ ーラトランジスタを製造する方法。 聯
16. １６．基準表面をコレクタ領域を覆う第２遮蔽層でマスクしかつ模様を付け、所 定の幅の２つの開口部を有し、前記コレクタ領域の他端部にコレクタ接触領域及 びベース接触領域を定めるため、並びにコレクタ接触領域とベース接触領域との 間に間隔を開けられたエミッタ領域を定めるため前記コレクタ領域の長さ方向に 間隔を開け、Ｎ型及びＰ型低抵抗領域を基板内にそれぞれ形成し、２つの開口部 内で自動整列され、 前記両低抵抗領域を絶縁被覆するため前記２つの開口部内で前記基板上に−の第 ２酸化物層を形成し、前記エミッタ領域並びにコレクタ接触領域及びベース接触 領域内で基準表面を露出するため第２遮蔽層を取り除く各工程を含み、 接触部群は前記第２酸化物層によって低抵抗領域に合わせて自動整列されるコレ クタ接触領域及びベース接触領域内に形成され、 ＮＰＮバイポーラ・トランジスタはフィールド酸化物層及び前記第２酸化物層に よって自動整列されるＰ型エミッタ及びＮ型エミッタの連続的な拡散によって前 記エミッタ領域内に形成され、エミッタ部は前記コレクタ領域の第２幅によって 定められる長さと、前記開口部間に開けられた間隔によって定められる最大幅と を有して低抵抗領域を形成することを特徴とする請求の範囲１５記載の超大規模 集積回路におけるバイポーラトランジスタを製造する方法。
17. １７．基板のシリコンをフィールド領域及び２つの開口部内部で局在酸化し、最 初に定められた幅及び所定の量だけ開けられた間隔のそれぞれを減ずる局在酸化 工程を制御する各工程を含む酸化層を形成することを特徴とする請求の範囲１５ 記載の超大規模集積回路におけるバイポーラトランジスタを製造する方法。
18. １８．一の第１エッチング用試薬に選択的に影響されやすい−の第１絶縁材料の −の第１層、及び−の第２エッチング用試薬に選択的に影響されやすく、かつ前 記第１エッチング用試薬に耐える−の第２絶縁材料の−の第２層を蒸着すること によって遮蔽層群のそれぞれを形成し、前記第１材料の下の前記第１層を所定の 距離だけ下をくり抜くため順番にそれぞれの遮蔽層をエッチングする各工程を含 み、 請求の範囲１７記載のマスクし、模様を付け、制御する各工程から構成されるこ とを特徴とする請求の範囲１７記載の超大規模集積回路におけるバイポーラトラ ンジスタを製造する方法。
19. １９．コレクタ領域の−の第１の長さ方向の端部を−の第１幅に大きさを決め、 及び−の第２の反対側の端部を該第１幅よりも小さい−の第２幅に大きさを決め 、コレクタ接触領域を位置付け、該コレクタ接触領域及びＮ型低抵抗領域の一部 分が前記第２幅に独立で前記第１幅に対応する幅に形成されるよう、前記第１端 部で低抵抗領域に隣接し、 エミッタ領域でＰ型ベース及びＮ型エミッタの拡散、及びコレクタ接触領域、ベ ース接触領域、及びエミッタ領域に接触部群を形成する各工程を含むことを特徴 とする請求の範囲１、１５、１６、１７、又は１８記載の超大規模集積回路にお けるバイポーラトランジスタを製造する方法。
20. ２０．第２端部はベース接触領域、エミッタ領域、及びＰ型低抵抗領域を含むた めコレクタ領域の長さ方向に大きさを決められ、その結果トランジスタのベース 及びエミッタ、ベース接触領域、並びにＰ型低抵抗領域のそれぞれはコレクタ接 触領域の幅に独立に前記コレクタ領域の第２端部の幅によって定められる寸法を 有することを特徴とする請求の範囲１９記載の超大規模集積回路におけるバイポ ーラトランジスタを製造する方法。
21. ２１．コレクタ接触領域に隣接するＮ型低抵抗領域の−部分は第１幅によって幅 方向に定められ、エミッタ長さは第２幅によって定められることを特徴とする請 求の範囲１９記載の超大規模集積回路におけるバイポーラトランジスタを製造す る方法。
22. ２２．第２端部はエミッタ領域を含み、第１端部の領域の半分未満である領域の 大きさに決められることを特徴とする請求の範囲１９記載の超大規模集積回路に おけるバイポーラトランジスタを製造する方法。
23. ２３．一の絶縁層を有する開口部内部に基板表面を選択的に覆い、コレクタ接触 領域、ベース接触領域、及びエミッタ領域のそれぞれの領域内に前記基板表面の 一部分を露出するため、前記領域群の覆いを取り、絶縁層及び基板表面上方のポ リシリコン層を蒸着し、前記ポリシリコン層の入り込みかつ取り囲む領域を露出 しながら、前記コレクタ接触領域、前記ベース接触領域、及び前記エミッタ領域 上方の前記ポリシリコン層を選択的に防護するためマスクし、かつ模様を付け、 防護された領域を分離するため前記ポリシリコン層の露出された領域を酸化する 各工程を含み、前記ポリシリコン層をマスクしかつ模様を付ける工程は、前記エ ミッタ接触領域を低抵抗領域上方へ延びる所定の縁だけコレクタに長さ方向で重 ね合う−の防護された領域を定めることを含むことを特徴とする請求の範囲１９ 記載の超大規模集積回路におけるバイポーラトランジスタを製造する方法。
24. ２４．ポリシリコン層をマスクし模様を付ける工程は更に一対の防護範囲を定め る工程を含み、該防護範囲はエミッタ領域上方の防護範囲から長さ方向へ間隔を 開けられたベース接触領域及びコレクタ接触領域上方に位置することを特徴とす る請求の範囲２３記載の超大規模集積回路におけるバイポーラトランジスタを製 造する方法。
25. ２５．コレクタ領域を最初の長さ１０．２ｕｍ、最初の第１幅４．６ｕｍ、及び 最初の第２幅３．４ｕｍに調整し、最初の幅及び長さを約２．６ｕｍまでに減じ 、２つの開口部の間隔を１．８ｕｍの規模に大きさを決め、前記間隔によって定 められる最大幅を約１．０ｕｍにまで減じ、それによって約１．０ｕｍ２の面積 のエミッタ領域を作り出す各工程を含むことを特徴とする請求の範囲１９記載の 超大規模集積回路におけるバイポーラトランジスタを製造する方法。
26. ２６．フィールド酸化物を１１．０００オングストロームより大きい厚みに形成 する局在酸化を含むことを特徴とする請求の範囲１９記載の超大規模集積回路に おけるバイポーラトランジスタを製造する方法。
27. ２７．複数のバイポーラトランジスタを有し、一の基準表面を有する少しＰ型ド ープされたシリコン基板と、 前記基準表面のフィールド部分を覆い、各トランジスタ、並びに所定の幅及び長 さを有する各開口部に対し−のコレクタ領域をそれぞれ定める複数の細長い開口 部を有するフィールド酸化物層と、 各コレクタ領域内部で前記基板にある第１深さの−のＮ型コレクタ及び前記フィ ールド酸化物層の真下であって前記基板内にあるＰ型チャネル停止部とを備え、 該チャネル停止部及びコレクタは各コレクタ領域を取り囲むＰ−Ｎ接合部を形成 するため間隔を開けられ、各コレクタ領域は−の第１幅の−の第１長さ方向端部 、及び−の第２幅の−の第２反対側端部を有し、各トランジスタは、 前記コレクタ領域の第１端部で前記基板にある−のＮ型コレクタ接触領域と、 前記コレクタ領域の第２端部で前記基板にある−のＰ型ベース接触領域と、 前記コレクタ領域内部で中央に位置付けられ、第１深さより浅い第２深さを有す る基板内に−のＰ型ベース、及び第２深さより浅い第３深さを有するＮ型エミッ タを含む−のエミッタ領域と、 前記基準表面下の前記基板内部に、ベースをベース接触領域に接続するＰ型低抵 抗領域と、 前記基準表面下の前記基板内部に、コレクタをコレクタ接触領域に接続するＮ型 低抵抗領域と、前記エミッタをコレクタ接触領域及びベース接触領域から分離す るため、低抵抗領域のそれぞれ上方に基板表面を選択的に覆う２つの分離し、間 隔を明けて離された部分に形成された−の第２酸化物層とを備え、前記エミッタ は前記フィールド酸化物内に前記開口部の幅によって定める−の最大長さを有し て構成されることを特徴とする超大規模集積回路。
28. ２８．各バイポーラ・トランジスタのコレクタ領域は１．４ｕｍの平均幅以下、 及び１０ｕｍの平均長さ以下を有することを特徴とする請求の範囲２７記載の超 大規模集積回路。
29. ２９．フィールド酸化物層及び第２酸化物層のそれぞれはエミッタ領域の端を取 り囲み定める−のバーズビーク縁を有し、 Ｐ型ベースは前記バーズビーク縁下で−の第１所定距離だけ延びる−のＰ型埋込 部によって定められ、エミッタは、基板シリコンにある基準表面でドーピング濃 度がピークに達した部分を有し、前記バーズビーク縁下の第１距離より少ない− の第２所定距離だけ延びるＮ型拡散部によって定められることを特徴とする請求 の範囲２７記載の超大規模集積回路。
30. ３０．エミッタは、トランジスタがコレクタ電流５０ｕＡで少なくとも５０ＧＨ ｚの遮断周波数を有するよう、寸法付けられることを特徴とする請求の範囲２７ 記載の超大規模集積回路。
31. ３１．各トランジスタは５乃至１０フェムト・ファラドの接合容量を有すること を特徴とする請求の範囲２７記載の超大規模集積回路。
32. ３２．エミッタは１．０ｕｍ以下の平均幅、及び１．４ｕｍ以下の平均長さを有 することを特徴とする請求の範囲２７記載の超大規模集積回路。
33. ３３．コレクタ領域の第１端部の第１幅は前記領域の第２端部の第２幅より大き く、第１端部はコレクタ接触領域に隣接するＮ型低抵抗領域の長さ方向部を含み 、エミッタはフィールド酸化物内の開口部の第２幅によって定められる−の長さ を有することを特徴とする請求の範囲２７、２８、２９、３０、及び３１記載の 超大規模集積回路。
34. ３４．各バイポーラ・トランジスタのコレクタ領域は約０．８ｕｍの物理的第２ 幅、及び約８．０ｕｍの物理的長さを有することを特徴とする請求の範囲３３記 載の超大規模集積回路。
35. ３５．第２端部はＰ型ベース、低抵抗領域、及びベース接触領域を含み、第１端 部の面積の半分より大きくない面積に大きさ付けられることを特徴とする請求の 範囲３３記載の超大規模集積回路。
36. ３６．コレクタ接触領域に隣接するＮ型低抵抗領域の一部分はエミッタ長さの約 ２倍の幅を有することを特徴とする請求の範囲３３又は３５記載の超大規模集積 回路。
37. ３７．各バイポーラ・トランジスタのコレクタ領域は約２．０ｕｍの物理的第１ 幅、及び約０．８ｕｍの物理的第２幅を有することを特徴とする請求の範囲３３ 記載の超大規模集積回路。
38. ３８．エミッタは約１．０ｕｍの電気的幅、及び約１．２ｕｍの電気的長さを有 することを特徴とする請求の範囲３３記載の超大規模集積回路。
39. ３９．フィールド酸化物は局在酸化によって形成され、少なくとも１１．０００ オングストローム厚みを有することを特徴とする請求の範囲２７又は３３記載の 超大規模集積回路。
40. ４０．チャネル停止部及びコレクタは、各コレクタ領域を取り囲む浅い傾斜のＰ −Ｎ接合部を形成するために、横方向へ拡散されることを特徴とする請求の範囲 ２７又は３３記載の超大規模集積回路。