JPH0548563A - Ｄｃｍｅ装置のチヤンネルチエツクテスト方式および回路 - Google Patents
Ｄｃｍｅ装置のチヤンネルチエツクテスト方式および回路Info
- Publication number
- JPH0548563A JPH0548563A JP3204277A JP20427791A JPH0548563A JP H0548563 A JPH0548563 A JP H0548563A JP 3204277 A JP3204277 A JP 3204277A JP 20427791 A JP20427791 A JP 20427791A JP H0548563 A JPH0548563 A JP H0548563A
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- Japan
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- circuit
- sine wave
- signal
- synchronization
- channel check
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- Time-Division Multiplex Systems (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
Abstract
(57)【要約】
【目的】 ＩＮＴＥＬＳＡＴ標準化案の送信テストパタ
ーンを用いたＤＣＭＥ装置のチャンネルチェックテスト
方式を具体化する回路を提供する。 【構成】 予め決められた送信テストパターンのＰＣＭ
信号を入力して所定の受信期待値と比較することでチャ
ンネルチェックテストを行う回路において、受信期待値
を各々同期パターンおよび判定基準パターンとして格納
する第一および第二のメモリ６，８と、同期回路６、正
弦波検出回路２，４、ハングオーバー付加回路３の各出
力に基づいて同期制御および時間制御を行う制御回路９
と、入力したＰＣＭ信号と第二のメモリに格納された判
定基準パターンとをビット単位で比較して両者の不一致
ビット数を出力する不一致検出回路７と、このビット数
を所定時間積分し、この積分値を閾値と比較することで
テストの良否を判定する判定回路１０とを少なくとも有
して構成したものである。
ーンを用いたＤＣＭＥ装置のチャンネルチェックテスト
方式を具体化する回路を提供する。 【構成】 予め決められた送信テストパターンのＰＣＭ
信号を入力して所定の受信期待値と比較することでチャ
ンネルチェックテストを行う回路において、受信期待値
を各々同期パターンおよび判定基準パターンとして格納
する第一および第二のメモリ６，８と、同期回路６、正
弦波検出回路２，４、ハングオーバー付加回路３の各出
力に基づいて同期制御および時間制御を行う制御回路９
と、入力したＰＣＭ信号と第二のメモリに格納された判
定基準パターンとをビット単位で比較して両者の不一致
ビット数を出力する不一致検出回路７と、このビット数
を所定時間積分し、この積分値を閾値と比較することで
テストの良否を判定する判定回路１０とを少なくとも有
して構成したものである。
Description
【０００１】
【産業上の利用分野】本発明は、高能率伝送技術と高能
率符号化技術とを組み合わせることで伝送路の回線効率
を向上させるＤＣＭＥ（Digital Circuit Multiplex Eq
uipment ）装置のチャンネルチェックテスト受信回路に
関する。
率符号化技術とを組み合わせることで伝送路の回線効率
を向上させるＤＣＭＥ（Digital Circuit Multiplex Eq
uipment ）装置のチャンネルチェックテスト受信回路に
関する。
【０００２】
【従来の技術】従来、この種ＤＣＭＥ装置のチャンネル
チェックテスト方式として、ＩＮＴＥＬＳＡＴ（Intern
ational Telecommunications Satellite Organization
）から提案されているＤＣＭＥ装置の標準化案（ＩＥ
ＳＳ−５０１ Ｒｅｖ．２）のチャンネルチェックテス
トが一般化されている。
チェックテスト方式として、ＩＮＴＥＬＳＡＴ（Intern
ational Telecommunications Satellite Organization
）から提案されているＤＣＭＥ装置の標準化案（ＩＥ
ＳＳ−５０１ Ｒｅｖ．２）のチャンネルチェックテス
トが一般化されている。
【０００３】図３は上記チャンネルチェックテスト方式
を実現するためのブロック図であり、送信側のテストパ
ターン発生部２１からＰＣＭ信号の送信テストパターン
が出力される。この送信テストパターンは上記標準化案
で規定されているもので、例えば図４に示すような構成
を有している。
を実現するためのブロック図であり、送信側のテストパ
ターン発生部２１からＰＣＭ信号の送信テストパターン
が出力される。この送信テストパターンは上記標準化案
で規定されているもので、例えば図４に示すような構成
を有している。
【０００４】即ち、フレーム開始から１００［ｍｓｅ
ｃ］の間に８３４のサンプルを含む２４００［ＨZ ］Si
nusoidal Tone （第一の正弦波トーン）と、第一の正弦
波トーン停止後４３７［ｍｓｅｃ］間に３４９６のサン
プルを含む A Law InitiazingSequence（無正弦波シー
ケンス）と、無正弦波シーケンス停止後７６８［ｍｓｅ
ｃ］間に６１４４のサンプルを含む１２５４［ＨZ ］ T
est Tone Sequence （第二の正弦波トーン）とを少なく
とも有している。
ｃ］の間に８３４のサンプルを含む２４００［ＨZ ］Si
nusoidal Tone （第一の正弦波トーン）と、第一の正弦
波トーン停止後４３７［ｍｓｅｃ］間に３４９６のサン
プルを含む A Law InitiazingSequence（無正弦波シー
ケンス）と、無正弦波シーケンス停止後７６８［ｍｓｅ
ｃ］間に６１４４のサンプルを含む１２５４［ＨZ ］ T
est Tone Sequence （第二の正弦波トーン）とを少なく
とも有している。
【０００５】この送信テストパターンは変調器２２で別
途決められるビット数のＡＤＰＣＭ（Adaptive Differe
ntial PCM ）信号に変換し、これを送信部２３のタイム
スロットに挿入して伝送路に送り出す。
途決められるビット数のＡＤＰＣＭ（Adaptive Differe
ntial PCM ）信号に変換し、これを送信部２３のタイム
スロットに挿入して伝送路に送り出す。
【０００６】一方、受信側では、前記送信テストパター
ンとは異なる別の受信パターンを複数のサンプル値から
なる受信期待値として用意しておき、受信部２４で別途
決められるビット数で受信されたＡＤＰＣＭ信号を復調
器２５で復号化して得られるＰＣＭ信号とこの受信期待
値とをデコーダ２６で比較することでチャンネルチェッ
クを実施する。
ンとは異なる別の受信パターンを複数のサンプル値から
なる受信期待値として用意しておき、受信部２４で別途
決められるビット数で受信されたＡＤＰＣＭ信号を復調
器２５で復号化して得られるＰＣＭ信号とこの受信期待
値とをデコーダ２６で比較することでチャンネルチェッ
クを実施する。
【０００７】
【発明が解決しようとする課題】ところで、上記従来の
チャンネルチェック方式では、図３に示すような概略の
実施方法と、図４に示すような送信テストパターンだけ
を規定しているにすぎない。そのため、具体的にこの方
式を実現することができなかった。
チャンネルチェック方式では、図３に示すような概略の
実施方法と、図４に示すような送信テストパターンだけ
を規定しているにすぎない。そのため、具体的にこの方
式を実現することができなかった。
【０００８】本発明は、かかる背景のもとに創案された
もので、その目的とするところは、上記チャンネルチェ
ックテストを汎用のデジタル信号処理用のシグナルプロ
セッサを用いて行うための方式およびこの方式を実現す
るための具体的回路を提供することにある。
もので、その目的とするところは、上記チャンネルチェ
ックテストを汎用のデジタル信号処理用のシグナルプロ
セッサを用いて行うための方式およびこの方式を実現す
るための具体的回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明のＤＣＭＥ装置の
チャンネルチェックテスト方式は、予め定められたサン
プル数およびフレーム構成にしたがって送信側から伝送
される第一の正弦波トーンと、無正弦波シーケンスと、
第二の正弦波トーンとを含む送信テストパターンを受信
してＰＣＭ信号に復号し、この復号ＰＣＭ信号を別途用
意された複数サンプル値の受信期待値と比較することに
よりチャンネルチェックテストを行うようにした方式に
おいて、前記復号ＰＣＭ信号から前記第一の正弦波トー
ンの送信開始時点および送信停止時点と前記第二の正弦
波トーンの開始時点とを検出するとともに、前記サンプ
ル数をカウントすることでテスト同期を確立し、一方、
メモリ手段に前記受信期待値を格納してこれと前記復号
ＰＣＭ信号とをビット単位で比較してその差分のビット
を所定時間積分し、積分値を予め決められた閾値を超え
たときはテスト異常を判定するようにしたことを特徴と
する。
チャンネルチェックテスト方式は、予め定められたサン
プル数およびフレーム構成にしたがって送信側から伝送
される第一の正弦波トーンと、無正弦波シーケンスと、
第二の正弦波トーンとを含む送信テストパターンを受信
してＰＣＭ信号に復号し、この復号ＰＣＭ信号を別途用
意された複数サンプル値の受信期待値と比較することに
よりチャンネルチェックテストを行うようにした方式に
おいて、前記復号ＰＣＭ信号から前記第一の正弦波トー
ンの送信開始時点および送信停止時点と前記第二の正弦
波トーンの開始時点とを検出するとともに、前記サンプ
ル数をカウントすることでテスト同期を確立し、一方、
メモリ手段に前記受信期待値を格納してこれと前記復号
ＰＣＭ信号とをビット単位で比較してその差分のビット
を所定時間積分し、積分値を予め決められた閾値を超え
たときはテスト異常を判定するようにしたことを特徴と
する。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１１】図１は本発明の一実施例に係るＤＣＭＥ装
置のチャンネルチェックテスト回路の構成図であり、１
は復号ＰＣＭ信号入力端子、２は第一の正弦波検出回
路、３はハングオーバー付加回路、４は第二の正弦波検
出回路、５は同期回路、６は第一のメモリ、７は不一致
検出回路、８は第二のメモリ、９は制御回路、１０は判
定回路を示す。
置のチャンネルチェックテスト回路の構成図であり、１
は復号ＰＣＭ信号入力端子、２は第一の正弦波検出回
路、３はハングオーバー付加回路、４は第二の正弦波検
出回路、５は同期回路、６は第一のメモリ、７は不一致
検出回路、８は第二のメモリ、９は制御回路、１０は判
定回路を示す。
【００１２】また、図２は上記構成の回路による処理タ
イミング説明図である。
イミング説明図である。
【００１３】第一の正弦波検出回路２では、復号ＰＣＭ
信号入力端子１から入力したＰＣＭ信号の中に、２４０
０［ＨZ ］の正弦波トーンが存在するかどうかを例えば
離散的フーリエ変換等により判定し、その結果を後述す
るハングオーバー付加回路３に出力する。
信号入力端子１から入力したＰＣＭ信号の中に、２４０
０［ＨZ ］の正弦波トーンが存在するかどうかを例えば
離散的フーリエ変換等により判定し、その結果を後述す
るハングオーバー付加回路３に出力する。
【００１４】ハングオーバー付加回路３では、第一の正
弦波検出回路２の検出結果が２４００［ＨZ ］正弦波信
号の有から無に変化した時点でチャンネルチェックテス
トの判定を行うに十分なハングオーバー時間を該検出回
路２の出力に付加し、後述する制御回路９に出力する。
例えば、ＩＮＴＥＬＳＡＴ仕様のテストパターンを用い
た場合には１５００［ｍｓｅｃ］程度の時間が付加され
る。
弦波検出回路２の検出結果が２４００［ＨZ ］正弦波信
号の有から無に変化した時点でチャンネルチェックテス
トの判定を行うに十分なハングオーバー時間を該検出回
路２の出力に付加し、後述する制御回路９に出力する。
例えば、ＩＮＴＥＬＳＡＴ仕様のテストパターンを用い
た場合には１５００［ｍｓｅｃ］程度の時間が付加され
る。
【００１５】例えば図２を参照すると、ｔ1 は２４００
［ＨZ ］の正弦波信号を検出した時刻、ｔ2 はこの正弦
波信号を検出できなくなった時刻であり、この時刻ｔ2
からハングオーバー時間が付加される。
［ＨZ ］の正弦波信号を検出した時刻、ｔ2 はこの正弦
波信号を検出できなくなった時刻であり、この時刻ｔ2
からハングオーバー時間が付加される。
【００１６】第二の正弦波検出回路４では、復号ＰＣＭ
信号入力端子１から入力するＰＣＭ信号の中に、１２５
４［ＨZ ］の正弦波信号が存在するかどうかを、例えば
離散的フーリエ変換等により判定し、その結果を後述す
る制御回路９に出力する。
信号入力端子１から入力するＰＣＭ信号の中に、１２５
４［ＨZ ］の正弦波信号が存在するかどうかを、例えば
離散的フーリエ変換等により判定し、その結果を後述す
る制御回路９に出力する。
【００１７】第一のメモリ６には前記受信期待値の複数
サンプル値が同期パターンとして格納されており、第二
のメモリ８には前記受信期待値の複数サンプル値が判定
基準パターンとして格納されている。
サンプル値が同期パターンとして格納されており、第二
のメモリ８には前記受信期待値の複数サンプル値が判定
基準パターンとして格納されている。
【００１８】同期回路５では、復号ＰＣＭ信号入力端子
１から入力するＰＣＭ信号と第一のメモリに格納された
同期パターンとをビット単位で比較することによりチャ
ンネルチェックテストの同期過程を確立するための同期
制御信号を生成し、これを後述する制御回路９に出力す
る。例えば、図２において、時刻ｔ3 から時刻ｔ4 まで
が同期引き込み時間となる。
１から入力するＰＣＭ信号と第一のメモリに格納された
同期パターンとをビット単位で比較することによりチャ
ンネルチェックテストの同期過程を確立するための同期
制御信号を生成し、これを後述する制御回路９に出力す
る。例えば、図２において、時刻ｔ3 から時刻ｔ4 まで
が同期引き込み時間となる。
【００１９】制御回路９では、前述のハングオーバー付
加回路３、第二の正弦波検出回路４、同期回路５の各出
力に基づいて同期タイミング信号と制御信号とを生成す
る。同期タイミング信号は、復号ＰＣＭ信号入力端子１
から入力するＰＣＭ信号と第二のメモリ８の判定パター
ンとの比較タイミングを決定するための信号で、後述す
る不一致検出回路７および第二のメモリ８に出力され
る。
加回路３、第二の正弦波検出回路４、同期回路５の各出
力に基づいて同期タイミング信号と制御信号とを生成す
る。同期タイミング信号は、復号ＰＣＭ信号入力端子１
から入力するＰＣＭ信号と第二のメモリ８の判定パター
ンとの比較タイミングを決定するための信号で、後述す
る不一致検出回路７および第二のメモリ８に出力され
る。
【００２０】制御回路９はまた、後述する判定回路１０
での積分時間、即ち入力された復号ＰＣＭ信号の観測時
間を決定する制御信号を生成し、これを判定回路１０に
出力する。
での積分時間、即ち入力された復号ＰＣＭ信号の観測時
間を決定する制御信号を生成し、これを判定回路１０に
出力する。
【００２１】不一致検出回路７では、復号ＰＣＭ信号入
力端子１から入力するＰＣＭ信号と第二のメモリ８の判
定パターンとをビット単位で比較し、両者不一致のとき
は差分のビット数を後述する判定回路１０に出力する。
力端子１から入力するＰＣＭ信号と第二のメモリ８の判
定パターンとをビット単位で比較し、両者不一致のとき
は差分のビット数を後述する判定回路１０に出力する。
【００２２】判定回路１０では、不一致検出回路７の出
力を、前述の積分時間（復号ＰＣＭ信号観測時間）の間
順次積分し、該時間が終了した時点で積分値が予め決め
られた閾（しきい）値以内に入っているかどうかによっ
てチャンネルチェックの良否の判定を行い、その結果を
図示を省略した表示装置に出力する。例えば、図２にお
いて、時刻ｔ5 から時刻ｔ6 までの時間が積分時間（復
号ＰＣＭ信号観測時間）であり、時刻ｔ7 で判定結果を
出力する。
力を、前述の積分時間（復号ＰＣＭ信号観測時間）の間
順次積分し、該時間が終了した時点で積分値が予め決め
られた閾（しきい）値以内に入っているかどうかによっ
てチャンネルチェックの良否の判定を行い、その結果を
図示を省略した表示装置に出力する。例えば、図２にお
いて、時刻ｔ5 から時刻ｔ6 までの時間が積分時間（復
号ＰＣＭ信号観測時間）であり、時刻ｔ7 で判定結果を
出力する。
【００２３】
【発明の効果】以上説明したように、本発明のチャンネ
ルチェック方式によれば、ＩＮＴＥＬＳＡＴから提案さ
れている標準化案（ＩＥＳＳ−５０１ Ｒｅｖ．２）に
記述されている送信テストパターンを用いたＤＣＭＥ装
置のチャンネルチェックテストを汎用のデジタル処理用
シグナルプロセッサで構成した回路にて容易に実現する
ことができる。
ルチェック方式によれば、ＩＮＴＥＬＳＡＴから提案さ
れている標準化案（ＩＥＳＳ−５０１ Ｒｅｖ．２）に
記述されている送信テストパターンを用いたＤＣＭＥ装
置のチャンネルチェックテストを汎用のデジタル処理用
シグナルプロセッサで構成した回路にて容易に実現する
ことができる。
【図１】本発明の一実施例に係るＤＣＭＥ装置のチャン
ネルチェックテスト回路の構成図である。
ネルチェックテスト回路の構成図である。
【図２】本実施例に係るチャンネルチェックテスト回路
の処理タイミング説明図である。
の処理タイミング説明図である。
【図３】従来のＤＣＭＥ装置のチャンネルチェックテス
ト方式の概要を示した図である。
ト方式の概要を示した図である。
【図４】ＩＮＴＥＬＳＡＴから提案されているＤＣＭＥ
装置の標準化案に記述されている送信テストパターンを
示す図である。
装置の標準化案に記述されている送信テストパターンを
示す図である。
１ 復号ＰＣＭ信号入力端子 ２ 第一の正弦波検出回路 ３ ハングオーバー付加回路 ４ 第二の正弦波検出回路 ５ 同期回路 ６ 第一のメモリ ７ 不一致検出回路 ８ 第二のメモリ ９ 制御回路 １０ 判定回路
Claims (2)
- 【請求項１】 予め定められたサンプル数およびフレー
ム構成にしたがって送信側から伝送される第一の正弦波
トーンと、無正弦波シーケンスと、第二の正弦波トーン
とを含む送信テストパターンを受信してＰＣＭ信号に復
号し、この復号ＰＣＭ信号を別途用意された複数サンプ
ル値の受信期待値と比較することによりチャンネルチェ
ックテストを行うようにしたＤＣＭＥ装置のチャンネル
チェックテスト方式において、 前記復号ＰＣＭ信号から前記第一の正弦波トーンの送信
開始時点および送信停止時点と前記第二の正弦波トーン
の開始時点とを検出するとともに、前記サンプル数をカ
ウントすることでテスト同期を確立し、一方、メモリ手
段に前記受信期待値を格納してこれと前記復号ＰＣＭ信
号とをビット単位で比較してその差分のビットを所定時
間積分し、積分値を予め決められた閾値を超えたときは
テスト異常を判定するようにしたことを特徴とするＤＣ
ＭＥ装置のチャンネルチェックテスト方式。 - 【請求項２】 予め定められたサンプル数とフレーム構
成にしたがって伝送される第一の正弦波トーンと、無正
弦波シーケンスと、第二の正弦波トーンとを含む送信テ
ストパターンを受信してＰＣＭ信号に復号し、この復号
ＰＣＭ信号を別途用意された複数サンプル値の受信期待
値と比較することによりチャンネルチェックテストを行
うようにしたＤＣＭＥ装置のチャンネルチェックテスト
回路において、 前記復号ＰＣＭ信号から前記第一の正弦波トーンの有無
を検出する第一の正弦波検出回路と、 該第一の正弦波検出回路の検出結果が有から無に変化し
た時点でチャンネルチェックテストの判定を行うための
ハングオーバー時間を第一の正弦波検出回路の出力に付
加するハングオーバー付加回路と、 前記復号ＰＣＭ信号から前記第二の正弦波トーンを検出
する第二の正弦波検出回路と、 前記受信期待値の複数サンプル値が同期パターンとして
格納された第一のメモリと、 前記復号ＰＣＭ信号を入力してこれを前記第一のメモリ
に格納された同期パターンと比較することによりチャン
ネルチェックテストの同期過程を確立するための同期制
御信号を生成する同期回路と、 前記ハングオーバー付加回路の出力と前記第二の正弦波
検出回路の出力と前記同期回路の出力とに基づいて同期
タイミング信号と前記復号ＰＣＭ信号観測時間を決定す
る制御信号とを生成する制御回路と、 前記受信期待値の複数サンプル値が判定基準パターンと
して格納された第二のメモリと、 前記復号ＰＣＭ信号を前記第二のメモリに格納された判
定基準パターンとサンプル単位で比較し、不一致の場合
はその差分のビット数を出力する不一致検出回路と、 前記制御回路で生成された制御信号に基づいて前記不一
致検出回路の出力ビットを前記入力信号観測時間にわた
って積分し、これを予め定められた閾値と比較すること
でチャンネルチェックテストの良否を判定する判定回路
とを少なくとも有することを特徴とするＤＣＭＥ装置の
チャンネルチェックテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204277A JPH0548563A (ja) | 1991-08-14 | 1991-08-14 | Ｄｃｍｅ装置のチヤンネルチエツクテスト方式および回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204277A JPH0548563A (ja) | 1991-08-14 | 1991-08-14 | Ｄｃｍｅ装置のチヤンネルチエツクテスト方式および回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548563A true JPH0548563A (ja) | 1993-02-26 |
Family
ID=16487820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3204277A Withdrawn JPH0548563A (ja) | 1991-08-14 | 1991-08-14 | Ｄｃｍｅ装置のチヤンネルチエツクテスト方式および回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548563A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000035161A1 (fr) * | 1998-12-07 | 2000-06-15 | Mitsubishi Denki Kabushiki Kaisha | Système d'essai de contrôle de canal |
-
1991
- 1991-08-14 JP JP3204277A patent/JPH0548563A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000035161A1 (fr) * | 1998-12-07 | 2000-06-15 | Mitsubishi Denki Kabushiki Kaisha | Système d'essai de contrôle de canal |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |