JPH0548557A - タイムスロツト切り替え制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 時分割多重化通信システムのタイムスロット
切り替え制御方式に関し、通信制御装置のタイムスロッ
ト制御の高速化と信頼性の向上をはかることを目的とす
る。 【構成】 通信制御装置を二つのプロセッサと、二つの
タイムスロット制御部とで二重化し、各タイムスロット
制御部は、他のタイムスロット制御部とタイムスロット
の排他制御信号を授受すると共に、タイムスロットの割
り当ての解除、変更あるいは割り当て不可の状況をプロ
セッサに通知するように構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＳＤＮ等の時分割多
重データ通信システムにおいて、システムの信頼性を向
上するために通信制御装置が二重回路化されている場
合、各回路のタイムスロットの使用について排他制御を
高速で行うタイムスロット切り替え制御方式に関する。

【０００２】

【従来の技術】近年のコンピュータネットワークの増大
にともない、高速かつ大量のデータ転送および、データ
転送の高信頼性が要求されている。このため、ＩＳＤＮ
等の時分割多重データ通信システムを使用することによ
って高速かつ大量のデータ転送を実現し、通信制御装置
を多重化することによってシステムの高信頼性を提供す
ることが考えられる。

【０００３】通信制御装置を多重化する場合、複数の通
信制御部が同一データを扱わなくてはならないのでデー
タおよび通信制御の一貫性を保持することが重要とな
る。図１５は、従来の二重化通信制御装置の構成を示
す。図１５において、通信制御装置は、二重化バスを介
して計算機と接続されている。

【０００４】二重化バスは、＃０Ｂおよび＃１Ｂの２つ
のバスからなる。通信制御装置は、二重回路化されてお
り、バス＃０Ｂに接続された＃０系回路と、バス＃１Ｂ
に接続された＃１系回路からなる。＃０系、＃１系のい
ずれの回路も、マイクロプロセッサ１、タイムスロット
制御部２、Ｎ個の回線制御部３を有する。

【０００５】各系の回路において、マイクロプロセッサ
１は、通信制御プログラムを実行し、Ｎ回線（チャネ
ル）データをＮ個１組の回線制御部３へ送ると共にタイ
ムスロット制御部２に対して、回線のタイムスロットへ
の割り当てを指示する回線割り当て命令を送りタイムス
ロット制御を行わせる。回線制御部３は、ＩＳＤＮ回線
の手順制御を行い、各回線のデータをタイムスロット制
御部２へ出力する。

【０００６】タイムスロット制御部２は、各回線制御部
３からのチャネルデータを入力し、マイクロプロセッサ
１からの回線割り当て命令に従って、タイムスロットと
回線アドレスを対応付ける。

【０００７】図１６はチャネルデ−タの構成を示す。デ
ータの送受信の最小単位はタイムスロット（ＴＳ）であ
る。各タイムスロットは８ビットのデータを含む。ｎ個
のタイムスロットで１フレームが形成される。このデー
タ構成により物理的に一本の伝送路を通じて最大ｎ回線
（チャネル）分のデータを伝送することができる。

【０００８】データを送受信するには、例えば、ＴＳ１
にはチャネル１、ＴＳ２にはチャネル２というように対
応付けてチャネルをタイムスロットに割り当てる。チャ
ネルのデータを送信するときには、対応するタイムスロ
ットの時に伝送路上に乗せ、受信する時には、対応する
タイムスロットの時に伝送路から抽出する。

【０００９】また、必要によっては、一つのチャネルを
複数のタイムスロットに割り当てて送受信することによ
り伝送速度を上げることができる。例えば、一つのチャ
ネルに二つのタイムスロットを使えば一つの場合の二倍
の伝送速度で送受信することができる。

【００１０】図１５に戻って、＃０系および＃１系のタ
イムスロット制御部２はいずれもフレーム制御部４に接
続されている。フレーム制御部４は、タイムスロット制
御部２からのフレーム信号に対しフレーム同期信号の付
与等を行いＩＳＤＮ網へ出力する。

【００１１】以前の通信制御装置においては、マイクロ
プロセッサ１を１台しか具備しておらず、従って、タイ
ムスロットの切り替えはこの１台マイクロプロセッサ１
上にある通信制御プログラムが行っていたため、このマ
イクロプロセッサ１に障害が起きた場合や、マイクロプ
ロセッサ１上の通信制御プログラムに障害が起きた場
合、この通信制御装置の信頼性は損なわれてしまうもの
となっていた。

【００１２】従って、マイクロプロセッサ１やこのマイ
クロプロセッサ１上の通信制御プログラムに障害が起き
ても動作し続けるようにマイクロプロセッサ１を２個具
備することにより、システムの信頼性の向上をはかった
ものである。

【００１３】

【発明が解決しようとする課題】システムの信頼性を向
上するために二重化された通信制御装置においては、各
マイクロプロセッサ１が、通信制御プログラムによって
タイムスロットの排他制御を行う手法が考えられる。

【００１４】すなわち、２つのマイクロプロセッサ１
は、常に現在どのタイムスロットが使用されているかを
監視し合うと共に、この監視情報を基に、同じタイムス
ロットが同時に２つのマイクロプロセッサ１から使用さ
れないように、タイムスロットの割り当てや切り替えを
制御しなければならない。

【００１５】このような通信制御プログラムによるタイ
ムスロット制御方式は、ソフトウェア（通信制御プログ
ラム）のエラー、例えば、バグによって障害が発生し、
ハードウェアの誤動作、この場合には、タイムスロット
を二重に割り当ててしまう場合があり、信頼性を損なう
という問題が生じていた。

【００１６】本発明は、マイクロプロセッサ１上の通信
制御プログラムがタイムスロットの排他制御を行なうの
でなく、より高速で高信頼なデジタル通信に対応する通
信制御装置を提供することを目的とする。

【００１７】

【課題を解決するための手段】本発明によるタイムスロ
ット切り替え制御方式は、時分割多重通信システムの通
信制御装置において、それぞれ、通信制御プログラムを
実行する二つのプロセッサと、二つのプロセッサの各々
から、それぞれ回線データを入力し、回線制御を行う二
組の回線制御部と、二組の回線制御部の各組から、それ
ぞれデータを入力し、タイムスロットと回線アドレスの
対応付けを行うと共に、現在の対応付けの状態を記憶す
る二つのタイムスロット制御部と、二つのプロセッサの
各々から、対応するタイムスロット制御部に対して、回
線をタイムスロットに割り当てるように指示する回線割
り当て命令を送る手段と、二つのタイムスロット制御部
の各々から対応するプロセッサに対して、回線のタイム
スロットへの割り当てを取り止めたことを通知する通知
信号を送る手段と、二つのタイムスロット制御部の一方
から他方に対して、回線のタイムスロットへの割り当て
を禁止する排他制御信号を送る手段とを具備して構成さ
れる。

【００１８】また、上記タイムスロット切り替え制御方
式は、二つのタイムスロット制御部に優先順位を付与す
る手段を備え、回線割り当て命令が、二つのタイムスロ
ット制御部に対して、同じタイムスロットに同時に回線
アドレスを指示した場合、優先順位の高いタイムスロッ
ト制御部は、回線をタイムスロットに割り当て、他方の
タイムスロット制御部は、プロセッサに対して割り当て
ることができなかった回線アドレスを通知するようにそ
れぞれ制御するように構成される。

【００１９】

【作用】上記構成により、各タイムスロット制御部は、
対応するプロセッサからの回線割り当て命令によって指
示されたタイムスロットが現在使用されていない場合、
そのタイムスロットに回線を割り当てると共に、他方の
タイムスロット制御部に対して排他制御信号を送ること
によって、そのタイムスロットの使用を禁止する。

【００２０】排他制御信号を受信したタイムスロット制
御部は、もし、そのタイムスロットを使用していたらそ
のタイムスロットと回線アドレスの対応づけを取りや
め、プロセッサに対して取りやめられた回線のアドレス
を通知する。

【００２１】各タイムスロット制御部は、対応するプロ
セッサからの回線割り当て命令によって指示されたタイ
ムスロットが現在使用中のときは、そのタイムスロット
の使用を新たに指示された回線に切り替えると共に、割
り当てを解除された回線のアドレスを対応するプロセッ
サへ通知する。また、二つのタイムスロット制御部は、
優先順位をつけられる。

【００２２】回線割り当て命令が、二つのタイムスロッ
ト制御部に対して、同じタイムスロットに同時に回線ア
ドレスを指示した場合、優先順位の高いタイムスロット
制御部は、回線をタイムスロットに割り当て、他方のタ
イムスロット制御部は、プロセッサに対して、割り当て
ることができなかった回線アドレスを通知するようにそ
れぞれ制御する。

【００２３】上述のように、タイムスロットの排他制御
は、ハードウェアでもチェックされるため、たとえ、ソ
フトウェアに障害が発生し、タイムスロットを二重に割
り当てようとしても、この障害を検出することができ
る。この時、違法な割り当てを受け取ってもハードウェ
アは正常に動作する。

【００２４】

【実施例】以下、本発明の実施例について詳細に説明す
る。図１は、本発明によるタイムスロット切り替え制御
方式の構成を示す。図１において、図８と同一の参照番
号は同一の機能のものを示す。

【００２５】図１において、通信制御装置は、二重化バ
スの＃０Ｂおよび＃１Ｂにそれぞれ接続される＃０系お
よび＃１系回路を有している。＃０系、＃１系の各回路
は、通信制御プログラムを実行するマイクロプロセッサ
１０、タイムスロットと回線アドレスの対応付けを行う
タイムスロット制御部１２およびＩＳＤＮ回線の手順制
御を行う一組の回線制御部１３を有する。

【００２６】マイクロプロセッサ１０は、データ線１１
によって、Ｎ個の回線制御部１３と接続され、制御線１
５および１７によってタイムスロット制御部２と接続さ
れる。制御線１５を通じて、マイクロプロセッサ１０か
らタイムスロット制御部１２へ回線割り当て命令が送ら
れる。

【００２７】制御線１７を通じて、タイムスロット制御
部１２からマイクロプロセッサ１０へ、回線アドレス通
知割込み信号が送られる。

【００２８】回線アドレス通知割込み信号は、タイムス
ロット制御部１２が、マイクロプロセッサ１０の回線割
り当て命令及び他系のタイムスロット制御部１２からの
後述する排他制御信号により、回線をタイムスロットに
割り当てたり、割り当てを解除したり、回線が使用中に
変更された場合に、その回線アドレスをマイクロプロセ
ッサ１０に通知するための信号である。

【００２９】＃０および＃１両系のタイムスロット制御
部１２は、制御線１６Ａおよび１６Ｂによって相互に接
続される。制御線１６Ａを通じて、＃０系タイムスロッ
ト制御回路１２から、また、制御線１６Ｂを通じて、＃
１系タイムスロット制御回路１２から、それぞれ、他系
のタイムスロット制御回路１２に対して排他制御信号が
送られる。

【００３０】排他制御信号は、タイムスロット制御回路
１２がマイクロプロセッサ１０から、あるタイムスロッ
トに対する回線の割り当てを指示する回線割り当て命令
を受けたとき、他系のタイムスロット制御回路１２に対
して、このタイムスロットを使用しないように依頼する
ための制御信号である。各系のタイムスロット制御回路
１２は、フレーム制御回路１４を介して、網と接続され
る。

【００３１】図２は、タイムスロット制御部１２の一実
施例の構成を示す。図２において、タイムスロット割り
当て回路１８は、マイクロプロセッサ１０と制御線１５
および１７によって接続されると共に、制御線１６Ａお
よび１６Ｂによって他系のタイムスロット割り当て回路
１８と接続される。タイムスロット割り当て回路１８
は、また、タイムスロット管理テーブル１９と接続され
る。

【００３２】タイムスロット管理テーブル１９はタイム
スロット番号と、そのタイムスロットが使用されている
かどうかを示すＥフラグおよびそのタイムスロットに割
り当てられている回線アドレスとを対応付けて格納する
メモリによって構成される。

【００３３】ＬＮＣ（回線制御部）選択回路２０は、回
線制御部１３およびタイムスロット管理テーブル１９と
接続され、タイムスロット管理テーブル１９の内容を基
にして、現在使用される回線制御回路１３を選択する。

【００３４】以下、１図および２図に示すタイムスロッ
ト切り替え制御方式の動作について図３〜図７を参照し
て説明する。 （１）図３は初期状態における、＃０および＃１系のタ
イムスロット制御部１２のタイムスロット管理テーブル
１９の各内容を示す。

【００３５】（２）図３の初期状態において、＃０系の
通信制御プログラムが、タイムスロット１に対して回線
アドレス５を割り当てる回線割り当て命令を発行したと
すると、＃０系のタイムスロット割り当て回路１８は、
タイムスロット管理テーブル１９のタイムスロット１の
Ｅフラグをチェックする。

【００３６】この場合、Ｅフラグは“１”ではないの
で、指示された回線アドレスをタイムスロット１にセッ
トするとともに、＃１系タイムスロット制御部１２に対
してこのタイムスロット１の使用を取りやめるよう依頼
する排他制御信号を発行する。

【００３７】＃１系のタイムスロット制御部１２では、
このタイムスロットを使用しているかどうかタイムスロ
ット管理テーブル１９のＥフラグをチェックし、この場
合“０”なのでこの排他制御信号に対しては何も実行し
ない。

【００３８】また、初期状態において、＃１系の通信制
御プログラムがタイムスロット３に対して、回線アドレ
ス７を割り当てる回線割り当て命令を発行すると、＃０
系と同様に他系との衝突はなく、従って、回線７はタイ
ムスロット３に割り当てられる。図４は、このときのタ
イムスロット管理テーブル９の内容を示す。

【００３９】図４の状態において＃１系のマイクロプロ
セッサが、タイムスロット１に対して回線アドレス２を
割り当てる回線割り当て命令を発行したとすると、＃１
系タイムスロット制御部１２において、タイムスロット
割り当て回路１８は、タイムスロット管理テーブル１９
のタイムスロット１のＥフラグをチェックする。

【００４０】この場合“１”でないので、指示された回
線アドレスをタイムスロット１にセットするとともに、
＃０系タイムスロット制御部１２に対してこのタイムス
ロット１の使用を取りやめるよう依頼する排他制御信号
を発行する。

【００４１】＃０系タイムスロット制御部１２では、こ
のタイムスロットを使用しているかどうかタイムスロッ
ト管理テーブル１９のＥフラグをチェックし、この場合
“１”なのでこのＥフラグを“０”にリセットすると共
に、使用していた回線アドレス（この場合５）をマイク
ロプロセッサ１０に通知する回線アドレス通知割込み信
号を発行する。図５は、この時点でのタイムスロット管
理テーブル１９の状態を示す。

【００４２】（４）次に、図５の状態において、＃１系
マイクロプロセッサ１０がタイムスロット３に対して回
線アドレス６を割り当てる回線割り当て命令を発行した
とする。＃１系タイムスロット割り当て回路１８は、タ
イムスロット管理テーブル１９のタイムスロット３のＥ
フラグをチェックする。

【００４３】この場合“１”なので、指示された回線ア
ドレスをセットするとともに、新たにセットされる前の
回線アドレス（この場合７）をマイクロプロセッサ１０
に通知する回線アドレス通知割込み信号を発行し、さら
に＃０系タイムスロット制御部１２に対して、このタイ
ムスロット３の使用を取りやめるよう依頼する排他制御
信号を発行する。

【００４４】＃０系タイムスロット制御部１２ではこの
タイムスロットを使用しているかどうかタイムスロット
管理テーブル１９のＥフラグをチェックし、この場合
“０”なのでこの排他制御信号に対しては何も実行しな
い。図６はこの時点でのタイムスロット管理テーブル１
９の状態を示す。

【００４５】（５）図６の状態において、＃０と＃１の
マイクロプロセッサ１０から同時にタイムスロット２に
対して回線アドレス８と回線アドレス９をそれぞれ割り
当てる回線割り当て命令が発行されたとする。

【００４６】各系のタイムスロット割り当て回路１８
は、タイムスロット２のＥフラグが“０”なのでＥフラ
グを“１”にセットし、各々指示された回線アドレスを
割り当て、各々、他系のタイムスロット制御部１２に対
してタイムスロット２の使用を取りやめるように依頼す
る排他制御信号を発行する。

【００４７】この時、予め＃０系の方が優先順位が高い
ように設定されていたとすると、この設定により＃０系
は排他制御信号を無視するが、優先順位の低い＃１系は
排他制御信号によりタイムスロット２のＥフラグを
“０”にリセットするとともに、マイクロプロセッサ１
０に対して割り当てることができなかった回線アドレス
（この場合９）を通知する回線アドレス通知割込み信号
を発行する。図７は、この時点でのタイムスロット管理
テーブル１９の状態を示す。

【００４８】図８は図１の通信制御装置を具体的に示し
たものである。図８において、二つの同一の構成を持つ
タイムスロット制御部１００は、それぞれ、＃０系およ
び＃１系のプロセッサ１０１と接続される。

【００４９】タイムスロット制御部１００は、タイムス
ロット対チャネルナンバの割り当ておよび解除を行うタ
イムスロット割り当て回路１０２、プロセッサ１０１か
らのＭＳＴ／ＳＬＶ指示信号（優先順位信号）を受信し
てどちらの系に優先権があるかを判別するＭＳＴ／ＳＬ
Ｖ回路１０３、タイムスロットとチャネルナンバの対応
表をメモリに保持するＴＳ−ＴＡＢＬＥ１０４、および
チャネル毎のＬＮＣを選択するＬＮＣ選択回路１０５に
より構成されている。

【００５０】図９はＭＳＴ／ＳＬＶ回路１０３の詳細回
路図である。図９において、各ＭＳＴ／ＳＬＶ回路は自
系のプロセッサからのＭＳＴ／ＳＬＶ信号と他系のＭＳ
Ｔ／ＳＬＶ回路からのＭＳＴ／ＳＬＶとに基づき優先権
の有無を判定し、タイムスロット割り当て回路１０２へ
優先権を持つことを示すＭＳＴ信号を出力する。

【００５１】ＭＳＴ／ＳＬＶ回路１０３は、自系のプロ
セッサからのＭＳＴ信号と他系のＭＳＴ／ＳＬＶ回路１
０３からのＭＳＴ信号のＯＲと、自系のプロセッサから
のＳＬＶ信号と他系のＭＳＴ／ＳＬＶ回路からのＳＬＶ
信号のＮＯＲとのＡＮＤをとり、このＡＮＤ出力をＤ−
ＦＦ１０６のＤ入力とする。

【００５２】Ｄ−ＦＦ１０６はＭＳＴ信号を自系のタイ
ムスロット割り当て回路１０２へ出力する。 また、各
ＭＳＴ／ＳＬＶ回路は、自系のプロセッサ１０１からの
ＭＳＴ信号およびＳＬＶ信号を他系のＭＳＴ／ＳＬＶ回
路１０３へ送る。

【００５３】初期状態において、Ｄ−ＦＦ１０６はＳＬ
Ｖすなわち“０”にセットされている。この状態で、少
なくとも一方のプロセッサ１０１からのＭＳＴ信号が活
性状態であり、かつ、両方のＳＬＶ信号が非活性状態で
ある時、Ｄ−ＦＦ１０６は“１”すなわちＭＳＴにセッ
トされ、それ以外の時はＳＬＶにセットされる。

【００５４】ＭＳＴ／ＳＬＶ回路１０３は、他系のＭＳ
Ｔ／ＳＬＶ回路１０３と同時にＭＳＴ信号を出力しない
ように制御する必要がある。そのため、一方がＳＬＶに
セットされたらＭＳＴ信号を他方へ送り、一方がＭＳＴ
にセットされたらＳＬＶ信号を他方へ送る。

【００５５】もし両方のＭＳＴ／ＳＬＶ回路１０３がＳ
ＬＶを指示された場合は、各々のＭＳＴ／ＳＬＶ回路か
らＭＳＴ信号が他のＭＳＴ／ＳＬＶ回路へ送られるが、
ＭＳＴ信号とＳＬＶ信号が混在した場合にはＳＬＶ信号
の指示を優先させることにより、両方のＭＳＴ／ＳＬＶ
回路１０３のＤ−ＦＦ１０６が同時にＭＳＴにセットさ
れることを防いでいる。

【００５６】図１０はタイムスロット割り当て回路１０
２の回路図である。各タイムスロット割り当て回路１０
２は、カウンタ１０７、タイムスロット割り当て／解除
部１０８、およびＴＳ−ＴＡＢＬＥ管理部１０９を有す
る。

【００５７】カウンタ１０７は、１タイムスロットのビ
ットをカウントし、ビット１をＦＲＭ ＲＤ信号として
ＴＳ−ＴＡＢＬＥ１０４へ送り、ビット２をＴＳ−ＴＡ
ＢＬＥ管理部１０９へ送り、ビット８をタイムスロット
割り当て／解除部１０８およびＴＳ−ＴＡＢＬＥ管理部
１０９へおくる。

【００５８】タイムスロット割り当て／解除部１０８
は、自系のプロセッサ１０１からのタイムスロット割り
当て／解除命令を実行し、また、他系のタイムスロット
割り当て回路１０８との間で同じタイムスロットを奪い
合いしないための排他制御を行い、更に、タイムスロッ
トを他系に奪われたり自分でチャネルナンバを変更した
場合に奪われたチャネルナンバまたは変更したチャネル
ナンバを自系のプロセッサ１０１に通知する。

【００５９】タイムスロット割り当て／解除部１０８が
チャネル割り当て命令を受け取ると、ＴＳ−ＴＡＢＬＥ
１０４の該当するタイムスロットにチャネルナンバを書
き込みチャネル割り当てを行う。

【００６０】この時、既にタイムスロットが使用されて
いたら、そのタイムスロットとチャネルの対応を取り止
め、新しく指示されたチャネルナンバを割り当て、プロ
セッサ１０１に対して変更前のチャネルナンバを通知す
るチャネルナンバ通知割り込み信号を送る。

【００６１】また、タイムスロットにチャネルナンバを
割り当てた場合、他系のタイムスロット割り当て回路１
０２に対してそのタイムスロットにチャネルを割り当て
ることを禁止するＳＬＴ ＤＳＢＬ信号を送る。

【００６２】ＳＬＴ ＤＳＢＬ信号を受け取った他系の
タイムスロット割り当て回路１０２のタイムスロット割
り当て／解除部１０８は、該当するタイムスロットを使
用している場合はそのタイムスロットとチャネルの対応
を取り止めると共に、取り止められたチャネルを通知す
るチャネルナンバ通知割り込み信号をプロセッサ１０１
へ送る。

【００６３】ＴＳ−ＴＡＢＬＥ管理部１０９は自系のＴ
Ｓ−ＴＡＢＬＥを管理する。

【００６４】図１１はＴＳ−ＴＡＢＬＥ１０４の入出力
を示す。ＴＳ−ＴＡＢＬＥ１０４はデュアルポートＲＡ
Ｍで構成されており、同時に二つの入出力が可能であ
る。

【００６５】ＴＳ−ＴＡＢＬＥ１０４のポート０はタイ
ムスロット割り当て／解除部１０８との間で、命令によ
る読み書きに使用され、ポート１はＴＳ−ＴＡＢＬＥ管
理部１０９との間で、現在使用されているタイムスロッ
トの読み書きに使用される。

【００６６】図１２はＴＳ−ＴＡＢＬＥの内容を示す。
ＴＳ−ＴＡＢＬＥ１０４においては、タイムスロットと
チャネルとをフラグＥおよびＥ０によって対応付ける。
ＥとＥ０の両方共”０”の時はタイムスロットが使用さ
れていないことを示し、そのタイムスロットのチャネル
ナンバは無効である。

【００６７】Ｅが“０”でＥ０が“１”の場合は、タイ
ムスロット割り当て命令を受け取ったがまだそのタイム
スロットは使用されていないことを示し、そのタイムス
ロットのチャネルナンバは新たに対応付けられたチャネ
ルナンバである。

【００６８】ＥとＥ０が両方とも“１”の場合は、この
タイムスロットが現在使用されていることを示す。Ｅが
“１”でＥ０が“０”の場合は、現在このタイムスロッ
トは使用中であるが、タイムスロット解除命令を受け取
ったことを示す。

【００６９】図１３はタイムスロット割り当て／解除部
１０８の詳細回路図である。図１３において、命令レジ
スタ１１０はプロセッサ１０１からのタイムスロット割
り当て／解除命令を一時保持する。

【００７０】タイムスロット割り当て／解除命令はビッ
トＳ，ビットＲ，チャネルナンバ、およびタイムスロッ
トナンバを含む。Ｓは、この命令が割り当て命令である
時に“１”にセットされ、Ｒはこの命令が解除命令であ
る時に“１”にセットされる。

【００７１】命令レジスタ１１０に命令がセットされる
と、ＴＳ−ＴＡＢＬＥ１０４から対応するタイムスロッ
トのチャネルナンバとフラグＥとを読み出すと同時に現
在実行中のタイムスロットナンバをフレーム制御部から
受け、これと命令で与えられたタイムスロットナンバと
を比較回路１１１で比較する。

【００７２】比較回路１１１の比較結果が一致の場合
は、現在使用中のチャネルナンバは変更することができ
ないので命令の実行を待たせる。命令レジスタ１１０に
Ｓがセットされている場合は、比較回路１１２によって
現在のチャネルナンバと命令で与えられたチャネルナン
バとを比較する。

【００７３】比較回路１１１および１１２の各結果並び
にフラグＥの値によって、命令による割り当てが新規割
り当てか割り当て変更かがゲート回路群によって判断さ
れる。上記判断の結果割り当て変更の場合は、通知チャ
ネルナンバレジスタ１３にＴＳ−ＴＡＢＬＥ１０４のチ
ャネルナンバを書き込みプロセッサ１０１へ送る。

【００７４】また、新規割り当ておよび割り当て変更の
場合は、ＳＬＴ ＤＳＢＬ信号を他のタイムスロット割
り当て／解除部１０８へ送る。割り当て解除は、レジス
タ１１０にＲがセットされ、かつ、比較回路１１１の比
較結果が不一致の時、あるいは、他系からＳＬＴ ＤＳ
ＢＬ信号を受けた時に行われる。

【００７５】ＮＡＮＤゲート１４およびＡＮＤゲート１
５は、両系のタイムスロット割り当て／解除部１０８に
同時にタイムスロット割り当て命令が与えられた場合、
即ち、両系からＳＬＴ ＤＳＢＬ信号が同時に出された
場合、ＭＳＴ／ＳＬＶ回路１０３により決定されたマス
タ側の系にこの信号を無視させるための回路である。

【００７６】また、ＳＬＴ ＤＳＢＬ信号を受取り、か
つ、該当するタイムスロットが使用されていた場合に
は、通知チャネルナンバレジスタ１３にＴＳ−ＴＡＢＬ
Ｅ１０４のチャネルナンバを書き込み、プロセッサ１０
１へ通知する。

【００７７】新規割り当て、割り当て変更、あるいは割
り当て解除が確定すると、対応するデータがＴＳ−ＴＡ
ＢＬＥ１０４に書き込まれると同時に、レジスタ１１０
がリセットされる。なお、１６は、ゲート１７の二つの
入力のタイミングを合致させるための調整回路である。

【００７８】図１４はＴＳ−ＴＡＢＬＥ管理部１０９の
詳細回路図である。タイムスロットのビット１で、カウ
ンタ１０７のＢＩＴ１信号により、現在進行中のタイム
スロットのＥおよびＥ０がＴＳ−ＴＡＢＬＥ１０４から
読出される。

【００７９】読み出されたＥおよびＥ０は、ビット２の
タイミングで、それぞれ、フリップフロップ１１８およ
び１１９にセットされる。セットされたＥおよびＥ０が
両方共“０”あるいは“１”の場合は何も動作しない。

【００８０】Ｅが“０”でＥ０が“１”の時には、ＴＳ
−ＴＡＢＬＥ１０４の対応するＥに“１”を、ビット８
のタイミングで書き込む。また、Ｅが“１”でＥ０が
“０”の時には、ＴＳ−ＴＡＢＬＥ１０４の対応するＥ
に“０”を、ビット８のタイミングで書き込む。

【００８１】上述のように、本発明によるタイムスロッ
ト制御方式を用いた通信制御装置では、二つの系のプロ
セッサからどのような回線割り当て命令が発行されて
も、必ずどちらか一方の系だけにしか回線アドレスが割
り当てられず、従って、同じタイムスロットを両系から
使用されないように保障することができる。

【００８２】また、プロセッサは、回線アドレスの割り
当てに失敗したり、今まで使用していた回線アドレスが
無効になった場合にのみ、回線アドレス通知割込み信号
によりどの回線が使用できなくなったか知ることが可能
となり、従って、プロセッサおよび通信制御プログラム
の負荷を減らすことが可能となる。

【００８３】上述の各実施例ではタイムスロット制御部
が２個の場合をしめしたが、２個以上用いてもよい。そ
の場合には、全てのタイムスロット制御部を一対一に排
他制御信号で結ぶことが必要である。

【００８４】

【発明の効果】以上説明したように、本発明によれば、
多重化された通信制御装置において、従来救済できなか
った通信制御プログラムの障害も救済することが可能と
なる。従って、システム全体の障害救済率が向上され多
重化通信制御装置の信頼性の向上に寄与するところが大
きい。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】図１のタイムスロット制御部の構成を示す図で
ある。

【図３】図１の回路の動作を説明するための図（その
１）である。

【図４】図１の回路の動作を説明するための図（その
２）である。

【図５】図１の回路の動作を説明するための図（その
３）である。

【図６】図１の回路の動作を説明するための図（その
４）である。

【図７】図１の回路の動作を説明するための図（その
５）である。

【図８】図１の通信制御装置を具体的に示す図である。

【図９】ＭＳＴ／ＳＬＶ回路の回路図である。

【図１０】タイムスロット割り当て回路の回路図であ
る。

【図１１】ＴＳ−ＴＡＢＬＥの入出力を示す図である。

【図１２】ＴＳ−ＴＡＢＬＥの内容を示す図である。

【図１３】タイムスロット割り当て／解除部の回路図で
ある。

【図１４】ＴＳ−ＴＡＢＬＥ管理部の回路図である。

【図１５】従来の技術を説明するための図である。

【図１６】フレームの構成を示す図である。

【符号の説明】

１ マイクロプロセッサ ２ タイムスロット制御部 ３ 回線制御部 ４ フレーム制御部 １０ マイクロプロセッサ １１ データ線 １２ タイムスロット制御部 １３ 回線制御部 １４ フレーム制御部 １５，１６Ａ，１６Ｂ，１７ 制御線 １８ タイムスロット割り当て回路 １９ タイムスロット管理テーブル ２０ ＬＮＣ選択回路 １００ タイムスロット制御部 １０１ プロセッサ １０２ タイムスロット割り当て回路 １０３ ＭＳＴ／ＳＬＶ回路 １０４ ＴＳ−ＴＡＢＬＥ １０５ ＬＮＣ選択回路 １０６ Ｄ−ＦＦ １０７ カウンタ １０８ タイムスロット割り当て／解除部 １０９ ＴＳ−ＴＡＢＬＥ管理部 １１０ レジスタ １１１，１１２ 比較回路 １１３ 通知チャネルナンバレジスタ １１４，１１５，１１７ ゲート １１６ 遅延回路 １１８，１１９ フリップフロップ ＭＳＴ／ＳＬＶ マスタ−スレーブ指示信号 ＭＳＴ マスタ信号 ＳＬＶ スレーブ信号 ＳＬＴ ＤＳＢＬ 排他制御信号 Ｉ／Ｏ ＷＲ，Ｉ／Ｏ ＲＤ，Ｉ／Ｏ ＤＡＴＡ，ＦＲ
Ｍ ＷＲ，ＦＲＭ ＲＤ，ＦＲＭ ＤＡＴＡ 信
号 Ｅ，Ｅ０ フラグ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 時分割多重通信システムの通信制御装置
   において、 それぞれ、通信制御プログラムを実行する二つのプロセ
   ッサと、 前記二つのプロセッサの各々から、それぞれ回線データ
   を入力し、回線制御を行う二組の回線制御部と、 前記二組の回線制御部の各組から、それぞれデータを入
   力し、タイムスロットと回線アドレスの対応付けを行う
   と共に、現在の対応付けの状態を記憶する二つのタイム
   スロット制御部と、 前記二つのプロセッサの各々から、対応する前記タイム
   スロット制御部に対して、回線をタイムスロットに割り
   当てるように指示する回線割り当て命令を送る手段と、 前記二つのタイムスロット制御部の各々から対応する前
   記プロセッサに対して、回線のタイムスロットへの割り
   当てを取り止めたことを通知する通知信号を送る手段
   と、 前記二つのタイムスロット制御部の一方から他方に対し
   て、回線のタイムスロットへの割り当てを禁止する排他
   制御信号を送る手段とを具備し、 各前記タイムスロット制御部は、対応する前記プロセッ
   サからの回線割り当て命令によって指示されたタイムス
   ロットが現在使用されていない場合、そのタイムスロッ
   トに回線を割り当てると共に、他方のタイムスロット制
   御部に対して排他制御信号を送ることによって、そのタ
   イムスロットの使用を禁止し、 回線割り当て命令によ
   って指示されたタイムスロットが現在使用中のときは、
   そのタイムスロットの使用を新たに指示された回線に切
   り替えると共に、割り当てを解除された回線のアドレス
   を対応する前記プロセッサへ通知し、 他方の前記タイムスロット制御部から排他制御信号を受
   信したときは、もし、そのタイムスロットを使用してい
   たらそのタイムスロットと回線アドレスの対応付けを取
   り止め、前記プロセッサに対して取りやめられた回線ア
   ドレスを通知するように、制御することを特徴とするタ
   イムスロット切り替え制御方式。
2. 【請求項２】 前記二つのタイムスロット制御部に優先
   順位を付与する手段を備え、 回線割り当て命令が、前記二つのタイムスロット制御部
   に対して、同じタイムスロットに同時に回線アドレスを
   指示した場合、優先順位の高い前記タイムスロット制御
   部は、回線をタイムスロットに割り当て、 他方のタイムスロット制御部は、前記マイクロプロセッ
   サに対して割り当てることができなかった回線アドレス
   を通知するようにそれぞれ制御することを特徴とする請
   求項１のタイムスロット切り替え制御方式。