JPH0548458A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPH0548458A JPH0548458A JP20798791A JP20798791A JPH0548458A JP H0548458 A JPH0548458 A JP H0548458A JP 20798791 A JP20798791 A JP 20798791A JP 20798791 A JP20798791 A JP 20798791A JP H0548458 A JPH0548458 A JP H0548458A
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Abstract
(57)【要約】
【目的】入力アナログ信号の電圧範囲に応じて自動的に
異なる分解能で量子化できるようにし、特に、特定の電
圧範囲ではむしろ分解能を低くしてＡ／Ｄ変換できるよ
うにする。しかも、マイクロコンピュータに対してその
まま出力できるようにする。用いるＡ／Ｄコンバータは
１つとし、コストダウンを図る。 【構成】単一のＡ／Ｄコンバータ４に対する入力アナロ
グ信号ＳINの電圧範囲を第１および第２の比較回路６
ａ，６ｂにおいて第１および第２の基準電圧Ｖcomp1 ，
Ｖcomp2 と比較し、その比較結果に応じて入力スパン設
定回路８がＡ／Ｄコンバータ４の分解能を決定する。そ
して、その決定された分解能でＡ／Ｄ変換されたディジ
タル信号を、出力コード調整回路１２によって入力アナ
ログ信号ＳINの全電圧範囲においてリニアな特性のディ
ジタルデータに変換し、マイクロコンピュータ１４に入
力できるようにする。
異なる分解能で量子化できるようにし、特に、特定の電
圧範囲ではむしろ分解能を低くしてＡ／Ｄ変換できるよ
うにする。しかも、マイクロコンピュータに対してその
まま出力できるようにする。用いるＡ／Ｄコンバータは
１つとし、コストダウンを図る。 【構成】単一のＡ／Ｄコンバータ４に対する入力アナロ
グ信号ＳINの電圧範囲を第１および第２の比較回路６
ａ，６ｂにおいて第１および第２の基準電圧Ｖcomp1 ，
Ｖcomp2 と比較し、その比較結果に応じて入力スパン設
定回路８がＡ／Ｄコンバータ４の分解能を決定する。そ
して、その決定された分解能でＡ／Ｄ変換されたディジ
タル信号を、出力コード調整回路１２によって入力アナ
ログ信号ＳINの全電圧範囲においてリニアな特性のディ
ジタルデータに変換し、マイクロコンピュータ１４に入
力できるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、Ａ／Ｄコンバータを用
いてアナログ信号をディジタル信号に変換するＡ／Ｄ変
換回路に関する。
いてアナログ信号をディジタル信号に変換するＡ／Ｄ変
換回路に関する。
【０００２】
【従来の技術】従来、アナログ信号をディジタル信号に
変換する場合、ある１つの決まった分解能をもつＡ／Ｄ
コンバータを用いていた。分解能が決まっているという
ことは、単位量子化幅が入力電圧のいずれのレベルにお
いても一定であることと等価である。
変換する場合、ある１つの決まった分解能をもつＡ／Ｄ
コンバータを用いていた。分解能が決まっているという
ことは、単位量子化幅が入力電圧のいずれのレベルにお
いても一定であることと等価である。
【０００３】もし、分解能を変える場合には、ビット数
の異なるＡ／Ｄコンバータと交換するか、アナログ信号
の入力スパンを変えるいわゆるレシオメトリック動作を
させるかの何れかの手段しかなかった。これらは、つま
り、単に単位量子化幅をある幅から別の幅に変えただけ
に過ぎず、その変更後の単位量子化幅については入力電
圧のいずれのレベルにおいても一定であるという点に変
わりはなく、入力電圧の大きさに応じて単位量子化幅が
可変されるということはなかった。
の異なるＡ／Ｄコンバータと交換するか、アナログ信号
の入力スパンを変えるいわゆるレシオメトリック動作を
させるかの何れかの手段しかなかった。これらは、つま
り、単に単位量子化幅をある幅から別の幅に変えただけ
に過ぎず、その変更後の単位量子化幅については入力電
圧のいずれのレベルにおいても一定であるという点に変
わりはなく、入力電圧の大きさに応じて単位量子化幅が
可変されるということはなかった。
【０００４】例えば、入力電圧範囲が５Ｖのアナログ信
号を８ビットのＡ／ＤコンバータでＡ／Ｄ変換したとき
の単位量子化幅は、５Ｖ／２8 ≒１９．５３ｍＶであ
り、これは全入力電圧範囲において常に一定である。ま
た、同じく入力電圧範囲が５Ｖのアナログ信号を１０ビ
ットのＡ／ＤコンバータでＡ／Ｄ変換したときの単位量
子化幅は、５Ｖ／２10≒４．８８ｍＶであり、これも全
入力電圧範囲において常に一定である。なお、後者の分
解能は、前者の４倍（２10／２8 ＝４）となっている。
号を８ビットのＡ／ＤコンバータでＡ／Ｄ変換したとき
の単位量子化幅は、５Ｖ／２8 ≒１９．５３ｍＶであ
り、これは全入力電圧範囲において常に一定である。ま
た、同じく入力電圧範囲が５Ｖのアナログ信号を１０ビ
ットのＡ／ＤコンバータでＡ／Ｄ変換したときの単位量
子化幅は、５Ｖ／２10≒４．８８ｍＶであり、これも全
入力電圧範囲において常に一定である。なお、後者の分
解能は、前者の４倍（２10／２8 ＝４）となっている。
【０００５】
【発明が解決しようとする課題】従来のＡ／Ｄ変換回路
においては、入力アナログ信号はＡ／Ｄコンバータにお
いてすべて同じ分解能でディジタル信号に変換されるの
であり、単一のＡ／Ｄコンバータによって、入力アナロ
グ信号の全入力電圧範囲のうち一部分を他の部分とは異
なる分解能で、換言すれば、入力信号のレベルに応じて
自動的に異なる分解能とした状態でＡ／Ｄ変換するとい
ったことができないため、通常は、所望とする最も高い
分解能をもったＡ／Ｄコンバータを用いざるを得ない。
においては、入力アナログ信号はＡ／Ｄコンバータにお
いてすべて同じ分解能でディジタル信号に変換されるの
であり、単一のＡ／Ｄコンバータによって、入力アナロ
グ信号の全入力電圧範囲のうち一部分を他の部分とは異
なる分解能で、換言すれば、入力信号のレベルに応じて
自動的に異なる分解能とした状態でＡ／Ｄ変換するとい
ったことができないため、通常は、所望とする最も高い
分解能をもったＡ／Ｄコンバータを用いざるを得ない。
【０００６】この場合、高い分解能を必要としない、む
しろ分解能を低くしたい電圧範囲においても、他の部分
と同様に高い分解能でＡ／Ｄ変換されてしまうことにな
る。
しろ分解能を低くしたい電圧範囲においても、他の部分
と同様に高い分解能でＡ／Ｄ変換されてしまうことにな
る。
【０００７】例えば、上記の例において、２〜３Ｖの電
圧範囲は単位量子化幅が４．８８ｍＶの高い分解能でＡ
／Ｄ変換したいが、それ以外の電圧範囲では単位量子化
幅が１９．５３ｍＶの低い分解能で充分であるような使
用条件下にあるにもかかわらず、全電圧範囲が単位量子
化幅４．８８ｍＶの高い分解能でＡ／Ｄ変換されてしま
う。
圧範囲は単位量子化幅が４．８８ｍＶの高い分解能でＡ
／Ｄ変換したいが、それ以外の電圧範囲では単位量子化
幅が１９．５３ｍＶの低い分解能で充分であるような使
用条件下にあるにもかかわらず、全電圧範囲が単位量子
化幅４．８８ｍＶの高い分解能でＡ／Ｄ変換されてしま
う。
【０００８】本発明は、このような事情に鑑みて創案さ
れたものであって、入力アナログ信号の電圧範囲に応じ
て自動的に異なる分解能とした状態での量子化ができる
ようにし、Ａ／Ｄコンバータの新しい使い方を提供しよ
うとするものである。
れたものであって、入力アナログ信号の電圧範囲に応じ
て自動的に異なる分解能とした状態での量子化ができる
ようにし、Ａ／Ｄコンバータの新しい使い方を提供しよ
うとするものである。
【０００９】
【課題を解決するための手段】本発明に係るＡ／Ｄ変換
回路は、入力アナログ信号をディジタル信号にＡ／Ｄ変
換する単一のＡ／Ｄコンバータと、この単一のＡ／Ｄコ
ンバータに対する入力アナログ信号の電圧範囲を所定の
基準範囲と比較しその比較結果に応じて前記Ａ／Ｄコン
バータの分解能を決定する分解能設定回路と、前記単一
のＡ／Ｄコンバータから出力されるディジタル信号を入
力アナログ信号の全電圧範囲においてリニアな特性のデ
ィジタルデータに変換する出力コード調整回路とを備え
たことを特徴とするものである。
回路は、入力アナログ信号をディジタル信号にＡ／Ｄ変
換する単一のＡ／Ｄコンバータと、この単一のＡ／Ｄコ
ンバータに対する入力アナログ信号の電圧範囲を所定の
基準範囲と比較しその比較結果に応じて前記Ａ／Ｄコン
バータの分解能を決定する分解能設定回路と、前記単一
のＡ／Ｄコンバータから出力されるディジタル信号を入
力アナログ信号の全電圧範囲においてリニアな特性のデ
ィジタルデータに変換する出力コード調整回路とを備え
たことを特徴とするものである。
【００１０】
【作用】入力アナログ信号はＡ／Ｄコンバータに入力さ
れるとともに分解能設定回路にも入力される。分解能設
定回路は、入力アナログ信号の電圧範囲を所定の基準範
囲と比較してＡ／Ｄコンバータの分解能を決定する。こ
の分解能の決定は自動的に行われる。そして、Ａ／Ｄコ
ンバータはその決定された分解能のもとで入力アナログ
信号をディジタル信号にＡ／Ｄ変換する。
れるとともに分解能設定回路にも入力される。分解能設
定回路は、入力アナログ信号の電圧範囲を所定の基準範
囲と比較してＡ／Ｄコンバータの分解能を決定する。こ
の分解能の決定は自動的に行われる。そして、Ａ／Ｄコ
ンバータはその決定された分解能のもとで入力アナログ
信号をディジタル信号にＡ／Ｄ変換する。
【００１１】ただし、Ａ／Ｄ変換されたディジタル信号
はそのままではマイクロコンピュータに入力することが
できない。同一の出力コードが異なる入力アナログ電圧
に対応している場合があるからである。そこで、出力コ
ード調整回路は、Ａ／Ｄコンバータから出力されたディ
ジタル信号をリニアな特性の出力コードをもつディジタ
ルデータに変換する。したがって、そのリニアな特性の
出力コードはそのままマイクロコンピュータに入力する
ことができる。
はそのままではマイクロコンピュータに入力することが
できない。同一の出力コードが異なる入力アナログ電圧
に対応している場合があるからである。そこで、出力コ
ード調整回路は、Ａ／Ｄコンバータから出力されたディ
ジタル信号をリニアな特性の出力コードをもつディジタ
ルデータに変換する。したがって、そのリニアな特性の
出力コードはそのままマイクロコンピュータに入力する
ことができる。
【００１２】
【実施例】以下、本発明に係るＡ／Ｄ変換回路の一実施
例を図面に基づいて詳細に説明する。
例を図面に基づいて詳細に説明する。
【００１３】図１はＡ／Ｄ変換回路の電気的構成を示す
ブロック線図である。
ブロック線図である。
【００１４】図１において、２は入力バッファ回路、４
は入力スパンを可変できる８ビットの単一のＡ／Ｄコン
バータ、６ａは高い分解能を定める所定の基準範囲のう
ちの低い側の第１の基準電圧Ｖcomp1 （例えば２Ｖ）を
もつ第１の比較回路、６ｂは同じく高い側の第２の基準
電圧Ｖcomp2 （例えば３Ｖ）をもつ第２の比較回路、８
は両比較回路６ａ，６ｂの比較結果に基づいてＡ／Ｄコ
ンバータ４の入力スパンひいてはＡ／Ｄコンバータ４の
分解能を決定する入力スパン設定回路、１０は上記の第
１および第２の比較回路６ａ，６ｂと入力スパン設定回
路８とからなる分解能設定回路、１２は出力コード調整
回路、１４はマイクロコンピュータである。
は入力スパンを可変できる８ビットの単一のＡ／Ｄコン
バータ、６ａは高い分解能を定める所定の基準範囲のう
ちの低い側の第１の基準電圧Ｖcomp1 （例えば２Ｖ）を
もつ第１の比較回路、６ｂは同じく高い側の第２の基準
電圧Ｖcomp2 （例えば３Ｖ）をもつ第２の比較回路、８
は両比較回路６ａ，６ｂの比較結果に基づいてＡ／Ｄコ
ンバータ４の入力スパンひいてはＡ／Ｄコンバータ４の
分解能を決定する入力スパン設定回路、１０は上記の第
１および第２の比較回路６ａ，６ｂと入力スパン設定回
路８とからなる分解能設定回路、１２は出力コード調整
回路、１４はマイクロコンピュータである。
【００１５】入力バッファ回路２は、アナログ信号ＳIN
を波形整形した安定状態で入力するものであり、その出
力端子には、Ａ／Ｄコンバータ４と第１および第２の比
較回路６ａ，６ｂとが共通に接続されている。各比較回
路６ａ，６ｂの出力端子は、それぞれ入力スパン設定回
路８に接続されている。各比較回路６ａ，６ｂからは入
力スパン設定回路８に対して“Ｈ”または“Ｌ”の判定
信号が出力され、入力スパン設定回路８は、その判定信
号に基づいてＡ／Ｄコンバータ４の入力スパンを決定す
る。その決定結果は出力コード調整回路１２にも入力さ
れる。
を波形整形した安定状態で入力するものであり、その出
力端子には、Ａ／Ｄコンバータ４と第１および第２の比
較回路６ａ，６ｂとが共通に接続されている。各比較回
路６ａ，６ｂの出力端子は、それぞれ入力スパン設定回
路８に接続されている。各比較回路６ａ，６ｂからは入
力スパン設定回路８に対して“Ｈ”または“Ｌ”の判定
信号が出力され、入力スパン設定回路８は、その判定信
号に基づいてＡ／Ｄコンバータ４の入力スパンを決定す
る。その決定結果は出力コード調整回路１２にも入力さ
れる。
【００１６】図２は、両比較回路６ａ，６ｂおよび入力
スパン設定回路８の具体的な回路構成を示す。
スパン設定回路８の具体的な回路構成を示す。
【００１７】第１の比較回路６ａは、第１の基準電圧Ｖ
comp1 （２Ｖ）を決定するツェナーダイオードＺＤ
1 と、差動増幅回路を構成するＮＰＮ型の差動トランジ
スタＱ1 ，Ｑ2 と、差動トランジスタＱ1 のコレクタに
ベースが接続されたＰＮＰ型の出力トランジスタＱ3 な
どから構成されている。ツェナーダイオードＺＤ1のカ
ソードは差動トランジスタＱ2 のベースに接続されてい
る。
comp1 （２Ｖ）を決定するツェナーダイオードＺＤ
1 と、差動増幅回路を構成するＮＰＮ型の差動トランジ
スタＱ1 ，Ｑ2 と、差動トランジスタＱ1 のコレクタに
ベースが接続されたＰＮＰ型の出力トランジスタＱ3 な
どから構成されている。ツェナーダイオードＺＤ1のカ
ソードは差動トランジスタＱ2 のベースに接続されてい
る。
【００１８】第２の比較回路６ｂは、第２の基準電圧Ｖ
comp2 （３Ｖ）を決定するツェナーダイオードＺＤ
2 と、差動増幅回路を構成するＮＰＮ型の差動トランジ
スタＱ4 ，Ｑ5 と、差動トランジスタＱ5 のコレクタに
ベースが接続されたＰＮＰ型の出力トランジスタＱ6 な
どから構成されている。ツェナーダイオードＺＤ2のカ
ソードは差動トランジスタＱ5 のベースに接続されてい
る。
comp2 （３Ｖ）を決定するツェナーダイオードＺＤ
2 と、差動増幅回路を構成するＮＰＮ型の差動トランジ
スタＱ4 ，Ｑ5 と、差動トランジスタＱ5 のコレクタに
ベースが接続されたＰＮＰ型の出力トランジスタＱ6 な
どから構成されている。ツェナーダイオードＺＤ2のカ
ソードは差動トランジスタＱ5 のベースに接続されてい
る。
【００１９】入力スパン設定回路８は、直列に接続され
た２つのＮＰＮ型の制御トランジスタＱ7 ，Ｑ8 、ＰＮ
Ｐ型のスイッチングトランジスタＱ9 、ツェナーダイオ
ードＺＤ3 、可変抵抗ＶＲ1 ，ＶＲ2 などから構成され
ている。制御トランジスタＱ7 のベースは出力トランジ
スタＱ3 のコレクタに接続され、制御トランジスタＱ8
のベースは出力トランジスタＱ6 のコレクタに接続され
ている。制御トランジスタＱ8 のコレクタはスイッチン
グトランジスタＱ9 のベースに接続されている。可変抵
抗ＶＲ1 はツェナーダイオードＺＤ3 のアノードに接続
され、そのカソードはスイッチングトランジスタＱ9 の
コレクタに接続され、そのエミッタに可変抵抗ＶＲ2 が
接続されている。可変抵抗ＶＲ1 の摺動子は、Ａ／Ｄコ
ンバータ４の入力スパンの低い側の第１の基準電圧Ｖ
REF1（１．８７５Ｖ）の入力端子に接続され、可変抵抗
ＶＲ2 の摺動子は、高い側の第２の基準電圧Ｖ
REF2（３．１２５Ｖ）の入力端子に接続されている。制
御トランジスタＱ8 のコレクタは、インバータＩＮＶ1
を介して出力コード調整回路１２に接続されている。
た２つのＮＰＮ型の制御トランジスタＱ7 ，Ｑ8 、ＰＮ
Ｐ型のスイッチングトランジスタＱ9 、ツェナーダイオ
ードＺＤ3 、可変抵抗ＶＲ1 ，ＶＲ2 などから構成され
ている。制御トランジスタＱ7 のベースは出力トランジ
スタＱ3 のコレクタに接続され、制御トランジスタＱ8
のベースは出力トランジスタＱ6 のコレクタに接続され
ている。制御トランジスタＱ8 のコレクタはスイッチン
グトランジスタＱ9 のベースに接続されている。可変抵
抗ＶＲ1 はツェナーダイオードＺＤ3 のアノードに接続
され、そのカソードはスイッチングトランジスタＱ9 の
コレクタに接続され、そのエミッタに可変抵抗ＶＲ2 が
接続されている。可変抵抗ＶＲ1 の摺動子は、Ａ／Ｄコ
ンバータ４の入力スパンの低い側の第１の基準電圧Ｖ
REF1（１．８７５Ｖ）の入力端子に接続され、可変抵抗
ＶＲ2 の摺動子は、高い側の第２の基準電圧Ｖ
REF2（３．１２５Ｖ）の入力端子に接続されている。制
御トランジスタＱ8 のコレクタは、インバータＩＮＶ1
を介して出力コード調整回路１２に接続されている。
【００２０】図３に示すように、アナログ信号ＳINの全
電圧範囲は、０．５Ｖ〜４．５Ｖである。この全電圧範
囲０．５Ｖ〜４．５Ｖを、２Ｖ未満の第１の領域〔１〕
と、２Ｖ〜３Ｖの第２の領域〔２〕と、３Ｖ以上の第３
の領域〔３〕とに分ける。
電圧範囲は、０．５Ｖ〜４．５Ｖである。この全電圧範
囲０．５Ｖ〜４．５Ｖを、２Ｖ未満の第１の領域〔１〕
と、２Ｖ〜３Ｖの第２の領域〔２〕と、３Ｖ以上の第３
の領域〔３〕とに分ける。
【００２１】 アナログ信号ＳINの電圧範囲が２Ｖ≦
ＳIN＜３Ｖの第２の領域〔２〕の場合には、第１の比較
回路６ａにおいて差動トランジスタＱ1 が導通するの
で、出力トランジスタＱ3 も導通し、入力スパン設定回
路８における制御トランジスタＱ7 が導通する。また、
第２の比較回路６ｂにおいて差動トランジスタＱ5 が導
通するので、出力トランジスタＱ6 も導通し、入力スパ
ン設定回路８における制御トランジスタＱ8 も導通す
る。その結果、入力スパン設定回路８におけるスイッチ
ングトランジスタＱ9 が導通することとなり、Ａ／Ｄコ
ンバータ４に対して、その第１の基準電圧ＶREF1を１．
８７５Ｖに設定するとともに、第２の基準電圧ＶREF2を
３．１２５Ｖに設定する。
ＳIN＜３Ｖの第２の領域〔２〕の場合には、第１の比較
回路６ａにおいて差動トランジスタＱ1 が導通するの
で、出力トランジスタＱ3 も導通し、入力スパン設定回
路８における制御トランジスタＱ7 が導通する。また、
第２の比較回路６ｂにおいて差動トランジスタＱ5 が導
通するので、出力トランジスタＱ6 も導通し、入力スパ
ン設定回路８における制御トランジスタＱ8 も導通す
る。その結果、入力スパン設定回路８におけるスイッチ
ングトランジスタＱ9 が導通することとなり、Ａ／Ｄコ
ンバータ４に対して、その第１の基準電圧ＶREF1を１．
８７５Ｖに設定するとともに、第２の基準電圧ＶREF2を
３．１２５Ｖに設定する。
【００２２】なお、第１の基準電圧ＶREF1を２Ｖに設定
せず、第２の基準電圧ＶREF2を３Ｖに設定しないのは、
第１および第２の比較回路６ａ，６ｂと入力スパン設定
回路８からなる分解能設定回路１０の動作タイミング
が、Ａ／Ｄコンバータ４に対するアナログ信号ＳINの入
力タイミングに対して少し遅延するので、これを補償す
るためである。この基準電圧ＶREF1，ＶREF2の調整のた
めに可変抵抗ＶＲ1 ，ＶＲ2 を設けてある。また、ツェ
ナーダイオードＺＤ3 は、第１の基準電圧ＶREF1と第２
の基準電圧ＶREF2との差を安定的に一定に保つためのも
のである。
せず、第２の基準電圧ＶREF2を３Ｖに設定しないのは、
第１および第２の比較回路６ａ，６ｂと入力スパン設定
回路８からなる分解能設定回路１０の動作タイミング
が、Ａ／Ｄコンバータ４に対するアナログ信号ＳINの入
力タイミングに対して少し遅延するので、これを補償す
るためである。この基準電圧ＶREF1，ＶREF2の調整のた
めに可変抵抗ＶＲ1 ，ＶＲ2 を設けてある。また、ツェ
ナーダイオードＺＤ3 は、第１の基準電圧ＶREF1と第２
の基準電圧ＶREF2との差を安定的に一定に保つためのも
のである。
【００２３】こののアナログ信号ＳINの電圧範囲が２
Ｖ≦ＳIN＜３ＶのときのＡ／Ｄコンバータ４の単位量子
化幅は、（３．１２５−１．８７５）Ｖ／２8 ＝１．２
５Ｖ／２8 ≒４．８８×１０-3Ｖ＝４．８８ｍＶとな
る。そのＡ／Ｄ変換特性は、図３に示すように、１．２
５Ｖ範囲で２５６階調を占めるので、傾斜が急な特性と
なっている。
Ｖ≦ＳIN＜３ＶのときのＡ／Ｄコンバータ４の単位量子
化幅は、（３．１２５−１．８７５）Ｖ／２8 ＝１．２
５Ｖ／２8 ≒４．８８×１０-3Ｖ＝４．８８ｍＶとな
る。そのＡ／Ｄ変換特性は、図３に示すように、１．２
５Ｖ範囲で２５６階調を占めるので、傾斜が急な特性と
なっている。
【００２４】 アナログ信号ＳINの電圧範囲が０．５
Ｖ≦ＳIN＜２Ｖの第１の領域〔１〕の場合には、第１の
比較回路６ａにおいて差動トランジスタＱ2 が導通し、
差動トランジスタＱ1 が遮断されるので、出力トランジ
スタＱ3 が遮断状態となり、入力スパン設定回路８にお
ける制御トランジスタＱ7 も遮断状態となる。一方、第
２の比較回路６ｂの状態は、上記と同じであり、入力
スパン設定回路８における制御トランジスタＱ8 は導通
状態となるが、これに直列接続の制御トランジスタＱ7
が遮断状態であるので、スイッチングトランジスタＱ9
は結局非導通となり、Ａ／Ｄコンバータ４に対しては、
その第１の基準電圧ＶREF1を０Ｖ（グランド電位）に設
定するとともに、第２の基準電圧ＶREF2を５Ｖ（直流電
源）に設定することになる。
Ｖ≦ＳIN＜２Ｖの第１の領域〔１〕の場合には、第１の
比較回路６ａにおいて差動トランジスタＱ2 が導通し、
差動トランジスタＱ1 が遮断されるので、出力トランジ
スタＱ3 が遮断状態となり、入力スパン設定回路８にお
ける制御トランジスタＱ7 も遮断状態となる。一方、第
２の比較回路６ｂの状態は、上記と同じであり、入力
スパン設定回路８における制御トランジスタＱ8 は導通
状態となるが、これに直列接続の制御トランジスタＱ7
が遮断状態であるので、スイッチングトランジスタＱ9
は結局非導通となり、Ａ／Ｄコンバータ４に対しては、
その第１の基準電圧ＶREF1を０Ｖ（グランド電位）に設
定するとともに、第２の基準電圧ＶREF2を５Ｖ（直流電
源）に設定することになる。
【００２５】そして、このアナログ信号ＳINの電圧範囲
が０．５Ｖ≦ＳIN＜２ＶのときのＡ／Ｄコンバータ４の
単位量子化幅は、（５−０）Ｖ／２8 ≒１９．５３×１
０-3Ｖ＝１９．５３ｍＶとなる。そのＡ／Ｄ変換特性
は、図３に示すように、結局５Ｖ範囲で２５６階調を占
めることと等価となるので、傾斜が緩やかな特性となっ
ている。
が０．５Ｖ≦ＳIN＜２ＶのときのＡ／Ｄコンバータ４の
単位量子化幅は、（５−０）Ｖ／２8 ≒１９．５３×１
０-3Ｖ＝１９．５３ｍＶとなる。そのＡ／Ｄ変換特性
は、図３に示すように、結局５Ｖ範囲で２５６階調を占
めることと等価となるので、傾斜が緩やかな特性となっ
ている。
【００２６】 アナログ信号ＳINの電圧範囲が３Ｖ≦
ＳIN≦４．５Ｖの第３の領域〔３〕の場合には、第１の
比較回路６ａの状態は上記と同じであり、入力スパン
設定回路８における制御トランジスタＱ7 は導通状態と
なる。一方、第２の比較回路６ｂにおいて差動トランジ
スタＱ4 が導通し、差動トランジスタＱ5 が遮断される
ので、出力トランジスタＱ6 が遮断状態となり、入力ス
パン設定回路８における制御トランジスタＱ8 も遮断状
態となる。その結果、上記と同様に、スイッチングト
ランジスタＱ9 は非導通となり、Ａ／Ｄコンバータ４に
対しては、その第１の基準電圧ＶREF1を０Ｖに設定する
とともに、第２の基準電圧ＶREF2を５Ｖに設定すること
になる。このときのＡ／Ｄコンバータ４の単位量子化幅
も１９．５３ｍＶであり、傾斜が緩やかな特性となる。
ＳIN≦４．５Ｖの第３の領域〔３〕の場合には、第１の
比較回路６ａの状態は上記と同じであり、入力スパン
設定回路８における制御トランジスタＱ7 は導通状態と
なる。一方、第２の比較回路６ｂにおいて差動トランジ
スタＱ4 が導通し、差動トランジスタＱ5 が遮断される
ので、出力トランジスタＱ6 が遮断状態となり、入力ス
パン設定回路８における制御トランジスタＱ8 も遮断状
態となる。その結果、上記と同様に、スイッチングト
ランジスタＱ9 は非導通となり、Ａ／Ｄコンバータ４に
対しては、その第１の基準電圧ＶREF1を０Ｖに設定する
とともに、第２の基準電圧ＶREF2を５Ｖに設定すること
になる。このときのＡ／Ｄコンバータ４の単位量子化幅
も１９．５３ｍＶであり、傾斜が緩やかな特性となる。
【００２７】以上のように、アナログ信号ＳINの電圧範
囲が２Ｖ〜３Ｖのときの単位量子化幅４．８８ｍＶは、
それ以外のときの単位量子化幅１９．５３ｍＶの１／４
となっている。図３のＡ／Ｄ変換特性の傾斜で見ると、
電圧範囲が２Ｖ〜３Ｖのときの傾斜は、それ以外のとき
の傾斜の４倍となっている。
囲が２Ｖ〜３Ｖのときの単位量子化幅４．８８ｍＶは、
それ以外のときの単位量子化幅１９．５３ｍＶの１／４
となっている。図３のＡ／Ｄ変換特性の傾斜で見ると、
電圧範囲が２Ｖ〜３Ｖのときの傾斜は、それ以外のとき
の傾斜の４倍となっている。
【００２８】ところで、図３のＡ／Ｄ変換特性から判る
ように、Ａ／Ｄコンバータ４から出力されてくるディジ
タル信号の出力コードのままではマイクロコンピュータ
１４に取り込むことができない。すなわち、出力コード
が〔１０２〜１５３〕の範囲では問題はないのである
が、出力コードが〔２６〜１０２〕の範囲と〔１５３〜
２３０〕の範囲では、同一の出力コード値が異なる入力
電圧を示すことになるからである。つまり、マイクロコ
ンピュータ１４において１対１の対応関係が成立しなく
なる。
ように、Ａ／Ｄコンバータ４から出力されてくるディジ
タル信号の出力コードのままではマイクロコンピュータ
１４に取り込むことができない。すなわち、出力コード
が〔１０２〜１５３〕の範囲では問題はないのである
が、出力コードが〔２６〜１０２〕の範囲と〔１５３〜
２３０〕の範囲では、同一の出力コード値が異なる入力
電圧を示すことになるからである。つまり、マイクロコ
ンピュータ１４において１対１の対応関係が成立しなく
なる。
【００２９】そこで、マイクロコンピュータ１４におい
て１対１の対応関係を成立させる状態でディジタル信号
をマイクロコンピュータ１４に取り込ませるのが出力コ
ード調整回路１２の機能である。すなわち、図３のＡ／
Ｄ変換特性を、図４のようなリニアな特性に変換するの
である。
て１対１の対応関係を成立させる状態でディジタル信号
をマイクロコンピュータ１４に取り込ませるのが出力コ
ード調整回路１２の機能である。すなわち、図３のＡ／
Ｄ変換特性を、図４のようなリニアな特性に変換するの
である。
【００３０】図３における第１の領域〔１〕および第３
の領域〔３〕のＡ／Ｄ変換特性を〔Ｌ１〕とし、第２の
領域〔２〕のＡ／Ｄ変換特性を〔Ｌ２〕とし、図４のリ
ニアなＡ／Ｄ変換特性を〔Ｌ３〕とする。
の領域〔３〕のＡ／Ｄ変換特性を〔Ｌ１〕とし、第２の
領域〔２〕のＡ／Ｄ変換特性を〔Ｌ２〕とし、図４のリ
ニアなＡ／Ｄ変換特性を〔Ｌ３〕とする。
【００３１】すでに述べたように、の電圧範囲２Ｖ〜
３Ｖの場合の傾斜は、，の場合の４倍となってい
る。Ａ／Ｄコンバータ４から出力されるディジタル信号
Ｄ１，Ｄ２のビット数は８ビットであるので、出力コー
ド調整回路１２からマイクロコンピュータ１４への出力
ディジタル信号Ｄ３のビット数を１０ビットとする。
３Ｖの場合の傾斜は、，の場合の４倍となってい
る。Ａ／Ｄコンバータ４から出力されるディジタル信号
Ｄ１，Ｄ２のビット数は８ビットであるので、出力コー
ド調整回路１２からマイクロコンピュータ１４への出力
ディジタル信号Ｄ３のビット数を１０ビットとする。
【００３２】図３における第１の領域〔１〕でのＡ／Ｄ
変換特性〔Ｌ１〕の方程式は、入力電圧をｘ、出力コー
ドをｙとして、 ｙ＝（２５５／５）ｘ＝５１ｘ ‥‥‥‥‥〔Ｌ１〕 であるが、ｘ＝０．５のときに、ｙ＝２５．５となるの
で、四捨五入してｙ＝２６とする。そこで、第２の領域
〔２〕のＡ／Ｄ変換特性〔Ｌ２〕の方程式を求めると、 ｙ＝（２５５／１．２５）ｘ＋ｂ＝２０４ｘ＋ｂ として、ｘ＝２のときｙ＝２６から、ｂ＝−３８２とな
り、結局、 ｙ＝２０４ｘ−３８２ ‥‥‥‥‥〔Ｌ２〕 となる。したがって、ｘ＝３のとき、ｙ＝２３０とな
る。
変換特性〔Ｌ１〕の方程式は、入力電圧をｘ、出力コー
ドをｙとして、 ｙ＝（２５５／５）ｘ＝５１ｘ ‥‥‥‥‥〔Ｌ１〕 であるが、ｘ＝０．５のときに、ｙ＝２５．５となるの
で、四捨五入してｙ＝２６とする。そこで、第２の領域
〔２〕のＡ／Ｄ変換特性〔Ｌ２〕の方程式を求めると、 ｙ＝（２５５／１．２５）ｘ＋ｂ＝２０４ｘ＋ｂ として、ｘ＝２のときｙ＝２６から、ｂ＝−３８２とな
り、結局、 ｙ＝２０４ｘ−３８２ ‥‥‥‥‥〔Ｌ２〕 となる。したがって、ｘ＝３のとき、ｙ＝２３０とな
る。
【００３３】さて、図４におけるリニアなＡ／Ｄ変換特
性〔Ｌ３〕の方程式は、勾配がＡ／Ｄ変換特性〔Ｌ２〕
と同じ２０４であるから、 ｙ＝２０４ｘ ‥‥‥‥‥〔Ｌ３〕 となる。
性〔Ｌ３〕の方程式は、勾配がＡ／Ｄ変換特性〔Ｌ２〕
と同じ２０４であるから、 ｙ＝２０４ｘ ‥‥‥‥‥〔Ｌ３〕 となる。
【００３４】ｘ＝２のときｙ＝４０８、ｘ＝３のときｙ
＝６１２となる。４０８−２６＝３８２＝６１２−２３
０＝３８２であるから、図３の第２の領域〔２〕のＡ／
Ｄ変換特性〔Ｌ２〕を図４のリニアなＡ／Ｄ変換特性
〔Ｌ３〕に変換するには、３８２を加算するだけでよ
い。すなわち、Ｄ１→Ｄ３は、 〔Ｌ２〕＋３８２→〔Ｌ３〕 ‥‥‥‥‥（α１） で処理できる。この変換（α１）は、単純なｙ方向への
平行移動である。
＝６１２となる。４０８−２６＝３８２＝６１２−２３
０＝３８２であるから、図３の第２の領域〔２〕のＡ／
Ｄ変換特性〔Ｌ２〕を図４のリニアなＡ／Ｄ変換特性
〔Ｌ３〕に変換するには、３８２を加算するだけでよ
い。すなわち、Ｄ１→Ｄ３は、 〔Ｌ２〕＋３８２→〔Ｌ３〕 ‥‥‥‥‥（α１） で処理できる。この変換（α１）は、単純なｙ方向への
平行移動である。
【００３５】また、第１の領域〔１〕および第３の領域
〔３〕のＡ／Ｄ変換特性〔Ｌ１〕をリニアなＡ／Ｄ変換
特性〔Ｌ３〕に変換するには、ｙ＝５１ｘからｙ＝２０
４ｘへの変換であるから、勾配を２０４／５１＝４倍す
ればよい。すなわち、Ｄ２→Ｄ３は、 〔Ｌ１〕×４→〔Ｌ３〕 ‥‥‥‥‥（α２） で処理できる。この変換（α２）は、勾配を４倍した移
動である。
〔３〕のＡ／Ｄ変換特性〔Ｌ１〕をリニアなＡ／Ｄ変換
特性〔Ｌ３〕に変換するには、ｙ＝５１ｘからｙ＝２０
４ｘへの変換であるから、勾配を２０４／５１＝４倍す
ればよい。すなわち、Ｄ２→Ｄ３は、 〔Ｌ１〕×４→〔Ｌ３〕 ‥‥‥‥‥（α２） で処理できる。この変換（α２）は、勾配を４倍した移
動である。
【００３６】これらの変換（α１），（α２）は、出力
コード調整回路１２において行われる。すなわち、入力
スパン設定回路８は、Ａ／Ｄコンバータ４に対してＡ／
Ｄ変換特性を〔Ｌ１〕とする分解能の指定を行ったとき
には、出力コード調整回路１２に対して変換（α２）を
実行するように指令し、出力コード調整回路１２は、そ
の指令に従って変換（α２）を実行する。また、入力ス
パン設定回路８は、Ａ／Ｄコンバータ４に対してＡ／Ｄ
変換特性を〔Ｌ２〕とする分解能の指定を行ったときに
は、出力コード調整回路１２に対して変換（α１）を実
行するように指令し、出力コード調整回路１２は、その
指令に従って変換（α１）を実行する。
コード調整回路１２において行われる。すなわち、入力
スパン設定回路８は、Ａ／Ｄコンバータ４に対してＡ／
Ｄ変換特性を〔Ｌ１〕とする分解能の指定を行ったとき
には、出力コード調整回路１２に対して変換（α２）を
実行するように指令し、出力コード調整回路１２は、そ
の指令に従って変換（α２）を実行する。また、入力ス
パン設定回路８は、Ａ／Ｄコンバータ４に対してＡ／Ｄ
変換特性を〔Ｌ２〕とする分解能の指定を行ったときに
は、出力コード調整回路１２に対して変換（α１）を実
行するように指令し、出力コード調整回路１２は、その
指令に従って変換（α１）を実行する。
【００３７】以上のように出力コードを調整して初めて
マイクロコンピュータ１４に入力することができる。
マイクロコンピュータ１４に入力することができる。
【００３８】出力コード調整回路１２において上記の変
換（α１），（α２）によるコード調整を行っている
が、入力アナログ信号ＳINから見たときのＡ／Ｄ変換の
実体は、図５に示すような特性をもつものとなる。すな
わち、アナログ信号ＳINの電圧範囲が２Ｖ〜３Ｖの第２
の領域〔２〕では分解能が高い（Ａ／Ｄコンバータ本来
の分解能である）が、電圧範囲が２Ｖ未満の第１の領域
〔１〕と３Ｖ以上の第３の領域〔３〕では分解能が低く
なっている。ちなみに、第２の領域〔２〕での単位量子
化幅は４．８８ｍＶであるのに対して、第１の領域
〔１〕および第３の領域〔３〕での単位量子化幅は１
９．５３ｍＶと４倍になっている。
換（α１），（α２）によるコード調整を行っている
が、入力アナログ信号ＳINから見たときのＡ／Ｄ変換の
実体は、図５に示すような特性をもつものとなる。すな
わち、アナログ信号ＳINの電圧範囲が２Ｖ〜３Ｖの第２
の領域〔２〕では分解能が高い（Ａ／Ｄコンバータ本来
の分解能である）が、電圧範囲が２Ｖ未満の第１の領域
〔１〕と３Ｖ以上の第３の領域〔３〕では分解能が低く
なっている。ちなみに、第２の領域〔２〕での単位量子
化幅は４．８８ｍＶであるのに対して、第１の領域
〔１〕および第３の領域〔３〕での単位量子化幅は１
９．５３ｍＶと４倍になっている。
【００３９】
【発明の効果】以上のように、本発明によれば、入力ア
ナログ信号をディジタル信号に変換するに際して、高い
分解能でＡ／Ｄ変換したい入力電圧範囲においてのみ所
期通り分解能を高くでき、高い分解能を必要とはせずむ
しろ分解能を低くしたい入力電圧範囲においては所期通
り分解能を低くすることができるといった具合に、入力
電圧範囲に応じて分解能を異ならせてＡ／Ｄ変換するこ
とができる。しかも、分解能設定回路によってＡ／Ｄコ
ンバータの入力スパンを可変することで対処しているの
で、Ａ／Ｄコンバータとしては、分解能を異にする複数
のものを用意する必要はなく、単一のＡ／Ｄコンバータ
でよいのでコストダウンにも貢献できる。
ナログ信号をディジタル信号に変換するに際して、高い
分解能でＡ／Ｄ変換したい入力電圧範囲においてのみ所
期通り分解能を高くでき、高い分解能を必要とはせずむ
しろ分解能を低くしたい入力電圧範囲においては所期通
り分解能を低くすることができるといった具合に、入力
電圧範囲に応じて分解能を異ならせてＡ／Ｄ変換するこ
とができる。しかも、分解能設定回路によってＡ／Ｄコ
ンバータの入力スパンを可変することで対処しているの
で、Ａ／Ｄコンバータとしては、分解能を異にする複数
のものを用意する必要はなく、単一のＡ／Ｄコンバータ
でよいのでコストダウンにも貢献できる。
【００４０】さらに、出力コード調整回路によってリニ
アな特性に変換してから出力するので、マイクロコンピ
ュータに対してそのまま出力でき、マイクロコンピュー
タには負担をかけないですむ。
アな特性に変換してから出力するので、マイクロコンピ
ュータに対してそのまま出力でき、マイクロコンピュー
タには負担をかけないですむ。
【図１】本発明の一実施例に係るＡ／Ｄ変換回路の電気
的構成を示すブロック線図である。
的構成を示すブロック線図である。
【図２】実施例における２つの比較回路および入力スパ
ン設定回路の具体的な回路構成図である。
ン設定回路の具体的な回路構成図である。
【図３】実施例におけるＡ／Ｄコンバータ自体のＡ／Ｄ
変換特性図である。
変換特性図である。
【図４】実施例において出力コード調整回路によって調
整されたリニアなＡ／Ｄ変換特性図である。
整されたリニアなＡ／Ｄ変換特性図である。
【図５】実施例における入力アナログ信号から見た実質
的なＡ／Ｄ変換特性図である。
的なＡ／Ｄ変換特性図である。
４ Ａ／Ｄコンバータ ６ａ 第１の比較回路 ６ｂ 第２の比較回路 ８ 入力スパン設定回路 １０ 分解能設定回路 １２ 出力コード調整回路 １４ マイクロコンピュータ ＳIN 入力アナログ信号 Ｄ１ Ａ／Ｄコンバータからの出力ディジタル信号 Ｄ２ Ａ／Ｄコンバータからの出力ディジタル信号 Ｄ３ 出力コード調整回路からの出力ディジタル信
号
号
Claims (1)
- 【請求項１】 入力アナログ信号をディジタル信号にＡ
／Ｄ変換する単一のＡ／Ｄコンバータと、この単一のＡ
／Ｄコンバータに対する入力アナログ信号の電圧範囲を
所定の基準範囲と比較しその比較結果に応じて前記Ａ／
Ｄコンバータの分解能を決定する分解能設定回路と、前
記単一のＡ／Ｄコンバータから出力されるディジタル信
号を入力アナログ信号の全電圧範囲においてリニアな特
性のディジタルデータに変換する出力コード調整回路と
を備えたことを特徴とするＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20798791A JPH0548458A (ja) | 1991-08-20 | 1991-08-20 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20798791A JPH0548458A (ja) | 1991-08-20 | 1991-08-20 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548458A true JPH0548458A (ja) | 1993-02-26 |
Family
ID=16548809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20798791A Pending JPH0548458A (ja) | 1991-08-20 | 1991-08-20 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548458A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866500B1 (ko) * | 2006-12-05 | 2008-11-03 | 한국과학기술원 | 해상도 조절이 가능한 아날로그-디지털 변환기 및 변환방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63111727A (ja) * | 1986-10-30 | 1988-05-17 | Canon Inc | Ａ／ｄ変換器 |
| JPH03150925A (ja) * | 1989-11-07 | 1991-06-27 | Fujitsu Ltd | Ａ／ｄ変換器 |
-
1991
- 1991-08-20 JP JP20798791A patent/JPH0548458A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63111727A (ja) * | 1986-10-30 | 1988-05-17 | Canon Inc | Ａ／ｄ変換器 |
| JPH03150925A (ja) * | 1989-11-07 | 1991-06-27 | Fujitsu Ltd | Ａ／ｄ変換器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866500B1 (ko) * | 2006-12-05 | 2008-11-03 | 한국과학기술원 | 해상도 조절이 가능한 아날로그-디지털 변환기 및 변환방법 |
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