JPH0548103A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPH0548103A JPH0548103A JP23384391A JP23384391A JPH0548103A JP H0548103 A JPH0548103 A JP H0548103A JP 23384391 A JP23384391 A JP 23384391A JP 23384391 A JP23384391 A JP 23384391A JP H0548103 A JPH0548103 A JP H0548103A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate electrode
- gate insulating
- gate
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、下部ゲート型のＭＯＳ
ＦＥＴに代表される半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION The present invention relates to a lower gate type MOS.
The present invention relates to a method of manufacturing a semiconductor device represented by FET.
【０００２】[0002]
【従来の技術】下部ゲート型のＭＯＳＦＥＴのゲート絶
縁膜は、トランジスタの駆動能力を高めるために、絶縁
体の薄膜で形成される。このため、ゲート電極の端部に
電界が集中した場合には、その部分のゲート絶縁膜の耐
圧の低下とドレイン−ソース間のリーク電流とが生じ
る。特にゲート電極を形成する下地に大きな段差が生じ
ているような場合には、ゲート電極の角部が鋭角状に形
成されるために、電界がさらに集中し易くなって、ゲー
ト絶縁膜の耐圧が低下するとともに、ドレイン−ソース
間のリーク電流もさらに発生し易くなる。そこで、ゲー
ト絶縁膜の耐圧を向上させる方法として、ゲート電極の
両側に電界緩和用絶縁膜を形成する方法が行われてい
る。2. Description of the Related Art The gate insulating film of a lower gate type MOSFET is formed of a thin film of an insulator in order to enhance the driving ability of a transistor. Therefore, when the electric field is concentrated on the end portion of the gate electrode, the breakdown voltage of the gate insulating film in that portion is lowered and the drain-source leak current is generated. In particular, when a large step is formed on the base forming the gate electrode, the corners of the gate electrode are formed in an acute angle, so that the electric field is more likely to be concentrated and the breakdown voltage of the gate insulating film is increased. Along with the decrease, a leak current between the drain and the source is more likely to occur. Therefore, as a method of improving the breakdown voltage of the gate insulating film, a method of forming an electric field relaxation insulating film on both sides of the gate electrode is performed.
【０００３】次に上記方法を図４により説明する。図の
（１）に示す如く、基板４１上にポリシリコン（以下ｐ
ｏｌｙ−Ｓｉと記す）膜を形成した後、通常のホトリソ
グラフィーとエッチングとにより、ｐｏｌｙ−Ｓｉ膜で
ゲート電極４２を形成する。Next, the above method will be described with reference to FIG. As shown in (1) of the figure, polysilicon (hereinafter referred to as p
After forming a poly-Si film, the gate electrode 42 is formed of a poly-Si film by ordinary photolithography and etching.
【０００４】続いて図の（２）に示すように、例えば化
学的気相成長法によって、ゲート電極４２を覆う状態に
酸化シリコン（ＳｉＯ2 ）膜４３を成膜する。その後図
の（３）に示す如く、通常のホトリソグラフィーとエッ
チングとにより、ゲート電極４２の上面の縁部側を除く
当該ゲート電極４２上のＳｉＯ2 膜４３（２点鎖線で示
す部分）を選択的にエッチングして、残ったＳｉＯ2 膜
４３で電界緩和用絶縁膜４４を形成する。次いで図の
（４）に示すように、例えば化学的気相成長法によっ
て、ゲート電極４２の上面と電界緩和用絶縁膜４４とを
覆う状態に、別のＳｉＯ2 膜でゲート絶縁膜４５を形成
する。Subsequently, as shown in FIG. 2B, a silicon oxide (SiO 2 ) film 43 is formed so as to cover the gate electrode 42 by, for example, a chemical vapor deposition method. Thereafter, as shown in (3) of the figure, the SiO 2 film 43 (portion indicated by a chain double-dashed line) on the gate electrode 42 except for the edge portion on the upper surface of the gate electrode 42 is selected by ordinary photolithography and etching. Of the remaining SiO 2 film 43 to form an electric field relaxation insulating film 44. Next, as shown in (4) of the figure, a gate insulating film 45 is formed by another SiO 2 film so as to cover the upper surface of the gate electrode 42 and the insulating film 44 for electric field relaxation by, for example, a chemical vapor deposition method. To do.
【０００５】その後図の（５）に示す如く、例えば化学
的気相成長法によって、ゲート絶縁膜４５の表面にｐｏ
ｌｙ−Ｓｉ膜の活性層４６を成膜する。続いて図の
（６）に示すように、ゲート電極４２上の活性層４６の
上面に、例えばレジストでイオン注入マスク４７を形成
する。そしてイオン注入法によって、露出している活性
層４６に、例えばヒ素をイオン注入し、ドレイン領域４
８とソース領域４９とを形成する。また上記ドレイン，
ソース領域４８，４９間の上記活性層４６はチャネル形
成領域５０になる。Thereafter, as shown in (5) of the figure, a po is formed on the surface of the gate insulating film 45 by, for example, a chemical vapor deposition method.
An active layer 46 of a ly-Si film is formed. Subsequently, as shown in (6) of the drawing, an ion implantation mask 47 is formed of, for example, a resist on the upper surface of the active layer 46 on the gate electrode 42. Then, arsenic, for example, is ion-implanted into the exposed active layer 46 by the ion implantation method to form the drain region 4
8 and the source region 49 are formed. Also the drain,
The active layer 46 between the source regions 48 and 49 becomes a channel forming region 50.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記方
法では、ゲート電極の上端部側におけるゲート絶縁膜の
膜厚を厚くするために、ゲート絶縁膜の他に電界緩和用
絶縁膜を形成しなければならない。このため、電界緩和
用絶縁膜の形成工程とゲート絶縁膜の形成工程の２度の
絶縁膜形成工程を行う必要があるので、工程数が多くな
り、製造コストが高くなる。However, in the above method, in order to increase the thickness of the gate insulating film on the upper end side of the gate electrode, an electric field relaxation insulating film must be formed in addition to the gate insulating film. I won't. Therefore, it is necessary to perform the insulating film forming step twice, that is, the step of forming the electric field relaxing insulating film and the step of forming the gate insulating film, which increases the number of steps and increases the manufacturing cost.
【０００７】本発明は、工程数が少なく低コストな半導
体装置の製造方法を提供することを目的とする。An object of the present invention is to provide a method for manufacturing a semiconductor device which has a small number of steps and is low in cost.
【０００８】[0008]
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた半導体装置の製造方法である。す
なわち、第１の工程で基板上に表面を露出する状態でゲ
ート電極を形成し、第２の工程でゲート電極の一方端側
に不純物を導入する。次いで第３の工程で、熱酸化によ
って、ゲート電極の露出している表面にゲート絶縁膜を
形成することで、不純物を導入しないゲート電極部分に
形成されるゲート絶縁膜の膜厚よりも不純物を導入した
ゲート電極部分に形成されるゲート絶縁膜の膜厚を厚く
形成する。続いて第４の工程でゲート絶縁膜の表面を覆
う状態に活性層を形成する。その後第５の工程で、ゲー
ト電極上の活性層を除いた残りの活性層に不純物を導入
して、ゲート絶縁膜を厚く形成した側の活性層にドレイ
ン領域を形成するとともに、ゲート電極に対してドレイ
ン領域とは反対側の活性層にソース領域を形成する。SUMMARY OF THE INVENTION The present invention is a method of manufacturing a semiconductor device, which has been made to achieve the above object. That is, in the first step, the gate electrode is formed with the surface exposed on the substrate, and in the second step, impurities are introduced into one end side of the gate electrode. Then, in a third step, a gate insulating film is formed on the exposed surface of the gate electrode by thermal oxidation, so that impurities are removed more than the thickness of the gate insulating film formed in the gate electrode portion where impurities are not introduced. The thickness of the gate insulating film formed in the introduced gate electrode portion is increased. Then, in a fourth step, an active layer is formed so as to cover the surface of the gate insulating film. Then, in a fifth step, impurities are introduced into the remaining active layer except the active layer on the gate electrode to form a drain region in the active layer on the side where the gate insulating film is thickly formed, and to the gate electrode. A source region is formed in the active layer opposite to the drain region.
【０００９】[0009]
【作用】上記製造方法によれば、ゲート電極のドレイン
領域形成側に不純物を導入したことにより、熱酸化で
は、不純物を導入したゲート電極部分の酸化が促進され
る。この結果、不純物を導入したゲート電極部分に形成
されるゲート絶縁膜は、不純物を導入しないゲート電極
部分に形成されるゲート絶縁膜よりも厚くなる。このた
め、絶縁膜形成工程を一度行うだけで、ゲート電極上に
膜厚の異なるゲート絶縁膜が形成される。According to the above manufacturing method, the impurity is introduced into the drain region formation side of the gate electrode, so that the thermal oxidation accelerates the oxidation of the gate electrode portion into which the impurity is introduced. As a result, the gate insulating film formed on the gate electrode portion where impurities are introduced becomes thicker than the gate insulating film formed on the gate electrode portion where impurities are not introduced. Therefore, gate insulating films having different film thicknesses are formed on the gate electrode only by performing the insulating film forming step once.
【００１０】[0010]
【実施例】本発明の実施例を図１に示す製造工程図によ
り説明する。図では、一例として下部ゲート構造のＭＯ
ＳＦＥＴの製造工程を示す。図に示すように、まず第１
の工程で、基板１１の上面にポリシリコン（以下ｐｏｌ
ｙ−Ｓｉと記す）膜を形成する。その後、通常のホトリ
ソグラフィーとエッチングとにより、上記ｐｏｌｙ−Ｓ
ｉ膜でゲート電極１２を形成する。次いで第２の工程
で、ゲート電極１２の一方端側１２ａを露出する状態
に、ゲート電極１２にイオン注入マスク１３を形成す
る。このイオン注入マスク１３は、例えばゲート電極１
２を覆う状態にレジストを塗布してレジスト膜を形成し
た後、レジスト膜に感光，現像処理を行って形成され
る。続いて上記イオン注入マスク１３を用いて、ゲート
電極１２中に不純物１４をイオン注入する。不純物１４
には、ｐｏｌｙ−Ｓｉ膜製のゲート電極１２の熱酸化を
促進させる作用を有するものとして、例えばホウ素（Ｂ
+ ）を用いる。そしてホウ素を、例えば２×１０15／ｃ
ｍ2 のドーズ量でイオン注入する。その後イオン注入マ
スク１３を、例えばアッシャー処理により除去する。Embodiments of the present invention will be described with reference to the manufacturing process diagrams shown in FIG. In the figure, as an example, the MO of the lower gate structure is shown.
The manufacturing process of SFET is shown. As shown in the figure, first
In the process of, the polysilicon (hereinafter pol
A film is referred to as y-Si) is formed. After that, the above poly-S is subjected to the usual photolithography and etching.
The gate electrode 12 is formed of the i film. Next, in a second step, an ion implantation mask 13 is formed on the gate electrode 12 in a state where the one end side 12a of the gate electrode 12 is exposed. The ion implantation mask 13 is, for example, the gate electrode 1
After forming a resist film by applying a resist so as to cover the film 2, the resist film is formed by exposure and development. Then, using the ion implantation mask 13, the impurities 14 are ion-implanted into the gate electrode 12. Impurities 14
For example, boron (B) is used as a material having an action of promoting thermal oxidation of the gate electrode 12 made of a poly-Si film.
+ ) Is used. Then, boron is added, for example, 2 × 10 15 / c
Ion implantation is performed with a dose amount of m 2 . After that, the ion implantation mask 13 is removed by, for example, an asher process.
【００１１】次に第３の工程で、ゲート電極１２に対し
て熱酸化を行う。この工程では、ゲート電極１２の露出
している表面を酸化して、当該ゲート電極１２を覆う状
態にゲート絶縁膜１５を形成する。このとき、ホウ素を
導入したゲート電極１２の部分に形成されるゲート絶縁
膜１５は、導入したホウ素がｐｏｌｙ−Ｓｉ膜の酸化を
促進するために、他の部分に形成したゲート絶縁膜１５
よりも厚くなる。例えば、イオン注入しないゲート電極
１２の部分に形成されるゲート絶縁膜１５の厚さが３０
ｎｍのときに、上記ドーズ量でホウ素をイオン注入した
ゲート電極１２の部分に形成されるゲート絶縁膜１５の
厚さはおよそ４０ｎｍになる。このように、イオン注入
した部分に形成されるゲート絶縁膜１５は、他の部分に
形成されるゲート絶縁膜１５に比較して、厚く形成され
る。そして上記ゲート絶縁膜１５の厚さは、不純物のド
ーズ量を調節することで、制御される。Next, in the third step, the gate electrode 12 is thermally oxidized. In this step, the exposed surface of the gate electrode 12 is oxidized to form the gate insulating film 15 so as to cover the gate electrode 12. At this time, the gate insulating film 15 formed on the portion of the gate electrode 12 into which the boron is introduced has the gate insulating film 15 formed on the other portion because the introduced boron promotes the oxidation of the poly-Si film.
Thicker than. For example, the thickness of the gate insulating film 15 formed on the portion of the gate electrode 12 where ion implantation is not performed is 30
When the thickness is nm, the thickness of the gate insulating film 15 formed in the portion of the gate electrode 12 in which boron is ion-implanted with the above dose amount is about 40 nm. Thus, the gate insulating film 15 formed in the ion-implanted portion is formed thicker than the gate insulating film 15 formed in the other portion. The thickness of the gate insulating film 15 is controlled by adjusting the dose amount of impurities.
【００１２】次いで第４の工程で、例えば化学的気相成
長法によって、ゲート絶縁膜１５の上面にｐｏｌｙ−Ｓ
ｉ膜で活性層１６を成膜する。続いて第５の工程で、通
常のホトリソグラフィーにより、ゲート電極１２上の活
性層１６の上面に、レジストでイオン注入マスク１７を
形成する。その後露出している活性層１６に、例えばヒ
素（Ａｓ）等の不純物をイオン注入する。そしてゲート
絶縁膜１５を厚く形成した側にドレイン領域１８を形成
するとともに、ゲート電極１２に対してドレイン領域１
８とは反対側の活性層１６にソース領域１９を形成す
る。またドレイン領域１８とソース領域１９間の活性層
１６がチャネル形成領域２０になる。その後、例えばア
ッシャー処理等によりイオン注入マスク１７を除去す
る。Then, in a fourth step, poly-S is formed on the upper surface of the gate insulating film 15 by, for example, a chemical vapor deposition method.
The i-film forms the active layer 16. Then, in a fifth step, an ion implantation mask 17 is formed of a resist on the upper surface of the active layer 16 on the gate electrode 12 by ordinary photolithography. After that, impurities such as arsenic (As) are ion-implanted into the exposed active layer 16. Then, the drain region 18 is formed on the side where the gate insulating film 15 is thickly formed, and the drain region 1 is formed with respect to the gate electrode 12.
A source region 19 is formed in the active layer 16 on the side opposite to 8. The active layer 16 between the drain region 18 and the source region 19 becomes the channel forming region 20. After that, the ion implantation mask 17 is removed by, for example, an asher process.
【００１３】上記の如くに、ゲート絶縁膜１５を形成す
ることにより、ゲート電極１２の上端部に電界が集中し
ても緩和されるので、ゲート絶縁膜１５の耐圧は高ま
る。As described above, by forming the gate insulating film 15, even if an electric field is concentrated on the upper end portion of the gate electrode 12, it is alleviated, so that the breakdown voltage of the gate insulating film 15 is increased.
【００１４】また基板１１に段差部が形成されていて、
その段差部に掛かる状態にゲート電極１２が形成されて
いる場合を図２により説明する。図の（１）に示すよう
に、基板１１には段差部１１ａが形成されている。基板
１１上には、段差部１１ａに一端側が掛かる状態で、ゲ
ート電極１２が形成されている。このため、ゲート電極
１２の上端部１２ｃは鋭角的になる。このようなゲート
電極１２に対して、図の（２）に示す如く、上記実施例
で説明した製造方法によって、ゲート絶縁膜１５を形成
する。この結果、ゲート電極１２の上端部１２ｃは丸く
なる。このためゲート電極１２の上端部１２ｃへの電界
の集中が緩和され、ゲート絶縁膜１５の耐圧は高まる。
またゲート絶縁膜１５の上端部１５ａも丸く形成される
ので、ゲート絶縁膜１５の上面に活性層（図示せず）を
形成した場合には、活性層のカバレジ性が向上する。Further, a step portion is formed on the substrate 11,
A case where the gate electrode 12 is formed so as to extend over the step will be described with reference to FIG. As shown in (1) of the figure, a step portion 11a is formed on the substrate 11. The gate electrode 12 is formed on the substrate 11 in such a manner that one end of the stepped portion 11a is hooked on the substrate 11. Therefore, the upper end portion 12c of the gate electrode 12 has an acute angle. A gate insulating film 15 is formed on the gate electrode 12 by the manufacturing method described in the above embodiment, as shown in FIG. As a result, the upper end 12c of the gate electrode 12 becomes round. Therefore, the concentration of the electric field on the upper end portion 12c of the gate electrode 12 is relaxed, and the breakdown voltage of the gate insulating film 15 is increased.
Further, since the upper end portion 15a of the gate insulating film 15 is also formed into a round shape, when an active layer (not shown) is formed on the upper surface of the gate insulating film 15, the coverage of the active layer is improved.
【００１５】また図３の（１），（２）に示すように、
ゲート電極１２の一方端側１２ａとともに他方端側１２
ｂのゲート絶縁膜１５も厚く形成することも可能であ
る。この場合には、図３の（１）に示す如く、前述の図
１で説明した第２の工程で、イオン注入マスク１３をゲ
ート電極１２の一方端側１２ａと他方端側１２ｂとを除
く当該ゲート電極１２上に形成する。続いてイオン注入
法によって、イオン注入マスク１３より露出しているゲ
ート電極１２に不純物１４をイオン注入する。その後イ
オン注入マスク１３を除去してから、ゲート電極１２を
熱酸化する。そして図３の（２）に示すように、ゲート
電極１２の表面にゲート絶縁膜１５を形成する。このと
き、不純物が導入された部分のゲート電極１２は不純物
が導入されていない部分のゲート電極１２よりも酸化が
促進される。この結果、不純物が導入された部分のゲー
ト電極１２に形成されるゲート絶縁膜１５は他の部分の
ものよりも厚く形成される。Further, as shown in (1) and (2) of FIG.
The other end side 12 together with the one end side 12a of the gate electrode 12
The gate insulating film 15 of b can also be formed thick. In this case, as shown in (1) of FIG. 3, the ion implantation mask 13 except the one end side 12a and the other end side 12b of the gate electrode 12 is subjected to the second step described in FIG. It is formed on the gate electrode 12. Then, an impurity 14 is ion-implanted into the gate electrode 12 exposed from the ion implantation mask 13 by an ion implantation method. After that, the ion implantation mask 13 is removed, and then the gate electrode 12 is thermally oxidized. Then, as shown in FIG. 3B, the gate insulating film 15 is formed on the surface of the gate electrode 12. At this time, the oxidation of the portion of the gate electrode 12 in which the impurities are introduced is promoted as compared with the portion of the gate electrode 12 in which the impurities are not introduced. As a result, the gate insulating film 15 formed on the gate electrode 12 in the portion where the impurities are introduced is formed thicker than the other portions.
【００１６】またゲート電極１２の上端部が鋭角的に形
成されている場合には、上記の如くに、ゲート電極１２
の上端部のゲート絶縁膜１５を厚く形成することによ
り、ゲート絶縁膜１５の上端部が丸くなる。このため、
ゲート絶縁膜１５の上面に形成される活性層（図示せ
ず）のカバレジ性が向上する。When the upper end portion of the gate electrode 12 is formed with an acute angle, the gate electrode 12 is formed as described above.
By thickly forming the gate insulating film 15 at the upper end of the gate insulating film 15, the upper end of the gate insulating film 15 is rounded. For this reason,
The coverage of the active layer (not shown) formed on the upper surface of the gate insulating film 15 is improved.
【００１７】[0017]
【発明の効果】以上、説明したように本発明によれば、
ゲート電極の一方端側に不純物をイオン注入して、この
部分の熱酸化性を高めることにより、ゲート電極の一方
端側に形成されるゲート絶縁膜の膜厚を厚く形成するこ
とができる。このため、従来形成していた電界緩和用絶
縁膜を形成する必要がなくなるので、工程数の削減が可
能になり製造コストが低減できる。As described above, according to the present invention,
Impurities are ion-implanted into the one end side of the gate electrode to enhance the thermal oxidative property of this portion, whereby the gate insulating film formed on the one end side of the gate electrode can be formed to have a large film thickness. Therefore, it is not necessary to form the insulating film for relaxing the electric field, which has been conventionally formed, so that the number of steps can be reduced and the manufacturing cost can be reduced.
【図１】実施例の製造工程図である。FIG. 1 is a manufacturing process diagram of an example.
【図２】段差部にゲート電極を形成した場合の説明図で
ある。FIG. 2 is an explanatory diagram of a case where a gate electrode is formed on a step portion.
【図３】別のゲート絶縁膜形成方法の説明図である。FIG. 3 is an explanatory diagram of another gate insulating film forming method.
【図４】従来例の製造工程図である。FIG. 4 is a manufacturing process diagram of a conventional example.
１１ 基板 １２ ゲート電極 １４ 不純物 １５ ゲート絶縁膜 １６ 活性層 １８ ドレイン領域 １９ ソース領域 11 substrate 12 gate electrode 14 impurity 15 gate insulating film 16 active layer 18 drain region 19 source region
Claims (1)
電極を形成する第１の工程と、 前記ゲート電極の一方端側に不純物を導入する第２の工
程と、 熱酸化によって、前記ゲート電極の露出している表面に
ゲート絶縁膜を形成することで、不純物を導入しないゲ
ート電極部分に形成されるゲート絶縁膜の膜厚よりも不
純物を導入したゲート電極部分に形成されるゲート絶縁
膜の膜厚を厚く形成する第３の工程と、 前記ゲート絶縁膜の表面を被覆する状態に活性層を形成
する第４の工程と、 前記ゲート電極上の前記活性層を除いた残りの活性層に
不純物を導入し、前記ゲート絶縁膜を厚く形成した側の
当該活性層にドレイン領域を形成するとともに、ゲート
電極に対して当該ドレイン領域とは反対側の当該活性層
にソース領域を形成する第５の工程とによりなることを
特徴とする半導体装置の製造方法。1. A first step of forming a gate electrode with a surface exposed on a substrate, a second step of introducing an impurity into one end of the gate electrode, and a step of thermally oxidizing the gate. By forming the gate insulating film on the exposed surface of the electrode, the gate insulating film formed on the gate electrode part where impurities are introduced is thicker than the film thickness of the gate insulating film formed on the gate electrode part where impurities are not introduced. A third step of forming a thicker film, a fourth step of forming an active layer so as to cover the surface of the gate insulating film, and the remaining active layer excluding the active layer on the gate electrode. An impurity is introduced to form a drain region in the active layer on the side where the gate insulating film is thickly formed, and a source region is formed in the active layer on the side opposite to the drain region with respect to the gate electrode. 5 The method of manufacturing a semiconductor device characterized by comprising by the steps.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23384391A JPH0548103A (en) | 1991-08-21 | 1991-08-21 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23384391A JPH0548103A (en) | 1991-08-21 | 1991-08-21 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548103A true JPH0548103A (en) | 1993-02-26 |
Family
ID=16961440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23384391A Pending JPH0548103A (en) | 1991-08-21 | 1991-08-21 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548103A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000003956A (en) * | 1998-06-30 | 2000-01-25 | 김영환 | Method for manufacturing thin film transistors |
-
1991
- 1991-08-21 JP JP23384391A patent/JPH0548103A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000003956A (en) * | 1998-06-30 | 2000-01-25 | 김영환 | Method for manufacturing thin film transistors |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08264766A (en) | Field-effect transistor and its manufacture | |
| JPH04188633A (en) | Semiconductor device and manufacture thereof | |
| JPS62113474A (en) | Manufacture of semiconductor integrated circuit | |
| JPH04152536A (en) | Manufacture of mis semiconductor device | |
| JPH0730113A (en) | Manufacture of mos transistor | |
| JPH0228939A (en) | Mos type transistor | |
| JP3058981B2 (en) | Method for manufacturing transistor | |
| JPS61258475A (en) | Manufacture of semiconductor device having ldd structure | |
| JPH0548103A (en) | Manufacture of semiconductor device | |
| JPH0298143A (en) | Manufacture of ldd structure polysilicon thin film transistor | |
| JPS6025028B2 (en) | Manufacturing method of semiconductor device | |
| JPH0637106A (en) | Manufacture of semiconductor device | |
| JPH0348428A (en) | Semiconductor device | |
| JPH06151451A (en) | Manufacture of semiconductor device | |
| JP3480500B2 (en) | Semiconductor element forming method | |
| JPH03148834A (en) | Manufacture of mos transistor | |
| JP2706441B2 (en) | Method of manufacturing complementary MIS integrated circuit | |
| JPS61101077A (en) | Manufacture of semiconductor device | |
| JPH0128509B2 (en) | ||
| KR0155301B1 (en) | Method for fabricating mosfet | |
| KR100325444B1 (en) | Method for fabricating metal oxide semiconductor transistor of low doping drain structure | |
| JP2954311B2 (en) | MOS transistor | |
| JPH07147398A (en) | Manufacture of semiconductor device | |
| JPH0555232A (en) | Manufacture of semiconductor device | |
| JPH07130997A (en) | Manufacture of high-breakdown-strength transistor |