JPH0548044A - 多値リードオンリーメモリ装置 - Google Patents
多値リードオンリーメモリ装置Info
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- JPH0548044A JPH0548044A JP23224891A JP23224891A JPH0548044A JP H0548044 A JPH0548044 A JP H0548044A JP 23224891 A JP23224891 A JP 23224891A JP 23224891 A JP23224891 A JP 23224891A JP H0548044 A JPH0548044 A JP H0548044A
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Abstract
(57)【要約】 （修正有）
【目的】 付加的なプロセスを必要とせずＣＭＯＳプロ
セスとの親和性に優れ,動作速度の速い多値リードオン
リーメモリ（ＲＯＭ）装置を提供する。 【構成】 ４値「００」，「０１」，「１０」，「１
１」の状態を示すため，それぞれＲＯＭセルのチャネル
長はＬ１，Ｌ２，Ｌ３，Ｌ４の４種とし，これらの４値
状態を識別するためのと同じチャネル長で形成した基準
電圧規定用トランジスタＲＴＲ１，ＲＴＲ２，ＲＴＲ
３，ＲＴＲ４を設ける。すなわち，全体で４種のチャネ
ル長さのトランジスタを用いて４値の識別を行う。ＲＯ
Ｍセルアレイ１４内の選択されたＲＯＭセルの出力が比
較回路ＣＭＰ１〜ＣＭＰ４で基準電圧ＲＥＦ１〜ＲＥＦ
４と比較され，デコーダ回路２０Ａで４値のいずれかが
識別される。
セスとの親和性に優れ,動作速度の速い多値リードオン
リーメモリ（ＲＯＭ）装置を提供する。 【構成】 ４値「００」，「０１」，「１０」，「１
１」の状態を示すため，それぞれＲＯＭセルのチャネル
長はＬ１，Ｌ２，Ｌ３，Ｌ４の４種とし，これらの４値
状態を識別するためのと同じチャネル長で形成した基準
電圧規定用トランジスタＲＴＲ１，ＲＴＲ２，ＲＴＲ
３，ＲＴＲ４を設ける。すなわち，全体で４種のチャネ
ル長さのトランジスタを用いて４値の識別を行う。ＲＯ
Ｍセルアレイ１４内の選択されたＲＯＭセルの出力が比
較回路ＣＭＰ１〜ＣＭＰ４で基準電圧ＲＥＦ１〜ＲＥＦ
４と比較され，デコーダ回路２０Ａで４値のいずれかが
識別される。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関する
ものであり，特に，１つのメモリセルで多値状態の１つ
を示すメモリセルを有する多値リードオンリーメモリ
（ＲＯＭ）装置に関する。
ものであり，特に，１つのメモリセルで多値状態の１つ
を示すメモリセルを有する多値リードオンリーメモリ
（ＲＯＭ）装置に関する。
【０００２】１つのメモリセルで多値状態の１つ，たと
えば，４値，「００」，「０１」，「１０」，「１１」
のいずれかを示す多値ＲＯＭ装置が提案されている。こ
のような多値ＲＯＭを用いるとＲＯＭ装置の集積度が向
上するという利点がある。図９は従来の１つの４値ＲＯ
Ｍ装置内の１つのＲＯＭセルの平面構成を示しており，
対向して形成された２つの通常のＲＯＭセルの記憶状態
を組み合わせて，上記４通りの多値状態を表現する。し
かしながら，この４値ＲＯＭセルは通常のＲＯＭセルを
２個用いているので集積度が低い。そこで，１つのＲＯ
Ｍセルで多値のいずれかの値を示す多値ＲＯＭセルが提
案されている。
えば，４値，「００」，「０１」，「１０」，「１１」
のいずれかを示す多値ＲＯＭ装置が提案されている。こ
のような多値ＲＯＭを用いるとＲＯＭ装置の集積度が向
上するという利点がある。図９は従来の１つの４値ＲＯ
Ｍ装置内の１つのＲＯＭセルの平面構成を示しており，
対向して形成された２つの通常のＲＯＭセルの記憶状態
を組み合わせて，上記４通りの多値状態を表現する。し
かしながら，この４値ＲＯＭセルは通常のＲＯＭセルを
２個用いているので集積度が低い。そこで，１つのＲＯ
Ｍセルで多値のいずれかの値を示す多値ＲＯＭセルが提
案されている。
【０００３】そのような多値ＲＯＭセルの従来の第１の
ものとして，たとえば，特開昭５９−１４８３６０号公
報に開示されている。この公開公報には，多値状態に応
じてゲート幅を変化させることが開示されている。ゲー
ト幅を変化させるとＭＯＳトランジスタのコンダクタン
スが変化する。このコンダクタンスの変化をソース・ド
レーン間の電流変化として検出することにより多値記憶
状態の何れかの記憶状態を識別することができる。また
特開昭５５−８０８８８号公報には，このようなコンダ
クタンスの変化の存在を前提とし，ビット線を電圧Ｖdd
にプリチャージし，放電曲線の差またはコンダクタンス
の比の違いによる電圧差を検出して多値記憶状態の何れ
かの記憶状態を判別することが開示されている。さらに
特開昭６１−２６３２６３号公報には，ゲート幅を変化
させず，デュプレッション領域を変化させて実効的にコ
ンダクタンスを変化させることが開示されている。
ものとして，たとえば，特開昭５９−１４８３６０号公
報に開示されている。この公開公報には，多値状態に応
じてゲート幅を変化させることが開示されている。ゲー
ト幅を変化させるとＭＯＳトランジスタのコンダクタン
スが変化する。このコンダクタンスの変化をソース・ド
レーン間の電流変化として検出することにより多値記憶
状態の何れかの記憶状態を識別することができる。また
特開昭５５−８０８８８号公報には，このようなコンダ
クタンスの変化の存在を前提とし，ビット線を電圧Ｖdd
にプリチャージし，放電曲線の差またはコンダクタンス
の比の違いによる電圧差を検出して多値記憶状態の何れ
かの記憶状態を判別することが開示されている。さらに
特開昭６１−２６３２６３号公報には，ゲート幅を変化
させず，デュプレッション領域を変化させて実効的にコ
ンダクタンスを変化させることが開示されている。
【０００４】
【発明が解決しようとする課題】特開昭５９−１４８３
６０号公報および特開昭６１−２６３２６３号公報に開
示される４値ＲＯＭセルを形成させるには，さらにマス
ク工程およびインプランテーション工程を必要とする。
そのため，これらの４値ＲＯＭセルを形成するには，通
常のプロセスの他に上記プロセス処理を追加する必要が
あり，設備および製造価格の上昇，ひいては製品価格が
上昇し，歩留りが低下するという問題が発生する。ま
た，たとえば，プログラマブル・ロジック・アレー（Ｐ
ＬＡ）などに多値ＲＯＭセルを混載させる場合，従来の
工程ではプロセスの親和性に問題がある。特開昭５５−
８０８８８号公報に開示される多値状態検出方法では，
ゲート幅によって放電時間が異なり，トランジスタ寸法
の小さいＲＯＭセルの場合，電圧差を検出するのに時間
がかかりすぎ，動作速度が遅いという問題がある。した
がって，本発明は，付加的な製造プロセスを必要とせ
ず，集積度が高く，動作速度が速い多値リードオンリー
メモリ装置を提供することを目的とする。
６０号公報および特開昭６１−２６３２６３号公報に開
示される４値ＲＯＭセルを形成させるには，さらにマス
ク工程およびインプランテーション工程を必要とする。
そのため，これらの４値ＲＯＭセルを形成するには，通
常のプロセスの他に上記プロセス処理を追加する必要が
あり，設備および製造価格の上昇，ひいては製品価格が
上昇し，歩留りが低下するという問題が発生する。ま
た，たとえば，プログラマブル・ロジック・アレー（Ｐ
ＬＡ）などに多値ＲＯＭセルを混載させる場合，従来の
工程ではプロセスの親和性に問題がある。特開昭５５−
８０８８８号公報に開示される多値状態検出方法では，
ゲート幅によって放電時間が異なり，トランジスタ寸法
の小さいＲＯＭセルの場合，電圧差を検出するのに時間
がかかりすぎ，動作速度が遅いという問題がある。した
がって，本発明は，付加的な製造プロセスを必要とせ
ず，集積度が高く，動作速度が速い多値リードオンリー
メモリ装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記問題を解決するた
め，本発明によれば，それぞれが多値のある１つの値に
対応したチャンネル長で形成された複数のデータ記憶用
トランジスタを有する多値リードオンリーメモリ装置が
提供される。また本発明によれば，上記多値状態を示す
それぞれの値を規定するチャンネル長のそれぞれの間の
チャンネル長を有し，上記記憶用トランジスタの出力電
位を比較する基準電圧を規定する複数の基準電圧規定用
トランジスタと，この基準電圧規定用トランジスタから
の基準電圧と，上記複数の記憶用メモリセルのうちの選
択されたトランジスタの出力電圧とを比較し，その比較
結果から選択された記憶用トランジスタの多値記憶状態
を判別する記憶状態判別回路とをさらに有する多値リー
ドオンリーメモリ装置が提供される。好適には，上記記
憶用トランジスタの選択ラインをプリチャージする電圧
をビットラインに接続された負荷状態に応じて規定す
る。
め，本発明によれば，それぞれが多値のある１つの値に
対応したチャンネル長で形成された複数のデータ記憶用
トランジスタを有する多値リードオンリーメモリ装置が
提供される。また本発明によれば，上記多値状態を示す
それぞれの値を規定するチャンネル長のそれぞれの間の
チャンネル長を有し，上記記憶用トランジスタの出力電
位を比較する基準電圧を規定する複数の基準電圧規定用
トランジスタと，この基準電圧規定用トランジスタから
の基準電圧と，上記複数の記憶用メモリセルのうちの選
択されたトランジスタの出力電圧とを比較し，その比較
結果から選択された記憶用トランジスタの多値記憶状態
を判別する記憶状態判別回路とをさらに有する多値リー
ドオンリーメモリ装置が提供される。好適には，上記記
憶用トランジスタの選択ラインをプリチャージする電圧
をビットラインに接続された負荷状態に応じて規定す
る。
【０００６】
【作用】メモリセルを構成するデータ記憶用トランジス
タのチャンネル長を変化させるとコンダクタンスが変化
する。多値記憶状態に応じてデータ記憶用トランジスタ
のチャネル長を変化させておき，コンダクタンスの変化
を多値記憶状態のある１つの記憶状態値として検出す
る。このトランジスタの形成には特別のプロセスを必要
とせず，プロセスの親和性に優れる。上記記憶用トラン
ジスタを用いて多値リードオンリーメモリ装置を構成す
る。この場合，記憶用トランジスタで形成される多値メ
モリセル，具体的な例としては、多値ＲＯＭセルの電圧
を判別するための基準電圧を規定する基準電圧規定用ト
ランジスタを，隣りあう多値記憶状態を示す記憶用トラ
ンジスタの離散的なチャンネル長の間の長さのチャネル
長とする。この基準電圧規定用トランジスタからの電圧
と選択された記憶用トランジスタ，すなわち，多値ＲＯ
Ｍセルの出力電圧とを比較し比較結果をデコードして多
値記憶状態の１つの記憶状態を判別する。好適には，記
憶用トランジスタの選択ラインをビットラインの接続さ
れた記憶用トランジスタの負荷状態に応じてプリチャー
ジして負荷状態に依存する動作のバラツキを最小限に抑
え，多値リードオンリーメモリ装置の動作速度の向上を
図る。
タのチャンネル長を変化させるとコンダクタンスが変化
する。多値記憶状態に応じてデータ記憶用トランジスタ
のチャネル長を変化させておき，コンダクタンスの変化
を多値記憶状態のある１つの記憶状態値として検出す
る。このトランジスタの形成には特別のプロセスを必要
とせず，プロセスの親和性に優れる。上記記憶用トラン
ジスタを用いて多値リードオンリーメモリ装置を構成す
る。この場合，記憶用トランジスタで形成される多値メ
モリセル，具体的な例としては、多値ＲＯＭセルの電圧
を判別するための基準電圧を規定する基準電圧規定用ト
ランジスタを，隣りあう多値記憶状態を示す記憶用トラ
ンジスタの離散的なチャンネル長の間の長さのチャネル
長とする。この基準電圧規定用トランジスタからの電圧
と選択された記憶用トランジスタ，すなわち，多値ＲＯ
Ｍセルの出力電圧とを比較し比較結果をデコードして多
値記憶状態の１つの記憶状態を判別する。好適には，記
憶用トランジスタの選択ラインをビットラインの接続さ
れた記憶用トランジスタの負荷状態に応じてプリチャー
ジして負荷状態に依存する動作のバラツキを最小限に抑
え，多値リードオンリーメモリ装置の動作速度の向上を
図る。
【０００７】
【実施例】図１に本発明の多値リードオンリーメモリ
（ＲＯＭ）装置の１実施例として４値ＲＯＭ装置内のそ
れぞれのＲＯＭセルの平面構成図を示す。図１の（Ａ）
〜（Ｇ）はそれぞれ１つのＭＯＳトランジスタの平面図
を示す。これらのＭＯＳトランジスタの部分断面斜視図
を図２に示し，その等価回路を図３に示す。図１（Ａ）
〜（Ｇ）に示したそれぞれのＭＯＳトランジスタは，Ｐ
- 基板にゲート幅Ｗのソース領域Ｓおよびドレーン領域
Ｄが形成され，ＳiＯ2 絶縁層を挟んでチャンネル長Ｌ
のゲートＧが形成されている。図１（Ａ）〜（Ｇ）の各
ＭＯＳトランジスタのゲート幅Ｗは同じである。しかし
ながら，チャンネル長はそれぞれＬ１〜Ｌ７と異なる。
本実施例では，チャンネル長Ｌ１〜Ｌ７はそれぞれ，
１．０μｍ，１．２５μｍ，１．５μｍ，１．７５μ
ｍ，２．０μｍ，２．２５μｍ，２．５μｍであり，ゲ
ート幅Ｗは全てのトランジスタ共通で２．５μｍであ
る。これらのうち，チャネル長が０．５μだけ離れてい
るチャンネル長Ｌ１，Ｌ３，Ｌ５，Ｌ７のＭＯＳトラン
ジスタを４値のＲＯＭセルの４値のそれぞれ「００」，
「０１」，「１０」，「１１」を記憶するデータ記憶用
トランジスタ，すなわち，ＲＯＭセルとして使用する。
上記以外のチャンネル長Ｌ２，Ｌ４，Ｌ６で形成された
トランジスタを基準電圧ＲＥＦ２，ＲＥＦ４，ＲＥＦ６
を規定する基準電圧規定用トランジスタとして使用す
る。これらのチャネル長Ｌ２，Ｌ４，Ｌ６はそれぞれ，
隣接する４値ＲＯＭセルのチャネル長，たとえば，チャ
ネルＬ２はチャネル長Ｌ１とチャネル長Ｌ３との間のチ
ャネル長であり，チャネル長Ｌ２，Ｌ４，Ｌ６もそれぞ
れ０．５μｍだけ離れて，隣接する記憶用ＲＯＭセルの
チャネル長の間のチャネル長となっている。
（ＲＯＭ）装置の１実施例として４値ＲＯＭ装置内のそ
れぞれのＲＯＭセルの平面構成図を示す。図１の（Ａ）
〜（Ｇ）はそれぞれ１つのＭＯＳトランジスタの平面図
を示す。これらのＭＯＳトランジスタの部分断面斜視図
を図２に示し，その等価回路を図３に示す。図１（Ａ）
〜（Ｇ）に示したそれぞれのＭＯＳトランジスタは，Ｐ
- 基板にゲート幅Ｗのソース領域Ｓおよびドレーン領域
Ｄが形成され，ＳiＯ2 絶縁層を挟んでチャンネル長Ｌ
のゲートＧが形成されている。図１（Ａ）〜（Ｇ）の各
ＭＯＳトランジスタのゲート幅Ｗは同じである。しかし
ながら，チャンネル長はそれぞれＬ１〜Ｌ７と異なる。
本実施例では，チャンネル長Ｌ１〜Ｌ７はそれぞれ，
１．０μｍ，１．２５μｍ，１．５μｍ，１．７５μ
ｍ，２．０μｍ，２．２５μｍ，２．５μｍであり，ゲ
ート幅Ｗは全てのトランジスタ共通で２．５μｍであ
る。これらのうち，チャネル長が０．５μだけ離れてい
るチャンネル長Ｌ１，Ｌ３，Ｌ５，Ｌ７のＭＯＳトラン
ジスタを４値のＲＯＭセルの４値のそれぞれ「００」，
「０１」，「１０」，「１１」を記憶するデータ記憶用
トランジスタ，すなわち，ＲＯＭセルとして使用する。
上記以外のチャンネル長Ｌ２，Ｌ４，Ｌ６で形成された
トランジスタを基準電圧ＲＥＦ２，ＲＥＦ４，ＲＥＦ６
を規定する基準電圧規定用トランジスタとして使用す
る。これらのチャネル長Ｌ２，Ｌ４，Ｌ６はそれぞれ，
隣接する４値ＲＯＭセルのチャネル長，たとえば，チャ
ネルＬ２はチャネル長Ｌ１とチャネル長Ｌ３との間のチ
ャネル長であり，チャネル長Ｌ２，Ｌ４，Ｌ６もそれぞ
れ０．５μｍだけ離れて，隣接する記憶用ＲＯＭセルの
チャネル長の間のチャネル長となっている。
【０００８】上記チャネル長とそのトランジスタの適用
種別を表−１に示す。 表−１ チャンネル長 ゲート幅Ｗ 用途 Ｌ１＝１．０ μｍ ２．５μｍ ４値ＲＯＭ＝「００」 Ｌ２＝１．２５μｍ ２．５μｍ 基準電圧＝ＲＥＦ２ Ｌ３＝１．５ μｍ ２．５μｍ ４値ＲＯＭ＝「０１」 Ｌ４＝１．７５μｍ ２．５μｍ 基準電圧＝ＲＥＦ４ Ｌ５＝２．０ μｍ ２．５μｍ ４値ＲＯＭ＝「１０」 Ｌ６＝２．２５μｍ ２．５μｍ 基準電圧＝ＲＥＦ６ Ｌ７＝２．５ μｍ ２．５μｍ ４値ＲＯＭ＝「１１」
種別を表−１に示す。 表−１ チャンネル長 ゲート幅Ｗ 用途 Ｌ１＝１．０ μｍ ２．５μｍ ４値ＲＯＭ＝「００」 Ｌ２＝１．２５μｍ ２．５μｍ 基準電圧＝ＲＥＦ２ Ｌ３＝１．５ μｍ ２．５μｍ ４値ＲＯＭ＝「０１」 Ｌ４＝１．７５μｍ ２．５μｍ 基準電圧＝ＲＥＦ４ Ｌ５＝２．０ μｍ ２．５μｍ ４値ＲＯＭ＝「１０」 Ｌ６＝２．２５μｍ ２．５μｍ 基準電圧＝ＲＥＦ６ Ｌ７＝２．５ μｍ ２．５μｍ ４値ＲＯＭ＝「１１」
【０００９】データ記憶用トランジスタである４値ＲＯ
Ｍセルのそれぞれは予め，４値のいずれの値を示すかに
応じて，上記チャネル長Ｌ１，Ｌ３，Ｌ５，Ｌ７のいず
れかのチャネル長で形成される。トランジスタのチャン
ネル長Ｌが異なるとコンダクタンスが異なる。このコン
ダクタンスの違いを検出すると４値記憶状態の１つの記
憶状態を識別できる。４値ＲＯＭセルは，上記チャンネ
ル長Ｌ１，Ｌ３，Ｌ５，Ｌ７の何れかの１つで予め形成
され，表１に示したように，４値の何れかの記憶状態を
示す。上記のようにチャンネル長を異ならせてデータ記
憶用トランジスタとしてＭＯＳトランジスタを形成する
ことは通常のＣＭＯＳプロセスで実現でき，付加的なプ
ロセスを必要としない。このような４値ＲＯＭセルの寸
法と図９に示した２つの拡散層のオプションによるＲＯ
Ｍセルを用いて４値ＲＯＭセルとした寸法を比較する
と，１ＲＯＭセルあたり６０〜７０％程度の平面寸法の
縮小が図られた。
Ｍセルのそれぞれは予め，４値のいずれの値を示すかに
応じて，上記チャネル長Ｌ１，Ｌ３，Ｌ５，Ｌ７のいず
れかのチャネル長で形成される。トランジスタのチャン
ネル長Ｌが異なるとコンダクタンスが異なる。このコン
ダクタンスの違いを検出すると４値記憶状態の１つの記
憶状態を識別できる。４値ＲＯＭセルは，上記チャンネ
ル長Ｌ１，Ｌ３，Ｌ５，Ｌ７の何れかの１つで予め形成
され，表１に示したように，４値の何れかの記憶状態を
示す。上記のようにチャンネル長を異ならせてデータ記
憶用トランジスタとしてＭＯＳトランジスタを形成する
ことは通常のＣＭＯＳプロセスで実現でき，付加的なプ
ロセスを必要としない。このような４値ＲＯＭセルの寸
法と図９に示した２つの拡散層のオプションによるＲＯ
Ｍセルを用いて４値ＲＯＭセルとした寸法を比較する
と，１ＲＯＭセルあたり６０〜７０％程度の平面寸法の
縮小が図られた。
【００１０】図４は上記４値ＲＯＭセルを４値ＲＯＭ装
置に適用した４値リードオンリーメモリ装置の部分回路
構成を示す。図４に示した多値リードオンリーメモリ装
置は，第１のダミーＲＯＭセルアレイ１０，この第１の
ダミーＲＯＭセルアレイ用の第１のダミーワードライン
ドライバ回路１１，第１のＲＯＭセルアレイ１２，この
第１のＲＯＭセルアレイ用の第１のワードラインドライ
バ回路１３，第２のＲＯＭセルアレイ１４，この第２の
ＲＯＭセルアレイ用の第２のワードラインドライバ回路
１５，第２のダミーＲＯＭセルアレイ１６，この第２の
ダミーＲＯＭセルアレイ用の第２のダミーワードライン
ドライバ回路１７，第１〜第３および第５のスイッチ回
路ＳＷ１〜ＳＷ３，ＳＷ４，３個の比較回路ＣＭＰ１〜
ＣＭＰ３，デコーダ回路２０，および，コンバータ回路
２２を有している。
置に適用した４値リードオンリーメモリ装置の部分回路
構成を示す。図４に示した多値リードオンリーメモリ装
置は，第１のダミーＲＯＭセルアレイ１０，この第１の
ダミーＲＯＭセルアレイ用の第１のダミーワードライン
ドライバ回路１１，第１のＲＯＭセルアレイ１２，この
第１のＲＯＭセルアレイ用の第１のワードラインドライ
バ回路１３，第２のＲＯＭセルアレイ１４，この第２の
ＲＯＭセルアレイ用の第２のワードラインドライバ回路
１５，第２のダミーＲＯＭセルアレイ１６，この第２の
ダミーＲＯＭセルアレイ用の第２のダミーワードライン
ドライバ回路１７，第１〜第３および第５のスイッチ回
路ＳＷ１〜ＳＷ３，ＳＷ４，３個の比較回路ＣＭＰ１〜
ＣＭＰ３，デコーダ回路２０，および，コンバータ回路
２２を有している。
【００１１】第１のＲＯＭセルアレイ１２内にはビット
ラインＢＬとワードラインＷＬ（図示せず）とで選択さ
れるようにマトリクス状に複数の４値ＲＯＭセルが接続
されている。図解の関係で第１のＲＯＭセルアレイ１２
内のワードラインＷＬは図示していないが，第１のワー
ドラインドライバ回路１３は第１のＲＯＭセルアレイ１
２内のワードラインＷＬを駆動する。第１のダミーＲＯ
Ｍセルアレイ１０内には，ビットラインＢＬに４値ＲＯ
Ｍセルに記憶された情報を４値のいずれかに識別するた
めに必要な基準電圧ＲＥＦ２，ＲＥＦ４，ＲＥＦ６を与
えるため表−１に示したチャンネル長Ｌ２，Ｌ４，Ｌ６
で形成された基準電圧規定用ＭＯＳトランジスタＲＴＲ
２，ＲＴＲ４，ＲＴＲ６が形成され，これらのトランジ
スタＲＴＲ２，ＲＴＲ４，ＲＴＲ６がダミーワードライ
ンＤＷＬに接続されている。第１のダミーワードライン
ドライバ回路１１は第１のダミーＲＯＭセルアレイ１０
内のダミーワードラインＤＷＬを駆動する。第２のＲＯ
Ｍセルアレイ１４には４値記憶状態に対応して予めチャ
ネル長Ｌ１，Ｌ３，Ｌ５，Ｌ７のいずれかで形成された
複数のＲＯＭセルが形成され，ビットラインＢＬとワー
ドラインＷＬ（図示せず）との間でマトリクス状に接続
されている。第２のワードラインドライバ回路１５は第
２のＲＯＭセルアレイ１４内のワードラインＷＬを駆動
する。第１のダミーＲＯＭセルアレイ１０に対応して第
２のダミーＲＯＭセルアレイ１６が配設されており，第
２のダミーワードラインドライバ回路１は第２のダミー
ＲＯＭセルアレイ１６内のダミーワードラインＤＷＬを
駆動する。
ラインＢＬとワードラインＷＬ（図示せず）とで選択さ
れるようにマトリクス状に複数の４値ＲＯＭセルが接続
されている。図解の関係で第１のＲＯＭセルアレイ１２
内のワードラインＷＬは図示していないが，第１のワー
ドラインドライバ回路１３は第１のＲＯＭセルアレイ１
２内のワードラインＷＬを駆動する。第１のダミーＲＯ
Ｍセルアレイ１０内には，ビットラインＢＬに４値ＲＯ
Ｍセルに記憶された情報を４値のいずれかに識別するた
めに必要な基準電圧ＲＥＦ２，ＲＥＦ４，ＲＥＦ６を与
えるため表−１に示したチャンネル長Ｌ２，Ｌ４，Ｌ６
で形成された基準電圧規定用ＭＯＳトランジスタＲＴＲ
２，ＲＴＲ４，ＲＴＲ６が形成され，これらのトランジ
スタＲＴＲ２，ＲＴＲ４，ＲＴＲ６がダミーワードライ
ンＤＷＬに接続されている。第１のダミーワードライン
ドライバ回路１１は第１のダミーＲＯＭセルアレイ１０
内のダミーワードラインＤＷＬを駆動する。第２のＲＯ
Ｍセルアレイ１４には４値記憶状態に対応して予めチャ
ネル長Ｌ１，Ｌ３，Ｌ５，Ｌ７のいずれかで形成された
複数のＲＯＭセルが形成され，ビットラインＢＬとワー
ドラインＷＬ（図示せず）との間でマトリクス状に接続
されている。第２のワードラインドライバ回路１５は第
２のＲＯＭセルアレイ１４内のワードラインＷＬを駆動
する。第１のダミーＲＯＭセルアレイ１０に対応して第
２のダミーＲＯＭセルアレイ１６が配設されており，第
２のダミーワードラインドライバ回路１は第２のダミー
ＲＯＭセルアレイ１６内のダミーワードラインＤＷＬを
駆動する。
【００１２】第２のＲＯＭセルアレイ１４内のワードラ
インＷＬとビットラインＢＬを選択駆動して，第２のＲ
ＯＭセルアレイ１４内の４値のいずれかの値が記憶され
ている１つのＲＯＭセルを選択すると，その選択された
ＲＯＭセルの記憶状態を示す電圧がスイッチ回路ＳＷ５
を介して比較回路ＣＭＰ１〜ＣＭＰ３に印加される。上
記第２のＲＯＭセルアレイ１４内のＲＯＭセルの選択動
作に対応して第１のダミーＲＯＭセルアレイ１０も動作
する。そして，スイッチ回路ＳＷ１〜スイッチ回路ＳＷ
３を介して基準電圧規定用トランジスタＲＴＲ２，ＲＴ
Ｒ４，ＲＴＲ６からの基準電圧ＲＥＦ２，ＲＥＦ４，Ｒ
ＥＦ６が比較回路ＣＭＰ１〜ＣＭＰ３に出力される。比
較回路ＣＭＰ１〜比較回路ＣＭＰ３の比較結果はデコー
ダ回路２０に出力され，第２のＲＯＭセルアレイ１４内
の選択されたＲＯＭセルの電圧レベルが識別されたその
記憶状態が解読され，コンバータ回路２２で対応する４
値のいずれかのバイナリデータに変換されて読出データ
として出力される。
インＷＬとビットラインＢＬを選択駆動して，第２のＲ
ＯＭセルアレイ１４内の４値のいずれかの値が記憶され
ている１つのＲＯＭセルを選択すると，その選択された
ＲＯＭセルの記憶状態を示す電圧がスイッチ回路ＳＷ５
を介して比較回路ＣＭＰ１〜ＣＭＰ３に印加される。上
記第２のＲＯＭセルアレイ１４内のＲＯＭセルの選択動
作に対応して第１のダミーＲＯＭセルアレイ１０も動作
する。そして，スイッチ回路ＳＷ１〜スイッチ回路ＳＷ
３を介して基準電圧規定用トランジスタＲＴＲ２，ＲＴ
Ｒ４，ＲＴＲ６からの基準電圧ＲＥＦ２，ＲＥＦ４，Ｒ
ＥＦ６が比較回路ＣＭＰ１〜ＣＭＰ３に出力される。比
較回路ＣＭＰ１〜比較回路ＣＭＰ３の比較結果はデコー
ダ回路２０に出力され，第２のＲＯＭセルアレイ１４内
の選択されたＲＯＭセルの電圧レベルが識別されたその
記憶状態が解読され，コンバータ回路２２で対応する４
値のいずれかのバイナリデータに変換されて読出データ
として出力される。
【００１３】表−２（Ａ）〜（Ｄ）は比較回路ＣＭＰ１
〜ＣＭＰ３の比較結果と，デコーダ回路２０における４
値記憶状態「００」〜「１１」の判別論理を示す。下記
表−２において，記号ＬＶＬ１，ＬＶＬ３，ＬＶＬ５，
ＬＶＬ７はそれぞれチャネル長Ｌ１，Ｌ３，Ｌ５，Ｌ７
の記憶用ＲＯＭセルの出力電圧レベルを示す。 表−２（Ａ）：４値「１１」のデコード論理 比較回路 基準電圧 読出データ 比較回路出力 ＣＭＰ１ ＲＥＦ２ ＬＶＬ７ ローレベル ＣＭＰ２ ＲＥＦ４ ＬＶＬ７ ローレベル ＣＭＰ３ ＲＥＦ６ ＬＶＬ７ ローレベル 表−２（Ｂ）：４値「１０」のデコード論理 比較回路 基準電圧 読出データ 比較回路出力 ＣＭＰ１ ＲＥＦ２ ＬＶＬ５ ローレベル ＣＭＰ２ ＲＥＦ４ ＬＶＬ５ ローレベル ＣＭＰ３ ＲＥＦ６ ＬＶＬ５ ハイレベル 表−２（Ｃ）：４値「０１」のデコード論理 比較回路 基準電圧 読出データ 比較回路出力 ＣＭＰ１ ＲＥＦ２ ＬＶＬ３ ローレベル ＣＭＰ２ ＲＥＦ４ ＬＶＬ３ ハイレベル ＣＭＰ３ ＲＥＦ６ ＬＶＬ３ ハイレベル 表−２（Ｄ）：４値「００」のデコード論理 比較回路 基準電圧 読出データ 比較回路出力 ＣＭＰ１ ＲＥＦ２ ＬＶＬ１ ハイレベル ＣＭＰ２ ＲＥＦ４ ＬＶＬ１ ハイレベル ＣＭＰ３ ＲＥＦ６ ＬＶＬ１ ハイレベル コンバータ回路２２は上記判断結果を４値のデータに変
換する。
〜ＣＭＰ３の比較結果と，デコーダ回路２０における４
値記憶状態「００」〜「１１」の判別論理を示す。下記
表−２において，記号ＬＶＬ１，ＬＶＬ３，ＬＶＬ５，
ＬＶＬ７はそれぞれチャネル長Ｌ１，Ｌ３，Ｌ５，Ｌ７
の記憶用ＲＯＭセルの出力電圧レベルを示す。 表−２（Ａ）：４値「１１」のデコード論理 比較回路 基準電圧 読出データ 比較回路出力 ＣＭＰ１ ＲＥＦ２ ＬＶＬ７ ローレベル ＣＭＰ２ ＲＥＦ４ ＬＶＬ７ ローレベル ＣＭＰ３ ＲＥＦ６ ＬＶＬ７ ローレベル 表−２（Ｂ）：４値「１０」のデコード論理 比較回路 基準電圧 読出データ 比較回路出力 ＣＭＰ１ ＲＥＦ２ ＬＶＬ５ ローレベル ＣＭＰ２ ＲＥＦ４ ＬＶＬ５ ローレベル ＣＭＰ３ ＲＥＦ６ ＬＶＬ５ ハイレベル 表−２（Ｃ）：４値「０１」のデコード論理 比較回路 基準電圧 読出データ 比較回路出力 ＣＭＰ１ ＲＥＦ２ ＬＶＬ３ ローレベル ＣＭＰ２ ＲＥＦ４ ＬＶＬ３ ハイレベル ＣＭＰ３ ＲＥＦ６ ＬＶＬ３ ハイレベル 表−２（Ｄ）：４値「００」のデコード論理 比較回路 基準電圧 読出データ 比較回路出力 ＣＭＰ１ ＲＥＦ２ ＬＶＬ１ ハイレベル ＣＭＰ２ ＲＥＦ４ ＬＶＬ１ ハイレベル ＣＭＰ３ ＲＥＦ６ ＬＶＬ１ ハイレベル コンバータ回路２２は上記判断結果を４値のデータに変
換する。
【００１４】上述したチャンネル長を変化させて４値の
記憶状態をコード化する場合，上述した従来技術におけ
るようにゲート幅を変化させて４値の記憶状態をコード
化した場合と同様に，チャンネル長が長くなるとオン抵
抗値が大きくなり，ＲＣの時定数の増大によりビット線
の動作時間が低下する。すなわち，チャンネル長によっ
て検出時間が異なり，チャンネル長が長い程検出時間が
かかる。ビットラインＢＬの接続される複数の４値ＲＯ
Ｍセルの記憶状態，すなわち，チャネル長によってビッ
トラインＢＬの負荷状態が相当ばらつき，データ読出時
間がばらつく。この問題を解決するため，図５（Ａ）に
回路構成を示すように，電圧ＶDDが供給されるビットラ
インＢＬに接続されワードラインＷＬの選択に応じて駆
動されるＰチャンネル・プリチャージトランジスタにお
けるビットライン（プリチャージ）電圧ＶPRを，チャン
ネル長の長いトランジスタに相当する基準電圧ＲＥＦ６
の近傍に設定する。図５（Ｂ）は図５（Ａ）に示した回
路構成の等価回路を示し，ワードラインドライバトラン
ジスタＷＤの抵抗値ＲP は一定であるが，選択された記
憶用ＲＯＭセルの４値記憶状態に応じてＲＯＭセルの抵
抗値Ｒn （ｎ＝１〜４）がＲ1 〜Ｒ4 の範囲で変化する
ことを示している。
記憶状態をコード化する場合，上述した従来技術におけ
るようにゲート幅を変化させて４値の記憶状態をコード
化した場合と同様に，チャンネル長が長くなるとオン抵
抗値が大きくなり，ＲＣの時定数の増大によりビット線
の動作時間が低下する。すなわち，チャンネル長によっ
て検出時間が異なり，チャンネル長が長い程検出時間が
かかる。ビットラインＢＬの接続される複数の４値ＲＯ
Ｍセルの記憶状態，すなわち，チャネル長によってビッ
トラインＢＬの負荷状態が相当ばらつき，データ読出時
間がばらつく。この問題を解決するため，図５（Ａ）に
回路構成を示すように，電圧ＶDDが供給されるビットラ
インＢＬに接続されワードラインＷＬの選択に応じて駆
動されるＰチャンネル・プリチャージトランジスタにお
けるビットライン（プリチャージ）電圧ＶPRを，チャン
ネル長の長いトランジスタに相当する基準電圧ＲＥＦ６
の近傍に設定する。図５（Ｂ）は図５（Ａ）に示した回
路構成の等価回路を示し，ワードラインドライバトラン
ジスタＷＤの抵抗値ＲP は一定であるが，選択された記
憶用ＲＯＭセルの４値記憶状態に応じてＲＯＭセルの抵
抗値Ｒn （ｎ＝１〜４）がＲ1 〜Ｒ4 の範囲で変化する
ことを示している。
【００１５】図６を参照して図４に示した第１実施例の
４値ＲＯＭ装置の動作タイミングをさらに述べる。図６
において，ＴPRはプリチャージ時間，ＷＬはワードライ
ンの電圧変化，ＳＡはセンスアンプの動作電圧を示す。
図５（Ａ）に示したノードＮの電位はＰチャンネルトラ
ンジスタとＮチャンネルトランジスタの寸法の違いで電
位が決定される。選択されたＲＯＭセルがチャンネル長
が長く動作速度の遅いＲＯＭセルが接続されたラインに
ついては，電圧の変化量はＰチャンネルトランジスタに
より行われ，プリチャージ電圧レベルよりも高い電圧ま
でその電圧が上昇される。一方，選択されたＲＯＭセル
がチャンネル長の短いＲＯＭセルが接続されたラインに
ついては，Ｎチャンネルトランジスタによりプリチャー
ジ電圧よりも低い電圧にその電位を低下させる。これに
より本実施例においては，従来のように放電曲線に依存
させるのではなく，ＰチャネルトランジスタとＮチャネ
ルトランジスタの電圧降下レベルで比較しているため，
ワードラインＷＬの容量のバラツキに対しても確実なレ
ベル比較に基づき高速な４値レベル識別動作が可能とな
る。
４値ＲＯＭ装置の動作タイミングをさらに述べる。図６
において，ＴPRはプリチャージ時間，ＷＬはワードライ
ンの電圧変化，ＳＡはセンスアンプの動作電圧を示す。
図５（Ａ）に示したノードＮの電位はＰチャンネルトラ
ンジスタとＮチャンネルトランジスタの寸法の違いで電
位が決定される。選択されたＲＯＭセルがチャンネル長
が長く動作速度の遅いＲＯＭセルが接続されたラインに
ついては，電圧の変化量はＰチャンネルトランジスタに
より行われ，プリチャージ電圧レベルよりも高い電圧ま
でその電圧が上昇される。一方，選択されたＲＯＭセル
がチャンネル長の短いＲＯＭセルが接続されたラインに
ついては，Ｎチャンネルトランジスタによりプリチャー
ジ電圧よりも低い電圧にその電位を低下させる。これに
より本実施例においては，従来のように放電曲線に依存
させるのではなく，ＰチャネルトランジスタとＮチャネ
ルトランジスタの電圧降下レベルで比較しているため，
ワードラインＷＬの容量のバラツキに対しても確実なレ
ベル比較に基づき高速な４値レベル識別動作が可能とな
る。
【００１６】図７は本発明の多値リードオンリーメモリ
装置の第２実施例の４値ＲＯＭ装置の回路構成図を示
す。この４値ＲＯＭ装置の回路構成は基本的に図４に示
した４値ＲＯＭ装置に対応しているが，図７の４値ＲＯ
Ｍ装置においては，第１のダミーＲＯＭセルアレイ１０
Ａ内に基準電圧規定用トランジスタとして，それぞれチ
ャネル長がＬ１，Ｌ２，Ｌ３，Ｌ４の４個のＭＯＳトラ
ンジスタＲＴＲ１，ＲＴＲ２，ＲＴＲ３，ＲＴＲ４を形
成し，これら４個のトランジスタＲＴＲ１，ＲＴＲ２，
ＲＴＲ３，ＲＴＲ４に対応して，４個のスイッチ回路Ｓ
Ｗ１〜ＳＷ４，および，４個の比較回路ＣＭＰ１〜ＣＭ
Ｐ４を設けている。また図７の４値ＲＯＭ装置において
は，第２のＲＯＭセルアレイ１４Ａ内のＲＯＭセルもそ
れぞれチャネル長がＬ１，Ｌ２，Ｌ３，Ｌ４のいずれか
のチャネル長で形成されている。
装置の第２実施例の４値ＲＯＭ装置の回路構成図を示
す。この４値ＲＯＭ装置の回路構成は基本的に図４に示
した４値ＲＯＭ装置に対応しているが，図７の４値ＲＯ
Ｍ装置においては，第１のダミーＲＯＭセルアレイ１０
Ａ内に基準電圧規定用トランジスタとして，それぞれチ
ャネル長がＬ１，Ｌ２，Ｌ３，Ｌ４の４個のＭＯＳトラ
ンジスタＲＴＲ１，ＲＴＲ２，ＲＴＲ３，ＲＴＲ４を形
成し，これら４個のトランジスタＲＴＲ１，ＲＴＲ２，
ＲＴＲ３，ＲＴＲ４に対応して，４個のスイッチ回路Ｓ
Ｗ１〜ＳＷ４，および，４個の比較回路ＣＭＰ１〜ＣＭ
Ｐ４を設けている。また図７の４値ＲＯＭ装置において
は，第２のＲＯＭセルアレイ１４Ａ内のＲＯＭセルもそ
れぞれチャネル長がＬ１，Ｌ２，Ｌ３，Ｌ４のいずれか
のチャネル長で形成されている。
【００１７】図４に示した第１実施例の４値ＲＯＭ装置
においては，図１に示したように，記憶用ＲＯＭセルと
して４種類のチャネル長Ｌ１，Ｌ３，Ｌ５，Ｌ７のトラ
ンジスタ，基準電圧出力用として３種類のチャネル長Ｌ
２，Ｌ４，Ｌ６のトランジスタ，合計７種類のチャネル
のトランジスタを形成している。これに対して図７に示
した４値ＲＯＭ装置においては，４種類のチャネル長Ｌ
１，Ｌ２，Ｌ３，Ｌ４の基準電圧規定用トランジスタを
形成している。また記憶用ＲＯＭセルのチャネル長も４
種類のＬ１，Ｌ２，Ｌ３，Ｌ４のいずれかで形成されて
いる。すなわち，図７の４値ＲＯＭ装置においては，図
１に示したうちのチャネル長Ｌ１，Ｌ２，Ｌ３，Ｌ４だ
けの４種類のトランジスタだけでよく，チャネル長の長
いＬ５，Ｌ６，Ｌ７のトランジスタを必要としない。そ
の結果，第１のダミーＲＯＭセルアレイ１０Ａおよび第
２のＲＯＭセルアレイ１４Ａの集積度が図４に示した４
値ＲＯＭ装置よりも高くなる。一方，上記４種類のチャ
ネル長の記憶用ＲＯＭセルの出力電圧と基準電圧規定用
ＭＯＳトランジスタＲＴＲ１，ＲＴＲ２，ＲＴＲ３，Ｒ
ＴＲ４を相互比較するば，ＲＯＭセル内の４値のいずれ
かの記憶状態を識別することができる。
においては，図１に示したように，記憶用ＲＯＭセルと
して４種類のチャネル長Ｌ１，Ｌ３，Ｌ５，Ｌ７のトラ
ンジスタ，基準電圧出力用として３種類のチャネル長Ｌ
２，Ｌ４，Ｌ６のトランジスタ，合計７種類のチャネル
のトランジスタを形成している。これに対して図７に示
した４値ＲＯＭ装置においては，４種類のチャネル長Ｌ
１，Ｌ２，Ｌ３，Ｌ４の基準電圧規定用トランジスタを
形成している。また記憶用ＲＯＭセルのチャネル長も４
種類のＬ１，Ｌ２，Ｌ３，Ｌ４のいずれかで形成されて
いる。すなわち，図７の４値ＲＯＭ装置においては，図
１に示したうちのチャネル長Ｌ１，Ｌ２，Ｌ３，Ｌ４だ
けの４種類のトランジスタだけでよく，チャネル長の長
いＬ５，Ｌ６，Ｌ７のトランジスタを必要としない。そ
の結果，第１のダミーＲＯＭセルアレイ１０Ａおよび第
２のＲＯＭセルアレイ１４Ａの集積度が図４に示した４
値ＲＯＭ装置よりも高くなる。一方，上記４種類のチャ
ネル長の記憶用ＲＯＭセルの出力電圧と基準電圧規定用
ＭＯＳトランジスタＲＴＲ１，ＲＴＲ２，ＲＴＲ３，Ｒ
ＴＲ４を相互比較するば，ＲＯＭセル内の４値のいずれ
かの記憶状態を識別することができる。
【００１８】表−３（Ａ）〜（Ｄ）に図７のデコーダ回
路２０Ａにおける４値判別論理を示す。 表−３（Ａ）：４値「１１」のデコード論理 比較回路 基準電圧 読出データ 比較回路出力 ＣＭＰ１ ＲＥＦ１ ＬＶＬ４ ハイレベル ＣＭＰ２ ＲＥＦ２ ＬＶＬ４ ハイレベル ＣＭＰ３ ＲＥＦ３ ＬＶＬ４ ハイレベル ＣＭＰ４ ＲＥＦ４ ＬＶＬ４ 不定 表−３（Ｂ）：４値「１０」のデコード論理 比較回路 基準電圧 読出データ 比較回路出力 ＣＭＰ１ ＲＥＦ１ ＬＶＬ３ ハイレベル ＣＭＰ２ ＲＥＦ２ ＬＶＬ３ ハイレベル ＣＭＰ３ ＲＥＦ３ ＬＶＬ３ 不定 ＣＭＰ４ ＲＥＦ４ ＬＶＬ３ ローレベル 表−２（Ｃ）：４値「０１」のデコード論理 比較回路 基準電圧 読出データ 比較回路出力 ＣＭＰ１ ＲＥＦ１ ＬＶＬ２ ハイレベル ＣＭＰ２ ＲＥＦ２ ＬＶＬ２ 不定 ＣＭＰ３ ＲＥＦ３ ＬＶＬ２ ローレベル ＣＭＰ４ ＲＥＦ４ ＬＶＬ２ ローレベル 表−２（Ｄ）：４値「００」のデコード論理 比較回路 基準電圧 読出データ 比較回路出力 ＣＭＰ１ ＲＥＦ１ ＬＶＬ１ 不定 ＣＭＰ２ ＲＥＦ２ ＬＶＬ１ ローレベル ＣＭＰ３ ＲＥＦ３ ＬＶＬ１ ローレベル ＣＭＰ４ ＲＥＦ４ ＬＶＬ１ ローレベル コンバータ回路２２はこのデコーダ回路２０Ａの判別結
果をバイナリのデータに変換する。
路２０Ａにおける４値判別論理を示す。 表−３（Ａ）：４値「１１」のデコード論理 比較回路 基準電圧 読出データ 比較回路出力 ＣＭＰ１ ＲＥＦ１ ＬＶＬ４ ハイレベル ＣＭＰ２ ＲＥＦ２ ＬＶＬ４ ハイレベル ＣＭＰ３ ＲＥＦ３ ＬＶＬ４ ハイレベル ＣＭＰ４ ＲＥＦ４ ＬＶＬ４ 不定 表−３（Ｂ）：４値「１０」のデコード論理 比較回路 基準電圧 読出データ 比較回路出力 ＣＭＰ１ ＲＥＦ１ ＬＶＬ３ ハイレベル ＣＭＰ２ ＲＥＦ２ ＬＶＬ３ ハイレベル ＣＭＰ３ ＲＥＦ３ ＬＶＬ３ 不定 ＣＭＰ４ ＲＥＦ４ ＬＶＬ３ ローレベル 表−２（Ｃ）：４値「０１」のデコード論理 比較回路 基準電圧 読出データ 比較回路出力 ＣＭＰ１ ＲＥＦ１ ＬＶＬ２ ハイレベル ＣＭＰ２ ＲＥＦ２ ＬＶＬ２ 不定 ＣＭＰ３ ＲＥＦ３ ＬＶＬ２ ローレベル ＣＭＰ４ ＲＥＦ４ ＬＶＬ２ ローレベル 表−２（Ｄ）：４値「００」のデコード論理 比較回路 基準電圧 読出データ 比較回路出力 ＣＭＰ１ ＲＥＦ１ ＬＶＬ１ 不定 ＣＭＰ２ ＲＥＦ２ ＬＶＬ１ ローレベル ＣＭＰ３ ＲＥＦ３ ＬＶＬ１ ローレベル ＣＭＰ４ ＲＥＦ４ ＬＶＬ１ ローレベル コンバータ回路２２はこのデコーダ回路２０Ａの判別結
果をバイナリのデータに変換する。
【００１９】図８は図７に示した４値ＲＯＭ装置の動作
信号波形図であり，図６に対応している。記憶用ＲＯＭ
セルの飽和電圧は基準電圧トランジスタＲＴＲ１，ＲＴ
Ｒ２，ＲＴＲ３，ＲＴＲ４の飽和電圧とそれぞれ一致す
る。図８に示したその他の動作は図６を参照して述べた
動作と同様である。
信号波形図であり，図６に対応している。記憶用ＲＯＭ
セルの飽和電圧は基準電圧トランジスタＲＴＲ１，ＲＴ
Ｒ２，ＲＴＲ３，ＲＴＲ４の飽和電圧とそれぞれ一致す
る。図８に示したその他の動作は図６を参照して述べた
動作と同様である。
【００２０】本発明の多値リードオンリーメモリ装置の
実施に際しては，上述した実施例に限定されず，その他
種々の変形形態をとることができる。たとえば，上述し
た例では多値として４値について述べたが，本発明はそ
の他の多値，たとえば，８値またはそれ以上の多値につ
いても上記同様に適用できる。
実施に際しては，上述した実施例に限定されず，その他
種々の変形形態をとることができる。たとえば，上述し
た例では多値として４値について述べたが，本発明はそ
の他の多値，たとえば，８値またはそれ以上の多値につ
いても上記同様に適用できる。
【００２１】
【発明の効果】以上述べたように，本発明によれば，多
値記憶状態の１つのある値を示すメモリセルを１個で形
成することができ，多値リードオンリーメモリ装置の集
積度が非常に向上する。そのメモリセルはチャンネル長
を変えてコンダクタンスを変化させており，その製造の
ために特別の付加的なプロセスを必要とせず，価格上昇
を防止でき，歩留りの低下がない。さらに標準的なＣＭ
ＯＳプロセスとの親和性も維持される。さらにビットラ
インプリチャージ電圧レベルの最適化により，確実で高
速な読みだし動作が可能になる。ダイナミックＲＡＭな
どよりも差電圧が大きくとれるため，基板雑音の大きな
ＤＳＰなどに本発明の多値リードオンリーメモリ装置を
用いても安定した動作が確保できる。同一チップ，同一
プリチャージで種々のチャンネル長を持ったトランジス
タで電圧差を作るため，このバラツキは小さく安定して
いる。
値記憶状態の１つのある値を示すメモリセルを１個で形
成することができ，多値リードオンリーメモリ装置の集
積度が非常に向上する。そのメモリセルはチャンネル長
を変えてコンダクタンスを変化させており，その製造の
ために特別の付加的なプロセスを必要とせず，価格上昇
を防止でき，歩留りの低下がない。さらに標準的なＣＭ
ＯＳプロセスとの親和性も維持される。さらにビットラ
インプリチャージ電圧レベルの最適化により，確実で高
速な読みだし動作が可能になる。ダイナミックＲＡＭな
どよりも差電圧が大きくとれるため，基板雑音の大きな
ＤＳＰなどに本発明の多値リードオンリーメモリ装置を
用いても安定した動作が確保できる。同一チップ，同一
プリチャージで種々のチャンネル長を持ったトランジス
タで電圧差を作るため，このバラツキは小さく安定して
いる。
【図面の簡単な説明】
【図１】本発明の多値リードオンリーメモリ装置の実施
例として多値ＲＯＭ装置内の１例としてのＲＯＭセルの
平面図である。
例として多値ＲＯＭ装置内の１例としてのＲＯＭセルの
平面図である。
【図２】図１の４値ＲＯＭセルの１つのの部分断面斜視
図である。
図である。
【図３】図２に示した４値ＲＯＭセルの等価回路であ
る。
る。
【図４】本発明の多値リードオンリーメモリ装置の第１
実施例としての４値ＲＯＭ装置の構成図である。
実施例としての４値ＲＯＭ装置の構成図である。
【図５】図４に示した４値ＲＯＭ装置における読出動作
を確実かつ安定にするための読出回路の部分図であり，
（Ａ）は回路図，（Ｂ）はその等価回路である。
を確実かつ安定にするための読出回路の部分図であり，
（Ａ）は回路図，（Ｂ）はその等価回路である。
【図６】図４に示した４値ＲＯＭ装置の動作信号波形図
である。
である。
【図７】本発明の多値リードオンリーメモリ装置の第２
実施例としての４値ＲＯＭ装置の構成図である。
実施例としての４値ＲＯＭ装置の構成図である。
【図８】図７に示した４値ＲＯＭ装置の動作信号波形図
である。
である。
【図９】従来の４値ＲＯＭの構成図である。
１０，１０Ａ・・第１のダミーＲＯＭセルアレイ， １１・・第１のダミーワードラインドライバ回路， １２・・第１のＲＯＭセルアレイ， １３・・第１のワードラインドライバ回路， １４，１４Ａ・・第２のＲＯＭセルアレイ， １５・・第２のワードラインドライバ回路， １６・・第２のダミーＲＯＭセルアレイ， １７・・第２のダミーワードラインドライバ回路， ２０，２０Ａ・・デコーダ回路， ２２・・コンバータ回路， ＣＭＰ１〜ＣＭＰ４・・比較回路， ＳＷ１〜ＳＷ５・・スイッチ回路。
Claims (3)
- 【請求項１】 それぞれが多値のある１つの値に対応し
たチャンネル長で形成された複数のデータ記憶用トラン
ジスタを有する多値リードオンリーメモリ装置。 - 【請求項２】 上記多値のそれぞれの値を規定するチャ
ンネル長のそれぞれの間のチャンネル長を有し上記記憶
用メモリセルの電位を比較する基準電圧を規定する複数
の基準電圧規定用トランジスタと， 上記基準電圧規定用トランジスタからの基準電圧と，上
記複数の記憶用トランジスタのうちの選択されたトラン
ジスタの出力電圧とを比較し，その比較結果から選択さ
れたメモリセルの多値状態を判別する記憶状態判別回路
とをさらに有する請求項１記載の多値リードオンリーメ
モリ装置。 - 【請求項３】 上記記憶用トランジスタの選択ラインを
プリチャージする電圧をビットラインに接続された負荷
状態に応じて規定する請求項２記載の多値リードオンリ
ーメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23224891A JP3112182B2 (ja) | 1991-08-20 | 1991-08-20 | 多値リードオンリーメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23224891A JP3112182B2 (ja) | 1991-08-20 | 1991-08-20 | 多値リードオンリーメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0548044A true JPH0548044A (ja) | 1993-02-26 |
| JP3112182B2 JP3112182B2 (ja) | 2000-11-27 |
Family
ID=16936298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23224891A Expired - Fee Related JP3112182B2 (ja) | 1991-08-20 | 1991-08-20 | 多値リードオンリーメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3112182B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526306A (en) * | 1994-02-10 | 1996-06-11 | Mega Chips Corporation | Semiconductor memory device and method of fabricating the same |
| EP1235229A2 (en) * | 2001-02-26 | 2002-08-28 | Fujitsu Limited | Method of read operation of nonvolatile semiconductor memory and nonvolatile semiconductor memory |
-
1991
- 1991-08-20 JP JP23224891A patent/JP3112182B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526306A (en) * | 1994-02-10 | 1996-06-11 | Mega Chips Corporation | Semiconductor memory device and method of fabricating the same |
| EP1235229A2 (en) * | 2001-02-26 | 2002-08-28 | Fujitsu Limited | Method of read operation of nonvolatile semiconductor memory and nonvolatile semiconductor memory |
| EP1235229A3 (en) * | 2001-02-26 | 2002-10-02 | Fujitsu Limited | Method of read operation of nonvolatile semiconductor memory and nonvolatile semiconductor memory |
| US6650568B2 (en) | 2001-02-26 | 2003-11-18 | Fujitsu Limited | Method of read operation of nonvolatile semiconductor memory and nonvolatile semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3112182B2 (ja) | 2000-11-27 |
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