JPH0548029A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH0548029A
JPH0548029A JP3233846A JP23384691A JPH0548029A JP H0548029 A JPH0548029 A JP H0548029A JP 3233846 A JP3233846 A JP 3233846A JP 23384691 A JP23384691 A JP 23384691A JP H0548029 A JPH0548029 A JP H0548029A
Authority
JP
Japan
Prior art keywords
memory cell
transistor
emitter
writing
scr
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3233846A
Other languages
English (en)
Inventor
Takayuki Mogi
孝之 茂木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP3233846A priority Critical patent/JPH0548029A/ja
Priority to US07/931,799 priority patent/US5287303A/en
Priority to KR1019920014874A priority patent/KR930005196A/ko
Priority to DE69222722T priority patent/DE69222722T2/de
Priority to EP92114347A priority patent/EP0530623B1/en
Publication of JPH0548029A publication Critical patent/JPH0548029A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/415—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
    • G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/10—SRAM devices comprising bipolar components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 アクセス時間の短縮を可能にするとともに、
リード時およびライト時における電流の設定がしやす
く、しかも周辺回路を構成する上で電源電圧的に余裕が
もてるようにする。 【構成】 一対のｐｎｐ型トランジスタ、および一対の
ダブルエミッタ型トランジスタによって構成されている
ＳＣＲ型メモリセル１に、コレクタを上記ＳＣＲ型メモ
リセル１の電圧保持ノード２に接続するとともに、ベー
スをワード選択線ＵＷＬに接続して書き込み専用のｎｐ
ｎトランジスタ３を設け、高い電位のワード選択線ＵＷ
Ｌにベースがつながれている書き込み専用トランジスタ
３からライト電流が必ず流れるようにする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係わ
り、特に、ＳＣＲ型メモリセルを高速に動作させるもの
に用いて好適なものである。
【０００２】
【従来の技術】情報を記憶させるメモリセルとして、図
３に示すようなＳＣＲ型メモリセルが従来より用いられ
ている。このメモリセルは、一対のｐｎｐ型トランジス
タおよび一対のダブルエミッタ型トランジスタによって
構成されていて、上記ダブルエミッタ型トランジスタの
エミッタの一つを端子２０に接続している。上記端子２
０は選択回路を構成する場合には、図３において１点鎖
線で示したようにビットラインＢＬ１，ＢＬ２にそれぞ
れ接続される。
【０００３】このように構成された従来のＳＣＲ型メモ
リセルを用いて構成したメモリセル選択回路を図４に示
す。一般的に、ワード選択線ＵＷＬには、たくさんのメ
モリセル（負荷）がついているので、選択Ｓｅｌｅｃｔ
−非選択Ｄｅｓｅｌｅｃｔ間のワード線振幅が小さいほ
どメモリセルのアクセス時間を減少（高速化）すること
ができる。今、ワード選択線ＵＷＬ１につながれている
第１のメモリセル１１が選択Ｓｅｌｅｃｔ状態で、ワー
ド選択線ＵＷＬ２につながれている第２のメモリセル１
２が非選択Ｄｅｓｅｌｅｃｔ状態となっていて、各メモ
リセル１１，１２の内部電圧状態が図３に示すようにな
っている場合を考える。
【０００４】すなわち、図３に示したようにワード選択
線ＵＷＬ１は−２Ｖｆ＝−１．６ｖ、第１のメモリセル
１１のＬｏｗ側の電圧値（−３Ｖｆ＝−２．４ｖ）、Ｈ
ｉｇｈ側の電圧値（−２Ｖｆ＝−１．６ｖ）である。ま
た、ワード選択線ＵＷＬ２は（−２Ｖｆ−１．１ｖ＝−
２．７ｖ）、第２のメモリセル１２のＬｏｗ側の電圧値
（−３Ｖｆ−１．１ｖ＝−３．５ｖ）、Ｈｉｇｈ側の電
圧値（−２Ｖｆ−１．１ｖ＝−２．７ｖ）である。
【０００５】通常、選択Ｓｅｌｅｃｔ−非選択Ｄｅｓｅ
ｌｅｃｔ間のワード選択線ＵＷＬの振幅は、選択Ｓｅｌ
ｅｃｔされているメモリセルのＬｏｗ側の電圧値と非選
択ＤｅｓｅｌｅｃｔされているメモリセルのＨｉｇｈ側
の電圧値とから決定される。例えば、図３で選択Ｓｅｌ
ｅｃｔされているメモリセルの保持ノードであるトラン
ジスタＱ１のベース電位がＬｏｗで、非選択Ｄｅｓｅｌ
ｅｃｔされているメモリセルの保持ノードであるトラン
ジスタＱ３のベース電位がＨｉｇｈのときに、ワード選
択線振幅を１．１ｖとする。
【０００６】この場合、トランジスタＱ１のベース電位
はＬｏｗ＝−３Ｖｆ≒−２．４ｖ、トランジスタＱ３の
ベース電位はＨｉｇｈ＝−２Ｖｆ−１．１ｖ≒−２．７
ｖとなり、選択ＳｅｌｅｃｔされているメモリセルのＬ
ｏｗ側の電位が非選択ＤｅｓｅｌｅｃｔされているＨｉ
ｇｈ側の電位より高いので、ライト時のライト電流はト
ランジスタＱ１のエミッタから流れ、トランジスタＱ１
をオフからオンにし、正常なるデータの書き込みができ
る。
【０００７】
【発明が解決しようとする課題】このような選択回路に
おいて、より高速化を実現するために、例えばワード選
択線の振幅を０．６ｖとすると、トランジスタＱ１のベ
ース電位はＬｏｗ＝−３Ｖｆ≒−２．４ｖ、トランジス
タＱ３のベース電位はＨｉｇｈ＝−２Ｖｆ−０．６ｖ≒
−２．２ｖとなる。すなわち、選択Ｓｅｌｅｃｔされて
いるメモリセルのＬｏｗ側の電位よりも非選択Ｄｅｓｅ
ｌｅｃｔされているＨｉｇｈ側の電位の方が高くなって
しまう。この結果、ライト電流はターゲットとしている
トランジスタＱ１のエミッタからではなく、非選択Ｄｅ
ｓｅｌｅｃｔ側のトランジスタＱ３のエミッタから流れ
てしまうこととなり、高速化を実現するためにワード選
択線の振幅を小さくするとライトエラーを起こす問題が
あった。
【０００８】以上のことから、ここで示した従来のＳＣ
Ｒ型メモリセルを用いた場合、バラツキその他を考える
と、ワード選択線の振幅はマージンとして０．３ｖ程度
を加え、少なくとも１．１ｖ以上（０．８ｖ＋０．３ｖ
＝１．１ｖ）必要である。このことは、メモリセルを選
択するために要する時間の増加につながり、強いてはア
クセス時間増大の原因となるので都合が悪い。
【０００９】また、ライト／リード用のビットラインが
共通のため、リード時およびライト時において各々の電
流を確実に適切な値に設定しなければならず、ライト側
のビットライン電圧が−４Ｖｆ（≒−３．２Ｖ）と低く
なるため、ライト／リードのための周辺回路を構成する
上で電源電圧的にも苦しくなる問題があった。また、選
択Ｓｅｌｅｃｔされているメモリセルにデータを書き込
むときには、上記したようにトランジスタＱ１をオフか
らオンにする必要があり、トランジスタＱ１のエミッタ
電位を−４Ｖｆ≒−３．２ｖ以下に引き下げなければな
らない。このことは、トランジスタＱ１のエミッタを引
き下げるためのライトコントロール回路を構成する上
で、電源電圧的に非常に難しくなる問題があった。本発
明は上述の問題点に鑑み、アクセス時間の短縮を可能に
するとともに、リード時およびライト時における電流の
設定がしやすく、しかも周辺回路を構成する上で電源電
圧的に余裕がもてるようにすることを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、一対のｐｎｐ型トランジスタおよび一対のダブルエ
ミッタ型トランジスタによって構成されているＳＣＲ型
メモリセルと、上記ＳＣＲ型メモリセルに情報を書き込
むための専用トランジスタとして設けられ、コレクタが
上記ＳＣＲ型メモリセルの電圧保持ノードに接続される
とともに、ベースがワード選択線に接続されるｎｐｎト
ランジスタと、上記ＳＣＲ型メモリセルを構成するダブ
ルエミッタ型トランジスタのエミッタが接続される第１
の端子と、上記書き込み専用に設けられたｎｐｎトラン
ジスタのエミッタが接続される第２の端子とを具備し、
上記第１の端子に読み出し用ビットラインを接続すると
ともに、上記第２の端子には上記読み出し用ビットライ
ンとは別に設けられる書き込み用ビットラインを接続し
て１つの情報記憶単位を構成できるようにしている。
【００１１】
【作用】一対のｐｎｐ型トランジスタ、および一対のダ
ブルエミッタ型トランジスタによって構成されているＳ
ＣＲ型メモリセルに、書き込み専用のトランジスタとし
て、コレクタを上記ＳＣＲ型メモリセルの電圧保持ノー
ドに接続するとともに、ベースをワード選択線に接続し
てｎｐｎトランジスタを設けることにより、高い電位の
ワード選択線にベースがつながれている上記書き込み専
用トランジスタからライト電流が必ず流れるようにな
り、ワード線振幅を可及的に小さくして高速化を図るこ
とが可能となるとともに、周辺回路を構成する上で電源
電圧的に余裕がもてるようになる。
【００１２】
【実施例】図１は、本発明の一実施例を示す半導体記憶
装置の回路図である。図１から明らかなように、本実施
例の半導体記憶装置は、従来より用いられているＳＣＲ
型メモリセル１に、一対の書き込み専用トランジスタ３
を付加して構成したものである。図１に示したように、
書き込み専用トランジスタ３はｎｐｎ型トランジスタが
用いられ、そのコレクタがＳＣＲ型メモリセル１の保持
電圧ノード２に接続されている。また、ベースがワード
選択線ＵＷＬに接続されるとともに、そのエミッタが第
２の端子５に接続されている。そして、この第２の端子
５が図１において１点鎖線で示したように書き込み用の
ビットラインＷＬ２、ＷＬ１に接続される。また、ＳＣ
Ｒ型メモリセル１を構成するダブルエミッタトランジス
タの一方のエミッタが第１の端子４に接続され、この第
１の端子４が読み出し用ビットラインＲＬ１、ＲＬ２に
接続される。
【００１３】このように構成された本実施例のメモリセ
ルを用いて、選択回路を構成した例を図２に示す。図２
の選択回路において、今、図４に示した従来の選択回路
と同様にワード選択線ＵＷＬ１につながれている第１の
メモリセル８が選択Ｓｅｌｅｃｔされている状態、ま
た、ワード選択線ＵＷＬ２につながれている第２のメモ
リセル９が非選択Ｄｅｓｅｌｅｃｔの状態で、トランジ
スタＱ１のベース電位がＬｏｗ、トランジスタＱ３の電
位がＨｉｇｈのときを考える。
【００１４】この場合、従来のメモリセルでは、上記し
たようにワード選択線振幅は選択Ｓｅｌｅｃｔされてい
るメモリセルのＬｏｗ側電圧値と、非選択Ｄｅｓｅｌｅ
ｃｔされているメモリセルのＨｉｇｈ側の電圧値とから
決定されていた。しかし、本発明のメモリセルでは、書
き込み専用に設けられているｎｐｎトランジスタ３-1，
３-2のベースがワード選択線ＵＷＬ１、ＵＷＬ２にそれ
ぞれつながれているため、ライト電流は高い電位（選択
Ｓｅｌｅｃｔ側）のワード選択線ＵＷＬにベースがつな
がれている書き込み専用トランジスタ３から必ず流れる
ようになる。
【００１５】このことは、ばらつきその他を考えて０．
３ｖ程度のマージンを加えてもワード選択線ＵＷＬ振幅
を、０．６ｖ程度にすることができ、アクセス時間を減
少（高速化）させることができる。更に、データ書き込
み時にも、書き込み専用トランジスタ３をオンさせてＨ
ｉｇｈ側ノードを反転させればよく、書き込み専用トラ
ンジスタ３のエミッタ電位を−３Ｖｆ≒−２．４ｖ以下
に引き下げればよいので、従来回路に比べてＶｆだけ高
くすることが可能である。したがって、ライトコントロ
ール回路を構成する上で、電源電圧的に余裕がもてる。
【００１６】なお、メモリセル１個当たりのトランジス
タ数からみると、従来回路に比べてトランジスタが２個
増えて８トランジスタ構成となっているが、ｐｎｐトラ
ンジスタのエミッタと書き込み専用トランジスタ３のベ
ース、およびｐｎｐトランジスタのベースと書き込み専
用トランジスタ３のコレクタが共有できるので、パター
ンレイアウト面積をほとんど増加させることなく構成す
ることができる。
【００１７】
【発明の効果】本発明は上述したように、一対のｐｎｐ
型トランジスタ、および一対のダブルエミッタ型トラン
ジスタによって構成されているＳＣＲ型メモリセルに、
コレクタを上記ＳＣＲ型メモリセルの電圧保持ノードに
接続するとともに、ベースをワード選択線に接続するよ
うにして書き込み専用のｎｐｎトランジスタを設けたの
で、高い電位のワード選択線にベースがつながれている
書き込み専用トランジスタからライト電流が必ず流れる
ようにすることができる。したがって、ワード線振幅を
可及的に小さくしても良好に動作させることができるよ
うになり、高速動作を可能にしてアクセス時間の短縮を
図ることができる。また、リード時およびライト時にお
ける電流の設定が容易となるとともに、電源電圧的に余
裕がもてるようになるので、周辺回路を構成する上での
設計的な自由度を大幅に向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す半導体記憶装置の回路
図である。
【図２】実施例の半導体記憶装置を用いて選択回路を構
成した例を示す回路図である。
【図３】従来のＳＣＲ型メモリセルの回路図である。
【図４】従来のメモリセルを用いて選択回路を構成した
例を示す回路図である。
【符号の説明】
１ ＳＣＲ型メモリセル ２ 保持電圧ノード ３ 書き込み専用トランジスタ ４ 第１の端子 ５ 第２の端子 ＷＬ 書き込み用ビットライン ＲＬ 読み出し用ビットライン ＵＷＬ ワード選択線

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 一対のｐｎｐ型トランジスタおよび一対
    のダブルエミッタ型トランジスタによって構成されてい
    るＳＣＲ型メモリセルと、 上記ＳＣＲ型メモリセルに情報を書き込むための専用ト
    ランジスタとして設けられ、コレクタが上記ＳＣＲ型メ
    モリセルの電圧保持ノードに接続されるとともに、ベー
    スがワード選択線に接続されるｎｐｎトランジスタと、 上記ＳＣＲ型メモリセルを構成するダブルエミッタ型ト
    ランジスタのエミッタが接続される第１の端子と、 上記書き込み専用に設けられたｎｐｎトランジスタのエ
    ミッタが接続される第２の端子とを具備し、 上記第１の端子に読み出し用ビットラインを接続すると
    ともに、上記第２の端子には上記読み出し用ビットライ
    ンとは別に設けられる書き込み用ビットラインを接続し
    て１つの情報記憶単位を構成できるようにしたことを特
    徴とする半導体記憶装置。
JP3233846A 1991-08-21 1991-08-21 半導体記憶装置 Pending JPH0548029A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP3233846A JPH0548029A (ja) 1991-08-21 1991-08-21 半導体記憶装置
US07/931,799 US5287303A (en) 1991-08-21 1992-08-18 SCR type memory apparatus
KR1019920014874A KR930005196A (ko) 1991-08-21 1992-08-19 반도체 기억장치
DE69222722T DE69222722T2 (de) 1991-08-21 1992-08-21 Speichergerät von SCR-Typ
EP92114347A EP0530623B1 (en) 1991-08-21 1992-08-21 SCR Type memory apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3233846A JPH0548029A (ja) 1991-08-21 1991-08-21 半導体記憶装置

Publications (1)

Publication Number Publication Date
JPH0548029A true JPH0548029A (ja) 1993-02-26

Family

ID=16961488

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3233846A Pending JPH0548029A (ja) 1991-08-21 1991-08-21 半導体記憶装置

Country Status (5)

Country Link
US (1) US5287303A (ja)
EP (1) EP0530623B1 (ja)
JP (1) JPH0548029A (ja)
KR (1) KR930005196A (ja)
DE (1) DE69222722T2 (ja)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1489577A (en) * 1973-10-02 1977-10-19 Plessey Co Ltd Solid state circuits
US4409673A (en) * 1980-12-31 1983-10-11 Ibm Corporation Single isolation cell for DC stable memory
US4635087A (en) * 1984-12-28 1987-01-06 Motorola, Inc. Monolithic bipolar SCR memory cell
JPH0482085A (ja) * 1990-07-25 1992-03-16 Toshiba Corp スタティック型メモリセル

Also Published As

Publication number Publication date
EP0530623A3 (en) 1995-05-03
US5287303A (en) 1994-02-15
DE69222722T2 (de) 1998-05-07
KR930005196A (ko) 1993-03-23
DE69222722D1 (de) 1997-11-20
EP0530623B1 (en) 1997-10-15
EP0530623A2 (en) 1993-03-10

Similar Documents

Publication Publication Date Title
JP3769048B2 (ja) 集積回路用パワーオン回路
US4125877A (en) Dual port random access memory storage cell
US5365475A (en) Semiconductor memory device usable as static type memory and read-only memory and operating method therefor
JPS5846794B2 (ja) メモリ・アレイ
US5708599A (en) Semiconductor memory device capable of reducing power consumption
US5289409A (en) Bipolar transistor memory cell and method
JPS5847792B2 (ja) ビット線制御回路
US5805515A (en) Semiconductor memory device for high speed operation
JPH10144096A (ja) スタティック型半導体記憶装置およびそのテスト方法
JPS5838870B2 (ja) デコ−ダ回路
JPH0793997A (ja) スタティック型半導体記憶装置
US4409674A (en) Semiconductor memory
JPS6145491A (ja) 半導体記憶装置
JPS5849951B2 (ja) マルチ・アクセス・メモリ
JPH0548029A (ja) 半導体記憶装置
US5258951A (en) Memory having output buffer enable by level comparison and method therefor
JPH04153992A (ja) 半導体メモリ
US5465230A (en) Read/write/restore circuit for memory arrays
JPH0330235B2 (ja)
JPH0259557B2 (ja)
JPH0289288A (ja) 半導体メモリ
US5715192A (en) Semiconductor memory device
JPS6129067B2 (ja)
JPH0316090A (ja) 半導体メモリ装置
JPH065080A (ja) 半導体記憶装置