JPH0547846B2 - - Google Patents
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- JPH0547846B2 JPH0547846B2 JP59152908A JP15290884A JPH0547846B2 JP H0547846 B2 JPH0547846 B2 JP H0547846B2 JP 59152908 A JP59152908 A JP 59152908A JP 15290884 A JP15290884 A JP 15290884A JP H0547846 B2 JPH0547846 B2 JP H0547846B2
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- G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
Description
【発明の詳細な説明】
この発明は、MISFET（絶縁ゲート型電界効果
トランジスタ）で構成された定電圧出力回路を含
む電子回路に関し、主として、電池電圧を電源と
する定電圧出力回路を含む電子回路を対象とす
る。Detailed Description of the Invention The present invention relates to an electronic circuit including a constant voltage output circuit configured with MISFET (insulated gate field effect transistor), and mainly relates to an electronic circuit including a constant voltage output circuit using battery voltage as a power source. The target is
一般に、電子回路の電源電圧を小さくすると、
これに伴つて消費電流も小さくなり、低消費電力
化が図られる。とくに、電池駆動される電子式腕
時計等の電子回路にあつては、電池寿命を長くす
るために、その低消費電力化が望まれている。 Generally, when the power supply voltage of an electronic circuit is reduced,
Along with this, current consumption is also reduced, and power consumption can be reduced. In particular, in the case of electronic circuits such as battery-powered electronic wristwatches, it is desired to reduce power consumption in order to extend battery life.
ところが、電池電圧は、それが使用される電子
回路に合わせて設定されていないため、電子回路
側で電源電圧を低下させるという電圧変換が必要
となつてきた。 However, since the battery voltage is not set according to the electronic circuit in which it is used, it has become necessary to perform voltage conversion to lower the power supply voltage on the electronic circuit side.
電圧変換は、例えば、電池電圧を受けて定電圧
出力を形成する定電圧出力回路の設置によつて可
能である。しかしながら、この場合、電子回路が
水晶発振回路のような発振回路と、その発振出力
を受けるカウンタ回路のような回路を含むと、次
のような問題が生ずる。 Voltage conversion is possible, for example, by installing a constant voltage output circuit that receives the battery voltage and forms a constant voltage output. However, in this case, if the electronic circuit includes an oscillation circuit such as a crystal oscillation circuit and a circuit such as a counter circuit that receives the oscillation output, the following problem occurs.
すなわち、発振回路は、その電源電圧が定電圧
出力回路によつて比較的低い値に低低下されると
それに応じて低消費電力をもつて動作するように
なる。この場合、電源が投入された後、発振回路
から安定な発振信号が出力されるようになるまで
のいわゆる起動時間は、かかる発振回路を構成す
る増幅素子での増幅率が電源電圧の低下によつて
低下する等の理由によつて電源電圧の低下に応じ
て長くなつてしまうことになる。かかる起動時間
は、また、増幅素子の製造ばらつきによる特性ば
らつきや、発振回路内の帰還ループを構成する帰
還素子の特性ばらつきによつても変化させられて
しまうものとなる。これに応じて電源電圧が低下
されたときの発振回路は、それに電源電圧が投入
されても、良好な発振動作の開始を行わなかつた
り、その発振起動時間異常に長くなつてしまつた
りする問題を持つようになる。 That is, when the power supply voltage of the oscillation circuit is lowered to a relatively low value by the constant voltage output circuit, the oscillation circuit operates with a correspondingly low power consumption. In this case, the so-called startup time from when the power is turned on until a stable oscillation signal is output from the oscillation circuit is due to the decrease in the amplification factor of the amplification element that makes up the oscillation circuit due to a drop in the power supply voltage. Due to reasons such as a decrease in power supply voltage, the length increases as the power supply voltage decreases. Such start-up time is also subject to change due to variations in characteristics due to manufacturing variations in the amplifying element and variations in characteristics of the feedback element forming the feedback loop in the oscillation circuit. When the power supply voltage is lowered in response to this, the oscillation circuit may not start oscillating properly even when the power supply voltage is applied, or the oscillation start-up time may become abnormally long. come to have.
この発明は、低消費電力化を図るとともに、発
振回路の起動を良好にした電子回路を提供しよう
とするものである。 The present invention aims to provide an electronic circuit which reduces power consumption and improves the startup of an oscillation circuit.
なお、基準電圧発生回路及び電圧調整回路につ
いては特開昭48−63257号公報に示されている。 Note that the reference voltage generation circuit and voltage adjustment circuit are disclosed in Japanese Patent Laid-Open No. 48-63257.
この発明に従うと、発振回路は、電源投入時に
おいて電池電圧のような電源からの直接的な電源
電圧によつて動作開始され、その後、かかる発振
回路の出力をうける分周回路からかかる発振回路
の出力に基づいてパルスが出力されたことを検出
することによつて定電圧出力回路から出力さる比
較的低い値の電源電圧によつて動作されるように
される。発振回路の電源電圧のかかるような切り
換え、すなわち発振回路の発振動作の検出に基い
ての電源電圧の切り換えは、発振回路の発振起動
がまだ充分でない望ましくないタイミングでの電
源電圧の切り換えの発生を回避出来、確実な回路
起動を行わせることが出来ることとなる。また、
かかる切り換えは、発振回路が、短い時間の起動
特性を持つ場合は起動が行われた適切な早いタイ
ミングで行われ、逆に長い時間の起動特性を持つ
場合は、起動が行われた適切な遅いタイミングで
行われることとなる。 According to the present invention, the oscillation circuit is started to operate by a direct power supply voltage such as a battery voltage when the power is turned on, and then the oscillation circuit is operated by a frequency dividing circuit that receives the output of the oscillation circuit. By detecting that a pulse has been output based on the output, the device can be operated with a relatively low power supply voltage output from the constant voltage output circuit. Switching the power supply voltage of the oscillation circuit, that is, switching the power supply voltage based on the detection of the oscillation operation of the oscillation circuit, may cause the power supply voltage to be switched at an undesirable timing when the oscillation circuit has not yet started to oscillate. This can be avoided and the circuit can be activated reliably. Also,
If the oscillator circuit has a short start-up characteristic, such switching is performed at an appropriate early timing when the start-up is performed, and conversely, if the oscillation circuit has a long time start-up characteristic, the switching is performed at an appropriately late timing when the start-up is performed. It will be done in due time.
これによつて、電源投入時において発振回路を
良好に起動させることが出来、また電源投入後の
定常状態において、発振回路を低消費電力をもつ
て動作させることができるようになる。 As a result, the oscillation circuit can be started properly when the power is turned on, and the oscillation circuit can be operated with low power consumption in a steady state after the power is turned on.
以下、実施例によりこの発明を具体的に説明す
る。 EXAMPLES The present invention will be specifically described below with reference to Examples.
第７図は、この発明を時計用の電子回路に適用
した場合の１実施例の回路図である。以下の説明
においては、第７図の実施例の説明に先だつて、
第７図の定電圧出力回路として適する実施例とし
ての各種の定電圧回路を第１図ないし第６図に基
づいて説明する。 FIG. 7 is a circuit diagram of an embodiment in which the present invention is applied to an electronic circuit for a watch. In the following explanation, prior to explaining the embodiment of FIG.
Various constant voltage circuits as embodiments suitable as the constant voltage output circuit of FIG. 7 will be explained based on FIGS. 1 to 6.
第１図の定電圧出力回路においては、供給電圧
が負の電圧−Ｖで有る場合は、ｐチヤンネル
MISFETQ1を用いることにより、この供給電圧
−Ｖが印加された電極をドレインとして作用さ
せ、ソースを出力として用いる。このソース出力
を定電圧化するため、電圧比較回路１の非反転入
力（出力に対して同相入力…＋）端子に出力電圧
を規定する基準電圧Vrefを印加し、反転入力端
子（−）に上記ソース出力信号を印加して、この
電圧比較出力を上記MISFETQ1のゲートに印加
する。 In the constant voltage output circuit of Fig. 1, when the supply voltage is a negative voltage -V, the p-channel
By using MISFETQ 1 , the electrode to which this supply voltage -V is applied acts as a drain, and the source is used as an output. In order to make this source output a constant voltage, a reference voltage Vref that specifies the output voltage is applied to the non-inverting input (in-phase input to the output...+) terminal of the voltage comparator circuit 1, and the above voltage is applied to the inverting input terminal (-). Apply the source output signal and apply this voltage comparison output to the gate of MISFETQ1 .
この電圧比較回路１は、基準電圧Vrefに出力
電圧OUTが一致するような比較出力を形成して、
MISFETQ1のゲートに印加するものであるため、
上記基準電圧Vrefを定電圧とすることにより、
定電圧化した出力OUTを得ることができる。例
えば、基準電圧Vrefより出力電圧OUTが低くな
つたときは、比較出力が高くなり、上記
MISFETQ1のゲート電圧を高めて、このゲート
電圧からしきい値電圧Vthだけレベルシフトされ
て得られるソース電圧である出力電圧OUTを高
めるように補正して、基準電圧Vrefと出力電圧
OUTとを一致させるようにするものである。 This voltage comparison circuit 1 forms a comparison output such that the output voltage OUT matches the reference voltage Vref,
Since it is applied to the gate of MISFETQ 1 ,
By setting the above reference voltage Vref to a constant voltage,
A constant voltage output OUT can be obtained. For example, when the output voltage OUT becomes lower than the reference voltage Vref, the comparison output becomes higher and the above
By increasing the gate voltage of MISFETQ 1 and correcting it to increase the output voltage OUT, which is the source voltage obtained by level shifting the gate voltage by the threshold voltage Vth, the reference voltage Vref and the output voltage
This is to match OUT.
そして、この電圧比較回路１は、その消費電力
の低減を図るため、クロツクドライブするもので
ある。このクロツクドライブにより、
MISFETQ1のゲート制御電圧VGは、間欠的にし
か形成されないが、ゲート容量C1のレベル保持
作用を利用して、上記MISFETQ1の定電圧出力
動作を行なわせる。 This voltage comparator circuit 1 is clock driven in order to reduce its power consumption. With this clock drive,
Although the gate control voltage V G of MISFET Q 1 is only generated intermittently, the constant voltage output operation of MISFET Q 1 is performed using the level holding effect of the gate capacitor C 1 .
この実施例回路は、MISFETのソース側を出
力とするものであるとともに、負帰還ループを有
することより、出力インピーダンスを小さくする
ことができる。 This embodiment circuit outputs the source side of the MISFET and has a negative feedback loop, so that the output impedance can be reduced.
第２図は、他の定電圧出力回路を示す回路図で
ある。 FIG. 2 is a circuit diagram showing another constant voltage output circuit.
この回路は、前記同様なMISFETQ1とそれぞ
れドレイン及びゲートを共通としたダミー
MISFETQ2を設け、そのソースに高抵抗負荷R1
を接続して、このソース出力と基準電圧Vrefと
を比較して、制御電圧VGを形成するものである。
この場合、MISFETQ2と負荷R1とは、出力
MISFETQ1と、これから電源供給を受ける電子
回路との関係に相当するものとして作用させるも
のである。すなわち、MISFETQ1，Q2のゲート
は、共通であることより、両者のソース電圧は、
それぞれのしきい値電圧Vth分だけレベルシフト
したものとなり、両者の特性が略一致したものを
用いることにより、MISFETQ1とQ2とのソース
電圧、すなわち、出力電圧OUTと、電圧比較回
路１の反転入力とを略同一にして、前記同様に出
力電圧OUTと基準電圧Vrefとを一致させるもの
である。 This circuit uses MISFETQ 1 similar to the above and a dummy circuit that shares the drain and gate with each other.
MISFETQ 2 is installed and its source has a high resistance load R 1
This source output is compared with a reference voltage Vref to form a control voltage VG .
In this case, MISFETQ 2 and load R 1 are the output
It acts as a relationship between MISFETQ 1 and the electronic circuit that will receive power from it. In other words, since the gates of MISFETQ 1 and Q 2 are common, the source voltage of both is
The level is shifted by the threshold voltage Vth of each, and by using the one whose characteristics are almost the same, the source voltage of MISFETQ 1 and Q 2 , that is, the output voltage OUT, and the voltage comparator circuit 1 By making the inverting input substantially the same, the output voltage OUT and the reference voltage Vref are made to match as described above.
この実施例回路においては、直接出力電圧
OUTを帰還入力として用いるものでないため、
MISFETQ1の負荷側に影響されない定電出力回
路をすることができる。 In this example circuit, the direct output voltage
Since OUT is not used as a feedback input,
It is possible to create a constant current output circuit that is not affected by the load side of MISFETQ 1 .
上記第１図、第２図における電圧比較回路１
は、その消費電力の低減のために、クロツクドラ
イブするものであり、その具体的回路例を第３図
に示すものである。 Voltage comparator circuit 1 in FIGS. 1 and 2 above
The circuit is clock driven in order to reduce power consumption, and a specific example of the circuit is shown in FIG.
この定電比較回路は、相補型回路により構成さ
れたもので、ｐチヤンネルMISFETQ3〜Q6とｎ
チヤンネルMISFETQ8〜Q12を用い、直列
MISFETQ3，Q8による定電圧回路と、ドレイン
を共通とし、上記定電圧出力で動作する定電流
MISFETQ11が設けられた差動MISFETQ9，Q10
と、このMISFETQ9，Q10のそれぞれのソースに
設けられ、負荷として作用するMISFETQ4，Q5
と、上記差動回路の一方のMISFETQ10のソース
出力を入力とする出力MISFETQ6と、この
MISFETQ6の負荷として設けられ、上記定電圧
出力で動作する定電流MISFETQ12とにより構成
される。そして、この電圧比較回路のローレベル
側電源端子にｐチヤンネルMISFETQ7によるパ
ワースイツチと、ハイレベル側電源端子にｎチヤ
ンネルMISFETQ15によるパワースイツチとをそ
れぞれ設け、このMISFETQ7，Q13にそれぞれク
ロツクパルスｐ，ｐを印加して、電圧比較回
路をクロツクドライブするものである。 This constant current comparator circuit is composed of a complementary circuit, and includes p-channel MISFETs Q 3 to Q 6 and n
Series using channel MISFETQ 8 ~ Q 12
A constant voltage circuit using MISFETQ 3 and Q 8 , and a constant current that has a common drain and operates with the above constant voltage output.
Differential MISFETQ 9 , Q 10 with MISFETQ 11
MISFETQ 4 and Q 5 are provided at the respective sources of MISFETQ 9 and Q 10 and act as loads.
, output MISFETQ 6 whose input is the source output of one MISFETQ 10 of the above differential circuit, and this
It is provided as a load for MISFETQ 6 and is composed of a constant current MISFETQ 12 that operates with the above-mentioned constant voltage output. A power switch using a p-channel MISFETQ 7 is provided at the low-level power supply terminal of this voltage comparison circuit, and a power switch using an n-channel MISFETQ 15 is provided at the high-level power supply terminal, respectively. , p is applied to clock drive the voltage comparator circuit.
この電圧比較回路は、ｐチヤンネルMISFET
又はｎチヤンネルMISFETのみにより構成する
こともでき、例えば、ｐチヤンネルMISFETで
構成する場合には、第３図におけるｎチヤンネル
MISFETQ8〜Q13をｐチヤンネルMISFETに置
き替えるとともに、MISFETQ3〜Q5等のゲート
の接続をチヤンネル（基板）のバイアス電圧に応
じて変えるものとすればよい。 This voltage comparison circuit is a p-channel MISFET
Alternatively, it can be configured with only n-channel MISFETs. For example, when configured with p-channel MISFETs, the n-channel MISFET in FIG.
MISFETQ8 to Q13 may be replaced with p-channel MISFETs, and the gate connections of MISFETQ3 to Q5 , etc. may be changed depending on the bias voltage of the channel (substrate).
また、パワースイツチは、第４図に示すよう
に、一方の電源端子側のみ、例えばハイレベル側
にのみ設けるものとしてもよい。この場合、パワ
ースイツチQ15がオフしたとき、出力が異常電圧
となるので、これを防止するために、この間オフ
するアナログスイツチQ14，Q15を電圧比較回路
１の出力に設ける必要がある。 Further, as shown in FIG. 4, the power switch may be provided only on one power terminal side, for example, only on the high level side. In this case, when the power switch Q 15 is turned off, the output becomes an abnormal voltage, so in order to prevent this, it is necessary to provide analog switches Q 14 and Q 15 at the output of the voltage comparison circuit 1, which are turned off during this time.
以上の定電圧出力回路における定電圧出力動作
は、第５図を参照して詳細に説明する。 The constant voltage output operation in the constant voltage output circuit described above will be explained in detail with reference to FIG.
同図において、曲線Q1は、MISFETQ1の入出
力伝達特性である。この曲線Q1は、MISFETQ1
がエンハンスメント型MISFETであるとき、ゲ
ート電圧VGから、そのしきい値電圧Vth分だけ、
絶対値的に小さくなつた点VG−Vthから立ち上る
ｉ＝１／２β0（Vref−VOUT）2で求められる略定電圧特
性の曲線、換言すれば低インピーダンス特性を示
すものとなる。 In the figure, curve Q 1 is the input/output transfer characteristic of MISFET Q 1 . This curve Q 1 is MISFETQ 1
is an enhancement type MISFET, from the gate voltage V G by its threshold voltage V th ,
A curve of approximately constant voltage characteristics determined by i=1/2β 0 (V ref −V OUT ) 2 that rises from a point V G −V th that has become smaller in absolute value, in other words, it shows low impedance characteristics. .
一方、上記MISFETQ1のソース側に接続され
る電子回路等による負荷曲線をRLとすると、こ
のときの出力電圧OUTは、両者の交点で求めら
れる電圧となる。この場合、供給電圧−Ｖ、すな
わち、MISFETQ1のドレイン電圧が変化しても、
出力電流が変化しない限りにおいては、無関係に
一定電圧OUTを得ることができる。また、出力
電流ｉの変化、すなわち、負荷特性がRL′のよう
に変化した場合には、出力電圧OUTのレベルは
低下しようとするが、上記電圧比較回路１の出力
が、これに応じてゲート電圧を高めて、曲線Q1
をハイレベル側にシフトして、上記出力電圧を確
保する。一方、負荷特性がRL″のように変化した
場合、出力電圧OUTが高くなろうとするが、こ
の場合には、逆に電圧比較出力が低下して、曲線
Q1をローレベル側にシフトして、上記出力電圧
OUTを確保する。 On the other hand, if the load curve due to the electronic circuit etc. connected to the source side of MISFETQ 1 is R L , then the output voltage OUT at this time is the voltage found at the intersection of the two. In this case, even if the supply voltage -V, i.e., the drain voltage of MISFETQ 1 changes,
As long as the output current does not change, a constant voltage OUT can be obtained regardless. Furthermore, when the output current i changes, that is, the load characteristics change as R L ', the level of the output voltage OUT tends to decrease, but the output of the voltage comparator circuit 1 By increasing the gate voltage, the curve Q1
is shifted to the high level side to ensure the above output voltage. On the other hand, when the load characteristics change like R L '', the output voltage OUT tends to increase, but in this case, the voltage comparison output decreases and the curve
Shift Q 1 to the low level side to reduce the above output voltage.
Secure OUT.
以上は、電圧比較回路１が動作していた場合で
あるが、クロツクドライブによる不動作期間にお
いては、MISFETQ1のゲート電圧VGは、ゲート
容量C1に蓄積された一定レベルに固定される。
したがつて、この期間において、上述のように負
荷が変化して、出力電流ｉが△ｉだけ変化した場
合には、上記MISFETQ1の低インピーダンス特
性Q1により、上記電流変化△ｉに対する出力電
圧の変化分は、△Ｖと小さく、実用上問題となる
ことはない。これにより、電圧比較回路１をクロ
ツクドライブが可能となり、その消費電力の低減
が図られる。 The above is a case where the voltage comparator circuit 1 is operating, but during the non-operating period due to clock drive, the gate voltage V G of MISFET Q 1 is fixed at a constant level accumulated in the gate capacitor C 1 . .
Therefore, during this period, if the load changes as described above and the output current i changes by △i, the output voltage for the current change △i will change due to the low impedance characteristic Q 1 of MISFET Q 1 . The change in ΔV is as small as ΔV, and does not pose a practical problem. This makes it possible to clock drive the voltage comparator circuit 1, thereby reducing its power consumption.
なお、上述のように、エンハンスメント型
MISFETQ1を用いた場合には、ソース電圧がゲ
ート電圧VGから、しきい値電圧Vth分だけ絶対値
的に小さくなる。そして、現在の半導体製造技術
の下では、このしきい値電圧が最小0.6V程度で
ある。したがつて、例えば、1.5Vの電池電圧で、
1.2Vの定電圧出力を形成することが困難となる。
すなわち、出力定電圧を1.2Vとするためには、
ゲート電圧を1.8Vと電池電圧より大きくしなけ
ればならず、このために電圧比較回路１の電源電
圧を昇圧回路等を用いて高くする必要があるから
である。 In addition, as mentioned above, the enhancement type
When MISFETQ 1 is used, the source voltage becomes smaller in absolute value from the gate voltage V G by the threshold voltage V th . Under current semiconductor manufacturing technology, this threshold voltage is a minimum of about 0.6V. Therefore, for example, at a battery voltage of 1.5V,
It becomes difficult to form a constant voltage output of 1.2V.
In other words, in order to set the output constant voltage to 1.2V,
This is because the gate voltage must be 1.8V, which is higher than the battery voltage, and for this reason, it is necessary to increase the power supply voltage of the voltage comparison circuit 1 using a booster circuit or the like.
そこで、このような場合には、MISFETQ1を
デイプレツシヨン型MISFETを用いるものとす
る。デイプレツシヨン型MISFETにあつてはゲ
ート電圧に対して、ソース電圧がそのしきい値電
圧だけ絶対値的に高くなるから、例えば、上述の
ように、1.5Vの供給電圧のもとに、1.2Vの出力
定電圧を形成する場合、しきい値電圧が0.6Vの
ときに、ゲート電圧を0.6V程度とすればよい。
これにより、電圧比較回路１は、この供給電圧を
電源電圧として利用しても、この供給電圧以下の
任意に設定された基準電圧に等しくするに必要な
制御電圧が形成できることとなり、広い範囲にわ
たつての出力電圧設定が可能となる。 Therefore, in such a case, a depletion type MISFET is used as MISFETQ1 . In the case of a depletion type MISFET, the source voltage is higher in absolute value than the gate voltage by the threshold voltage, so for example, as mentioned above, when the supply voltage is 1.5V, When forming a constant output voltage, the gate voltage may be set to about 0.6V when the threshold voltage is 0.6V.
As a result, even if the voltage comparator circuit 1 uses this supply voltage as a power supply voltage, it can form the control voltage necessary to equalize the arbitrarily set reference voltage below this supply voltage, and can be used over a wide range. It is possible to set various output voltages.
上記電圧比較回路１の消費電力は、クロツクパ
ルスφpのパルスデユーテイに比例して、小さく
なる。例えば、パルスデユーテイを１／10とする
と、動作期間が１／10となるので、その消費電力
を１／10と大幅に減少させることができる。例え
ば、第３図に示すような電圧比較回路にあつて
は、クロツクドライブしない場合の消費電流は、
２〜3μA程度と考えられるが、上述のようにクロ
ツクドライブすることにより、平均電流として、
0.2〜0.3μA程度と減少させることができる。 The power consumption of the voltage comparison circuit 1 decreases in proportion to the pulse duty of the clock pulse φp. For example, when the pulse duty is set to 1/10, the operating period becomes 1/10, and therefore the power consumption can be significantly reduced to 1/10. For example, in the case of a voltage comparator circuit as shown in Figure 3, the current consumption without clock driving is:
It is thought to be about 2 to 3 μA, but by clock driving as described above, the average current is
It can be reduced to about 0.2 to 0.3μA.
このパルスデユーテイ及び周波数は、
MISFETQ1のゲート容量及びそのリーク電流を
考慮して決定されるものであり、例えば、水晶発
振周波数を32KHzとした時計用回路に適用した場
合には、第６図に示すようにその分周出力である
8KHz，4KHz，2KHz及び1KHzの論理積を採るこ
とにより、周波数が1KHzで、パルスデユーテイ
が１／16のクロツクパルスを用いることが考えら
れる。これにより、電圧比較回路の平均的消費電
流が0.15μA程度とすることが可能で、この定電
圧回路を設けることにより消費される電流の増加
分を補うだけ、電子回路の電圧を下げたことによ
り得られる消費電流の削減を行なうことができ
る。 This pulse duty and frequency are
It is determined by considering the gate capacitance of MISFETQ 1 and its leakage current. For example, when applied to a clock circuit with a crystal oscillation frequency of 32KHz, its frequency divided output is as shown in Figure 6. is
By taking the logical product of 8KHz, 4KHz, 2KHz and 1KHz, it is possible to use a clock pulse with a frequency of 1KHz and a pulse duty of 1/16. As a result, the average current consumption of the voltage comparator circuit can be reduced to about 0.15 μA, and by lowering the voltage of the electronic circuit, it is possible to compensate for the increase in current consumed by providing this constant voltage circuit. The resulting current consumption can be reduced.
第７図は、この発明を時計用の電子回路に適用
した場合の１実施例を示す回路図である。 FIG. 7 is a circuit diagram showing an embodiment in which the present invention is applied to an electronic circuit for a watch.
この実施例回路は、電源投入時における水晶発
振回路２の発振動作の立ち上りを早くするため、
電源投入後、発振回路２が安定動作するまでの
間、電池電圧Ｖをそのまま発振回路２を含む時計
用電子回路に供給しようとするものである。この
ため、上記MISFETQ1に並列に上記動作を行な
うｎチヤンネルMISFETQ1′を設け、この
MISFETQ1を電源投入後一定期間オンさせるも
のとする。NOR回路NOR1，NOR2は、ラツチ回
路を構成し、上記MISFETQ1′の制御信号を形成
するものである。 In this example circuit, in order to speed up the start-up of the oscillation operation of the crystal oscillation circuit 2 when the power is turned on,
After the power is turned on, the battery voltage V is supplied as is to the timepiece electronic circuit including the oscillation circuit 2 until the oscillation circuit 2 stably operates. For this reason, an n-channel MISFETQ 1 ' that performs the above operation is provided in parallel to the above MISFETQ 1 .
Assume that MISFETQ 1 is turned on for a certain period of time after power is turned on. The NOR circuits NOR 1 and NOR 2 constitute a latch circuit and form a control signal for the MISFET Q 1 '.
抵抗R2、コンデンサC2は、積分回路を構成し、
インバータ回路IN1とともに、電源投入時におい
て、上記ラツチ回路NOR1，NOR2のセツト入力
を形成するものである。 Resistor R 2 and capacitor C 2 constitute an integrating circuit,
Together with the inverter circuit IN1 , it forms the set input for the latch circuits NOR1 and NOR2 when the power is turned on.
一方、インバータ回路IN3，IN4及びコンデン
サC3は、分周回路３の出力を遅延させる遅延回
路である。そして、この遅延出力と、上記分周出
力とを入力とする排他的論理和回路EXは、分周
出力の変化、すなわち、発振回路の動作を検出し
て、上記ラツチ回路NOR1，NOR2のリセツト信
号を形成するものである。 On the other hand, the inverter circuits IN 3 and IN 4 and the capacitor C 3 are delay circuits that delay the output of the frequency divider circuit 3. Then, the exclusive OR circuit EX, which receives this delayed output and the frequency-divided output, detects a change in the frequency-divided output, that is, the operation of the oscillator circuit, and outputs the latch circuits NOR 1 and NOR 2 . It forms a reset signal.
この回路の動作は、第３図に示す動作波形図を
参照して説明する。 The operation of this circuit will be explained with reference to the operational waveform diagram shown in FIG.
電源投入により、電圧Ｖが立ち下ると、積分回
路の出力Vaは、この積分出力を形成する。 When the voltage V falls when the power is turned on, the output Va of the integrating circuit forms this integrated output.
積分出力Vaがインバータ回路IN1のロジツク
スレツシヨルド電圧に達するまで、インバータ回
路IN1の出力ａのハイレベル“１”となる。この
ハイレベル信号ａにより、ラツチ回路NOR1，
NOR2は、セツトされ、その出力ｅをローレベル
“０”とする。これによりMISFETQ1′がオンし
て、MISFETQ1及び電圧比較回路１の動作によ
る定電圧出力動作と無関係に、供給電圧Ｖをその
まま出力するため、出力電圧VOUTは、供給電圧
レベルになる。 The output a of the inverter circuit IN1 remains at high level "1" until the integral output Va reaches the logic threshold voltage of the inverter circuit IN1 . This high level signal a causes the latch circuits NOR 1 ,
NOR 2 is set and makes its output e a low level "0". As a result, MISFETQ 1 ' turns on and outputs the supply voltage V as it is, regardless of the constant voltage output operation caused by the operation of MISFETQ 1 and the voltage comparator circuit 1, so that the output voltage V OUT becomes the supply voltage level.
この電圧供給により、発振回路２が発振を開始
して、所定の分周波出力ｂが同図に示すようにハ
イレベルからローレベルに変化（この逆でもよ
い）すると、その遅延信号ｃとこの分周出力ｂを
入力とする排他的論理和出力ｄは、上記遅延時間
だけハイレベル（“１”）となり、ラツチ回路
NOR1，NOR2のリセツト信号を形成して、この
ラツチ出力ｅをハイレベル（“１”）に変化させ
る。したがつて、MISFETQ1′がオフとなるた
め、MISFETQ1と電圧比較回路１の動作により、
基準電圧Vrefに一致するような定電圧出力VOUTが
得られる。 With this voltage supply, the oscillation circuit 2 starts oscillating, and when the predetermined frequency-divided wave output b changes from a high level to a low level (or vice versa) as shown in the figure, the delayed signal c and this The exclusive OR output d, which inputs the frequency output b, becomes high level (“1”) for the above delay time, and the latch circuit
A reset signal of NOR 1 and NOR 2 is formed to change the latch output e to a high level ("1"). Therefore, MISFETQ 1 ' is turned off, and due to the operation of MISFETQ 1 and voltage comparison circuit 1,
A constant voltage output V OUT matching the reference voltage V ref can be obtained.
上記ラツチ回路NOR1，NOR2のセツト入力
は、電源投入時にしか形成されないため、この状
態が保持され、発振回路２，分周回路３及び時計
用の論理回路４は、上記レベルシフトした定電圧
VOUTを電源電圧として動作する。 Since the set inputs of the latch circuits NOR 1 and NOR 2 are formed only when the power is turned on, this state is maintained, and the oscillation circuit 2, frequency dividing circuit 3, and clock logic circuit 4 are connected to the level-shifted constant voltage.
Operates with V OUT as the power supply voltage.
これにより、発振動作の立ち上りを損なうこと
なく、その低消費電力化を図ることができる。 This makes it possible to reduce power consumption without impairing the start-up of the oscillation operation.
この発明は、前記実施例に限定されず、供給電
圧の極性を考慮して、いずれの導電型の
MISFETを用いるものであつてもよく、論理回
路も同様に論理レベルの採り方により種々変形で
きる。 This invention is not limited to the above embodiments, and can be applied to any conductivity type in consideration of the polarity of the supply voltage.
MISFETs may be used, and the logic circuit can also be modified in various ways depending on how the logic levels are determined.
この発明は、電子式腕時計回路の他、電子式卓
上計算機等の各種の電子回路における定電圧出力
回路として広く利用できるものである。 The present invention can be widely used as a constant voltage output circuit in various electronic circuits such as electronic desk calculators as well as electronic wristwatch circuits.
第１図、第２図及び第４図は、それぞれこの発
明で使用される定電圧出力回路の回路図、第３図
は、この発明に用いる電圧比較回路の１実施例を
示す回路図、第５図は、この発明の動作説明のた
めの特性図、第６図は、この発明におけるクロツ
クパルスを形成する場合の１実施例を示す波形
図、第７図は、この発明を電子式時計に適用した
場合の１実施例を示す回路図、第８図は、その動
作波形図である。
１…電圧比較回路、２…発振回路、３…分周回
路、４…論理回路。
1, 2, and 4 are circuit diagrams of a constant voltage output circuit used in this invention, and FIG. 3 is a circuit diagram showing one embodiment of a voltage comparison circuit used in this invention, and FIG. Fig. 5 is a characteristic diagram for explaining the operation of this invention, Fig. 6 is a waveform diagram showing one embodiment of forming clock pulses in this invention, and Fig. 7 is an example of applying this invention to an electronic timepiece. FIG. 8 is a circuit diagram showing one embodiment of the present invention, and is an operational waveform diagram thereof. 1... Voltage comparison circuit, 2... Oscillation circuit, 3... Frequency dividing circuit, 4... Logic circuit.
Claims (1)
力を形成する定電圧出力回路と、 その電源被供給端子が上記定電圧出力回路の出
力端子に接続されてなる発振回路と、 上記発振回路の出力を受ける分周回路と、 上記電源端子への電源電圧の投入を検出するこ
とによつて上記電源端子の電源電圧を上記発振回
路の電源被供給用端子へ直接的に供給せしめ、か
つ上記発振回路の出力に基いて上記分周回路から
パルスが出力されたことを検出することによつて
上記発振回路が上記定電圧出力によつて動作され
るようにする制御手段と、 を備えてなることを特徴とする電子回路。 ２ 上記制御手段は、上記電源端子への電源の投
入を検出する第１検出手段と、上記発振回路の発
振出力に基づくパルス信号を検出する第２検出手
段と、上記第１検出手段の検出出力によつて上記
電源端子の電源電圧を上記発振回路に直接的に供
給せしめるところの第１出力状態にされ上記第２
検出手段の検出出力によつて上記電源電圧の電圧
を上記定電圧出力回路を介して上記発振回路に供
給せしめるところの第２出力状態にされるラツチ
回路と、上記電源端子と上記電源被供給用端子と
の間に設けられ上記ラツチ回路の出力によつてス
イツチ制御される第IMISFETとを備えてなるこ
とを特徴とする特許請求の範囲第１項記載の電子
回路。 ３ 上記定電圧出力回路は、上記発振回路に供給
される電源電圧と基準電圧とを比較することによ
つて制御電圧を形成する電圧比較回路と、上記電
源端子と上記発振回路の電源端子間に設けられ上
記制御電圧によつて制御される第2MISFETとか
らなり、上記電圧比較回路はクロツクドライブに
よつて間欠的に動作されるものであることを特徴
とする特許請求の範囲第１項、又は第２項記載の
電子回路。 ４ 上記発振回路及び上記分周回路は、時計用回
路を構成してなり、上記発振回路は水晶発振回路
からなることを特徴とする特許請求の範囲第１項
ないし第３項のうちの１に記載の電子回路。[Scope of Claims] 1. A power supply terminal to which a power supply voltage is supplied; a constant voltage output circuit that receives the power supply voltage via the power supply terminal and forms a constant voltage output; and a terminal to which the power is supplied is connected to the constant voltage output circuit. an oscillation circuit connected to an output terminal of the oscillation circuit; a frequency dividing circuit that receives the output of the oscillation circuit; and a frequency dividing circuit that receives the output of the oscillation circuit; By supplying power directly to the terminal to which power is supplied, and by detecting that a pulse is output from the frequency dividing circuit based on the output of the oscillation circuit, the oscillation circuit is activated by the constant voltage output. 1. An electronic circuit comprising: a control means for causing the circuit to operate according to the conditions; 2. The control means includes a first detection means for detecting the application of power to the power supply terminal, a second detection means for detecting a pulse signal based on the oscillation output of the oscillation circuit, and a detection output of the first detection means. The second output state is set to a first output state in which the power supply voltage of the power supply terminal is directly supplied to the oscillation circuit.
a latch circuit that is set to a second output state for supplying the voltage of the power supply voltage to the oscillation circuit via the constant voltage output circuit according to the detection output of the detection means, the power supply terminal and the power supply terminal; 2. The electronic circuit according to claim 1, further comprising a second IMISFET provided between the first and second terminals and which is switch-controlled by the output of the latch circuit. 3. The constant voltage output circuit includes a voltage comparison circuit that forms a control voltage by comparing the power supply voltage supplied to the oscillation circuit with a reference voltage, and a voltage comparison circuit that forms a control voltage by comparing the power supply voltage supplied to the oscillation circuit with a reference voltage; A second MISFET is provided and controlled by the control voltage, and the voltage comparison circuit is intermittently operated by a clock drive. Or the electronic circuit according to item 2. 4. According to any one of claims 1 to 3, the oscillation circuit and the frequency dividing circuit constitute a clock circuit, and the oscillation circuit is a crystal oscillation circuit. The electronic circuit described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59152908A JPS60122417A (en) | 1984-07-25 | 1984-07-25 | Constant voltage output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59152908A JPS60122417A (en) | 1984-07-25 | 1984-07-25 | Constant voltage output circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3554578A Division JPS54129348A (en) | 1978-03-08 | 1978-03-29 | Constant voltage output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60122417A JPS60122417A (en) | 1985-06-29 |
| JPH0547846B2 true JPH0547846B2 (en) | 1993-07-19 |
Family
ID=15550767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59152908A Granted JPS60122417A (en) | 1984-07-25 | 1984-07-25 | Constant voltage output circuit |
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| Country | Link |
|---|---|
| JP (1) | JPS60122417A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4514205Y1 (en) * | 1966-07-08 | 1970-06-16 | ||
| JPS5172470A (en) * | 1974-12-20 | 1976-06-23 | Citizen Watch Co Ltd | |
| JPS5238327B2 (en) * | 1972-04-27 | 1977-09-28 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238327U (en) * | 1975-09-10 | 1977-03-18 |
-
1984
- 1984-07-25 JP JP59152908A patent/JPS60122417A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4514205Y1 (en) * | 1966-07-08 | 1970-06-16 | ||
| JPS5238327B2 (en) * | 1972-04-27 | 1977-09-28 | ||
| JPS5172470A (en) * | 1974-12-20 | 1976-06-23 | Citizen Watch Co Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60122417A (en) | 1985-06-29 |
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