JPH0546467A - Dram controller and memory system using the same - Google Patents
Dram controller and memory system using the sameInfo
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- JPH0546467A JPH0546467A JP3030745A JP3074591A JPH0546467A JP H0546467 A JPH0546467 A JP H0546467A JP 3030745 A JP3030745 A JP 3030745A JP 3074591 A JP3074591 A JP 3074591A JP H0546467 A JPH0546467 A JP H0546467A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はDRAM(ダイナミック
・ランダム・アクセス・メモリ)制御装置及びこれを用
いたメモリシステムの改良に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DRAM (Dynamic Random Access Memory) controller and an improvement in a memory system using the same.
【0002】[0002]
【従来の技術】従来より普通のDRAM、例えば「TC
511001P」(1988年版“東芝MOSメモリ”
データブック((株)東芝 発行),P189〜211
参照)では多様なアクセス形式がサポートされており、
その中でもニブルモードは4つまでの連続したアドレス
のデータを高速に読み書きできる便利なモードである。
従って、コンピュータのメモリシステムとして、1〜4
ワードアクセスを可能とするものを用意すれば、コンピ
ュータの処理速度を向上させることができる。2. Description of the Related Art Conventional DRAMs such as "TC"
511001P "(1988 version" Toshiba MOS memory ")
Data Book (published by Toshiba Corporation), P189-211
Various access formats are supported,
Among them, the nibble mode is a convenient mode in which data of up to four consecutive addresses can be read and written at high speed.
Therefore, as a computer memory system, 1 to 4
If a word-accessible one is prepared, the processing speed of the computer can be improved.
【0003】ところで、コンピュータの表示装置として
良く使われるビットマップディスプレイにはその画像情
報を蓄える画像メモリとして、「TC524256P」
(1988年版“東芝MOSメモリ”データブック
((株)東芝 発行),P668〜700参照)等が使
われるが、これらは例外なくニブルモードをサポートし
ていない。By the way, a bit map display, which is often used as a display device of a computer, has an "TC524256P" as an image memory for storing the image information.
(See TOSHIBA MOS MEMORY data book 1988 edition (Toshiba Corp.), P668-700), etc., but they do not support nibble mode without exception.
【0004】従って、普通のDRAMと画像メモリとを
含むメモリシステムが必要な場合、従来は次の2つのい
ずれかの構成をとっていた。Therefore, when a memory system including an ordinary DRAM and an image memory is required, conventionally, either one of the following two configurations is adopted.
【0005】1)メモリシステムとして1ワードアクセ
スしかサポートしない。1) The memory system supports only one word access.
【0006】2)普通のDRAMへのアクセスは1〜4
ワードアクセスを許すが、画像メモリへのアクセスでは
1ワードアクセスのみとする。2) 1-4 access to ordinary DRAM
Word access is allowed, but only one word is accessed for accessing the image memory.
【0007】[0007]
【発明が解決しようとする課題】しかしながら、1)で
はメモリシステム全体の処理速度が低下してしまうとい
う問題があった。また、2)では処理速度の低下は少な
いが、アドレスが画像メモリアドレスか否かでアクセス
形式に制限が付くのでソフトウエアの負担が増加してし
まうという問題があった。However, in 1), there is a problem that the processing speed of the entire memory system decreases. Further, in 2), the processing speed does not decrease much, but there is a problem that the load on the software increases because the access format is limited depending on whether the address is an image memory address or not.
【0008】これらのDRAMを制御するDRAM制御
装置としては、例えば「SN74ACT4503」(1
989年版“メモリ周辺LSI”データブック(日本テ
キサスインスツルメンツ(株) 発行),P61〜78
参照)や「SN74ALS6301」(1989年版
“メモリ周辺LSI”データブック(日本テキサスイン
スツルメンツ(株) 発行),P101〜120参照)
があるが、これらを用いたのでは前述したように画像メ
モリそのものがニブルモードをサポートしていないの
で、画像メモリにニブルモードでアクセスすることはで
きなかった。As a DRAM control device for controlling these DRAMs, for example, "SN74ACT4503" (1
989 Edition "Memory Peripheral LSI" Data Book (Published by Texas Instruments Japan Ltd.), P61-78
Or "SN74ALS6301" (1989 version "Memory Peripheral LSI" data book (published by Texas Instruments Japan Ltd.), P101-120).
However, when these are used, the image memory itself does not support the nibble mode as described above, and therefore the image memory cannot be accessed in the nibble mode.
【0009】本発明はニブルモードアクセスをサポート
していないDRAMに対して、あたかもニブルモードア
クセスが行われたかのようにメモリアクセスし得るDR
AM制御装置及びこれを用いたメモリシステムを実現す
るものである。According to the present invention, a DRAM which does not support nibble mode access can perform memory access as if the nibble mode access was performed.
The present invention realizes an AM control device and a memory system using the same.
【0010】[0010]
【課題を解決するための手段】本発明では前記目的を達
成するため、請求項1として、上位装置より出力された
アドレス信号と、1ワードアクセス乃至4ワードアクセ
スのいずれのアクセスモードを指定しているかを示すモ
−ド信号とに基いて、DRAMからなる複数のメモリバ
ンクにアクセスするDRAM制御装置において、アドレ
ス信号中のロウアドレスをラッチする第1のラッチと、
アドレス信号中のカラムアドレスをラッチする第2のラ
ッチと、第1及び第2のラッチにラッチされたロウアド
レス又はカラムアドレスのいずれか一方を出力するマル
チプレクサと、アドレス信号中の所定のビット及びモ−
ド信号をデコ−ドし、各アクセスモードに対応した所定
のタイミング信号を発生するデコーダと、デコーダから
のタイミング信号に基いてマルチプレクサを切替えると
ともにロウアドレスクロック及び各メモリバンクに対応
したカラムアドレスクロックを発生するタイミングコン
トローラとを備えたDRAM制御装置、また、請求項2
として、デコーダからのタイミング信号に基いてマルチ
プレクサを切替えるとともにロウアドレスクロック及び
各メモリバンクに対応したカラムアドレスクロックを発
生し、さらにマルチプレクサより出力されるカラムアド
レスの所定のビットを制御するタイミングコントローラ
を備えた請求項1記載のDRAM制御装置、また、請求
項3として、請求項2記載のDRAM制御装置と、ペー
ジモードをサポートする2つのDRAMからなる偶アド
レスメモリバンク及び奇アドレスメモリバンクとを備え
たメモリシステムを提案する。In order to achieve the above object, the present invention provides claim 1 by specifying an address signal output from a host device and an access mode of 1 word access to 4 word access. A first latch for latching a row address in an address signal in a DRAM control device for accessing a plurality of memory banks composed of DRAMs based on a mode signal indicating whether
A second latch that latches the column address in the address signal, a multiplexer that outputs either the row address or the column address latched by the first and second latches, and a predetermined bit and the mode in the address signal. −
The decoder that decodes the read signal and generates a predetermined timing signal corresponding to each access mode, and switches the multiplexer based on the timing signal from the decoder, and switches the row address clock and the column address clock corresponding to each memory bank. 3. A DRAM controller including a timing controller for generating the signal, and a DRAM controller.
The timing controller controls the multiplexer based on the timing signal from the decoder, generates the row address clock and the column address clock corresponding to each memory bank, and controls a predetermined bit of the column address output from the multiplexer. A DRAM controller according to claim 1, and a DRAM controller according to claim 2 as claim 3, and an even address memory bank and an odd address memory bank composed of two DRAMs supporting a page mode. Propose a memory system.
【0011】[0011]
【作用】本発明の請求項1によれば、アドレス信号中の
ロウアドレス及びカラムアドレスは第1及び第2のラッ
チにそれぞれラッチされる。また、アドレス信号中の所
定のビット及びモ−ド信号はデコーダに入力されデコー
ドされ、該当アクセスモードに対応した所定のタイミン
グ信号がタイミングコントローラに出力される。タイミ
ングコントローラは前記所定のタイミング信号に基いて
マルチプレクサを切替えるため、第1及び第2のラッチ
にラッチされたアドレス信号中のロウアドレス又はカラ
ムアドレスの一方が各メモリバンクに出力され、また、
該タイミングコントローラからロウアドレスクロック及
び各メモリバンクに対応したカラムアドレスクロックが
出力され、これによって各メモリバンクがアクセスされ
る。According to the first aspect of the present invention, the row address and the column address in the address signal are latched by the first and second latches, respectively. Further, a predetermined bit in the address signal and a mode signal are input to the decoder and decoded, and a predetermined timing signal corresponding to the access mode is output to the timing controller. Since the timing controller switches the multiplexer based on the predetermined timing signal, one of the row address and the column address in the address signal latched by the first and second latches is output to each memory bank, and
The timing controller outputs a row address clock and a column address clock corresponding to each memory bank, thereby accessing each memory bank.
【0012】また、請求項2によれば、タイミングコン
トローラによりカラムアドレスの所定のビットが制御さ
れ、これによってメモリバンクの数よりワード数の多い
アクセスモードによるアクセスが可能となる。Further, according to the second aspect, the timing controller controls a predetermined bit of the column address, which enables access in an access mode in which the number of words is larger than the number of memory banks.
【0013】また、請求項3によれば、カラムアドレス
の所定のビットを制御することにより偶アドレスメモリ
バンク及び奇アドレスメモリバンクに対するアドレスを
切替えることができ、これによって、4ワードアクセス
が可能となる。According to a third aspect of the present invention, the address for the even address memory bank and the odd address memory bank can be switched by controlling a predetermined bit of the column address, thereby enabling 4-word access. ..
【0014】[0014]
【実施例】図1は本発明のメモリシステムの第1の実施
例の概要を示すもので、図中、1はDRAM制御装置
(以下、メモリコントローラと称す。)、2,3はDR
AMからなる画像メモリである。メモリコントローラ1
には19ビットのアドレス信号AD、該アドレス信号A
Dが有効であるタイミングを示すアドレスストローブ信
号AS、メモリアクセスの種類を示すモード信号M1、
M0及びメモリアクセスのタイミングを作るための基本
クロックCKが図示しないメモリアクセスを行う上位装
置(例えば、CPU)から入力されている。モード信号
M1、M0によってメモリアクセスのモードは例えば、
表1のように定義されている。1 shows the outline of a first embodiment of a memory system according to the present invention, in which 1 is a DRAM controller (hereinafter referred to as a memory controller) and 2 and 3 are DRs.
An image memory composed of AM. Memory controller 1
Is a 19-bit address signal AD and the address signal A
An address strobe signal AS indicating the timing when D is valid, a mode signal M1 indicating the type of memory access,
The M0 and the basic clock CK for creating the memory access timing are input from a host device (for example, CPU) (not shown) that performs memory access. The mode of memory access according to the mode signals M1 and M0 is, for example,
It is defined as in Table 1.
【0015】[0015]
【表1】 [Table 1]
【0016】また、メモリコントローラ1からはロウア
ドレス及びカラムアドレスをマルチプレクスしたアドレ
スMA8〜0が画像メモリ2,3に供給されている。さ
らに、画像メモリ2及び3にはそれぞれRAS0,CA
S0及びRAS1,CAS1のアドレスラッチクロック
のペアが別々に供給されている。この際、クロックRA
S0,CAS0が入力される画像メモリ2は偶アドレス
メモリバンクを構成し、また、クロックRAS1,CA
S1が入力される画像メモリ3は奇アドレスメモリバン
クを構成する。なお、画像メモリ2,3へのデータバス
については本発明とは直接関係しないので図示しない。Further, from the memory controller 1, addresses MA8 to 0, which are multiplexed row and column addresses, are supplied to the image memories 2 and 3. Further, the image memories 2 and 3 have RAS0 and CA, respectively.
A pair of address latch clocks S0, RAS1, and CAS1 are supplied separately. At this time, the clock RA
The image memory 2 to which S0 and CAS0 are input constitutes an even address memory bank, and clocks RAS1 and CA
The image memory 3 to which S1 is input forms an odd address memory bank. The data bus to the image memories 2 and 3 is not shown because it is not directly related to the present invention.
【0017】図2は前記メモリコントローラ1の詳細を
示すもので、図中、4,5は9ビットのラッチ、6は9
ビットのマルチプレクサ、7はデコーダ、8はタイミン
グコントローラ、9はオアゲートである。FIG. 2 shows the details of the memory controller 1. In FIG. 2, 4 and 5 are 9-bit latches, and 6 is 9.
A bit multiplexer, 7 is a decoder, 8 is a timing controller, and 9 is an OR gate.
【0018】前述した19ビットのアドレス信号ADの
うち、上位18ビットは9ビットずつラッチ4及び5に
よってラッチされ、マルチプレクサ6を介してマルチプ
レクスされてアドレスMA8〜0となる。ここで、アド
レスMA0についてはオアゲート9によりタイミングコ
ントローラ8からの信号10との論理和がとられてお
り、任意のタイミングでハイ(H)レベルにできる如く
なっている。また、アドレス信号ADの最下位ビット及
びモード信号M1,M0はデコーダ7に入力され、ここ
でデコードされ、その出力はタイミングコントローラ8
に入力される。タイミングコントローラ8からはデコー
ダ7の出力11及び基本クロックCKに基いて、クロッ
クRAS1,RAS0,CAS1,CAS0、アドレス
切替え信号12、アドレスMA0をHレベルにする信号
10が発生されている。Of the 19-bit address signal AD described above, the upper 18 bits are latched by the latches 4 and 5 by 9 bits each, and are multiplexed via the multiplexer 6 to become the addresses MA8-0. Here, the address MA0 is ORed with the signal 10 from the timing controller 8 by the OR gate 9 so that it can be set to the high (H) level at an arbitrary timing. The least significant bit of the address signal AD and the mode signals M1 and M0 are input to the decoder 7 where they are decoded and their outputs are output to the timing controller 8.
Entered in. Based on the output 11 of the decoder 7 and the basic clock CK, the timing controller 8 generates clocks RAS1, RAS0, CAS1, CAS0, an address switching signal 12, and a signal 10 for setting the address MA0 to the H level.
【0019】なお、画像メモリとしてDRAMを用いて
いるから、実際にはリフレッシュコントロール回路が必
要であるが、本発明に直接関係ないので図示しない。Since a DRAM is used as the image memory, a refresh control circuit is actually required, but it is not shown because it is not directly related to the present invention.
【0020】次に、図3のタイミングチャートを用いて
前記実施例の動作を説明するが、ここでは4ワードの読
み出しの場合を示す。Next, the operation of the above embodiment will be described with reference to the timing chart of FIG. 3, but here, the case of reading four words is shown.
【0021】図3において、クロックCKの「1」の前
のタイミングで19ビットのアドレス信号AD及びモー
ド信号M1,M0がストローブ信号ASによってラッチ
され、その値が確定している(図示していない)とする
と、アドレスMA8〜0はクロックCKの「1」の立下
りでその値が確定し、クロックRAS1,RAS0はク
ロックCKの「2」の立上りでロー(L)レベルにな
り、ロウアドレス、例えばRADが画像メモリ2,3に
取込まれる。In FIG. 3, the 19-bit address signal AD and the mode signals M1 and M0 are latched by the strobe signal AS at the timing before "1" of the clock CK, and their values are fixed (not shown). ), The values of the addresses MA8 to 0 are determined at the falling edge of the clock CK at "1", and the clocks RAS1 and RAS0 go to the low (L) level at the rising edge of the clock CK at "2". For example, RAD is taken into the image memories 2 and 3.
【0022】次に、クロックCKの「2」の立下りでア
ドレスMA8〜0にカラムアドレス、例えばCADが出
力されると、クロックCKの「3」の立上りでクロック
CAS0のみが立下り、偶アドレスメモリバンク、即ち
画像メモリ2のデータ(Data0)がデータバスに読
み出される。クロックCAS0がクロックCKの「4」
の立下りでHレベルになり、クロックCKの「5」の立
上りでクロックCAS1が立下ると、今度は奇アドレス
メモリバンク、即ち画像メモリ3のデータ(Data
1)が読み出される。さらに、クロックCKの「6」の
立下りでクロックCAS1がHレベルになると同時にア
ドレスMA0がHレベルとなり、画像メモリ2,3より
次のカラムアドレス、即ちCAD+1のデータ(Dat
a2,Data3)がクロックCAS0,CAS1が立
下り毎に読み出される。Next, when a column address, for example CAD, is output to the addresses MA8 to 0 at the falling edge of the clock CK at "2", only the clock CAS0 falls at the rising edge of the clock CK at "3" and an even address. The data (Data0) of the memory bank, that is, the image memory 2 is read to the data bus. Clock CAS0 is "4" of clock CK
When the clock CAS1 falls at the rising edge of the clock CK of "5", the odd address memory bank, that is, the data (Data
1) is read. Further, at the fall of "6" of the clock CK, the clock CAS1 becomes H level and at the same time the address MA0 becomes H level, and the next column address from the image memories 2 and 3, that is, the data of CAD + 1 (Dat
a2, Data3) are read every time the clocks CAS0, CAS1 fall.
【0023】なお、ここで、クロックRAS1,RAS
0がLレベルのまま、カラムアドレスを変えてデータが
読み出せるのは画像メモリのページモードを利用してい
るからである。Here, here, the clocks RAS1, RAS
The reason why the data can be read by changing the column address while 0 is at the L level is that the page mode of the image memory is used.
【0024】このようにクロックRAS1,RAS0を
Lレベルに保ったまま、クロックCAS0及びCAS1
を交互にLレベルにし、また、最初にクロックCAS1
がLレベルになった後でアドレスMA0をLレベルから
Hレベルにすることにより、元のアドレス信号ADの最
下位2ビットに注目していれば、「00」番地のDat
a0、「01」番地のData1、「10」番地のDa
ta2,「11」番地のData3が順に読み出された
ことになる。この一連の読み出しにはクロックCKで
「12」クロック必要となる。In this way, while keeping the clocks RAS1 and RAS0 at the L level, the clocks CAS0 and CAS1 are
Are alternately set to the L level, and the clock CAS1 is set first.
If the attention is paid to the least significant 2 bits of the original address signal AD by changing the address MA0 from the L level to the H level after the address becomes L level, the Dat at the address "00" is displayed.
a0, Data1 at address "01", Da at address "10"
This means that Data2 at the address ta2 and "11" is sequentially read. For this series of reading, "12" clocks are required for the clock CK.
【0025】一方、1ワードのみの読み出しの場合に
は、クロックCKの「2」の立上りで奇数アドレスをア
クセスする時はクロックRAS1、偶数アドレスをアク
セスする時はクロックRAS0のみがLレベルになり、
クロックCKの「3」の立上りでクロックRAS1に対
応するクロックCAS1又はクロックRAS0に対応す
るクロックCAS0のみがLレベルになることにより、
1ワードのみ読み出すことができる。この場合、1ワー
ドの読み出しにはクロックCKで「6」クロック必要と
なる。On the other hand, in the case of reading only one word, only the clock RAS1 becomes L level when the odd address is accessed at the rising edge of the clock CK, and only the clock RAS0 becomes L level when the even address is accessed,
Only the clock CAS1 corresponding to the clock RAS1 or the clock CAS0 corresponding to the clock RAS0 becomes the L level at the rising of "3" of the clock CK,
Only one word can be read. In this case, to read one word, "6" clocks are required for the clock CK.
【0026】従って、1ワードアクセスを用いて4ワー
ドのデータを読み出すにはクロックCKで「24」クロ
ック必要となるが、前述した4ワードアクセスモードを
用いれば、半分の「12」クロックで済み、高速にデー
タアクセスを行うことができる。なお、データ書き込み
の場合も基本的に同様である。また、2ワードアクセス
モード或いは3ワードアクセスモードの時は、それぞれ
クロックCKの「7」クロック或いは「9」クロックま
での動作を行うことになる。Therefore, in order to read 4-word data using 1-word access, "24" clocks are required for the clock CK, but if the 4-word access mode described above is used, half the "12" clocks are required. Data can be accessed at high speed. The same applies to the case of data writing. Further, in the 2-word access mode or the 3-word access mode, the operation is performed up to "7" clock or "9" clock of the clock CK, respectively.
【0027】前記第1の実施例における4ワードアクセ
スモードのタイミングは普通のDRAMのニブルモード
アクセスと同一なので、メモリシステム全体でニブルモ
ードアクセスを可能とすることができ、前述したような
不具合は発生しない。Since the timing of the 4-word access mode in the first embodiment is the same as the nibble mode access of a normal DRAM, the nibble mode access can be made possible in the entire memory system, and the above-mentioned inconvenience occurs. do not do.
【0028】ところで、前記第1の実施例ではニブルモ
ードアクセスを達成するため、偶アドレスメモリバンク
及び奇アドレスメモリバンクに対応する2つの画像メモ
リを用意すれば良かったが、その画像メモリとしてはペ
ージモードをサポートするDRAMでなければならなか
った。By the way, in the first embodiment, in order to achieve the nibble mode access, it suffices to prepare two image memories corresponding to the even address memory bank and the odd address memory bank. It had to be a DRAM that supported the mode.
【0029】図4は前述した点を改良した本発明の第2
の実施例を示すもので、図中、21はDRAM制御装置
(メモリコントローラ)、22,23,24,25は画
像メモリである。画像メモリ22,23,24,25は
アドレス信号ADの最下位2ビット「00」,「0
1」,「10」,「11」にそれぞれ対応する4つのメ
モリであり、ページモードをサポートする必要はない。FIG. 4 shows a second embodiment of the present invention in which the above-mentioned points are improved.
In the figure, 21 is a DRAM control device (memory controller), and 22, 23, 24 and 25 are image memories. The image memories 22, 23, 24 and 25 have the least significant 2 bits “00” and “0” of the address signal AD.
There are four memories corresponding to 1 ”,“ 10 ”, and“ 11 ”, respectively, and it is not necessary to support the page mode.
【0030】図5はこの実施例のタイミングチャートで
ある。第1の実施例と異なるのはカラムアドレスCAD
がアクセスの途中で変化しなくなったことと、クロック
CASi(i=0〜3)がクロックCAS0から順次L
レベルになり、データがData0〜Data3と読み
出されることである。なお、1ワードアクセスの場合は
クロックRASi,CASiの1組だけがアクティブと
なり、メモリアクセスが行われる。FIG. 5 is a timing chart of this embodiment. The difference from the first embodiment is the column address CAD.
No longer changes during the access, and the clock CASi (i = 0 to 3) is sequentially changed from the clock CAS0 to L.
That is, the level is reached and the data is read out as Data0 to Data3. In the case of 1-word access, only one set of clocks RASi and CASi is active, and memory access is performed.
【0031】[0031]
【発明の効果】以上説明したように本発明の請求項1に
よれば、各メモリバンクに対してアクセスモードに応じ
たロウアドレス及びカラムアドレス並びにロウアドレス
クロック及びカラムアドレスクロックを供給でき、これ
によって、ニブルモードをサポートしていないDRAM
からなる複数のメモリバンクに対して見かけ上、ニブル
モードと同じタイミングでメモリアクセスでき、従っ
て、データ転送速度を向上させることができ、コンピュ
ータシステム等の性能を向上させることができる。As described above, according to the first aspect of the present invention, the row address and the column address and the row address clock and the column address clock according to the access mode can be supplied to each memory bank. , DRAM that does not support nibble mode
Apparently, the plurality of memory banks can be accessed at the same timing as in the nibble mode, so that the data transfer rate can be improved and the performance of the computer system or the like can be improved.
【0032】また、本発明の請求項2によれば、タイミ
ングコントローラによりカラムアドレスの所定のビット
を制御でき、これによってメモリバンクの数よりワード
数の多いアクセスモードによるアクセスを実行できる。Further, according to the second aspect of the present invention, the timing controller can control a predetermined bit of the column address, so that the access can be executed in the access mode in which the number of words is larger than the number of memory banks.
【0033】また、本発明の請求項3によれば、偶アド
レスメモリバンク及び奇アドレスメモリバンクに対する
カラムアドレスを切替えることができ、これによって、
4ワードアクセスが可能となり、従って、2つのDRA
Mを用いて4ワードアクセスを実行可能なシステムを実
現できる。According to the third aspect of the present invention, the column address for the even address memory bank and the odd address memory bank can be switched, whereby the column address can be switched.
4 word access is possible and therefore 2 DRAs
A system capable of executing 4-word access can be realized by using M.
【図1】 本発明の第1の実施例を示す構成図FIG. 1 is a configuration diagram showing a first embodiment of the present invention.
【図2】 図1中のDRAM制御装置の詳細を示す構成
図FIG. 2 is a configuration diagram showing details of a DRAM control device in FIG.
【図3】 図1及び図2に示す装置のタイミングチャー
トFIG. 3 is a timing chart of the device shown in FIGS. 1 and 2.
【図4】 本発明の第2の実施例を示す構成図FIG. 4 is a configuration diagram showing a second embodiment of the present invention.
【図5】 図4に示す装置のタイミングチャート5 is a timing chart of the device shown in FIG.
1,21…メモリコントローラ、2,3,22,23,
24,25…画像メモリ、4,5…ラッチ、6…マルチ
プレクサ、7…デコーダ、8…タイミングコントロー
ラ、9…オアゲート。1, 21 ... Memory controller, 2, 3, 22, 23,
24, 25 ... Image memory, 4, 5 ... Latch, 6 ... Multiplexer, 7 ... Decoder, 8 ... Timing controller, 9 ... OR gate.
Claims (3)
と、1ワードアクセス乃至4ワードアクセスのいずれの
アクセスモードを指定しているかを示すモ−ド信号とに
基いて、DRAMからなる複数のメモリバンクにアクセ
スするDRAM制御装置において、アドレス信号中のロ
ウアドレスをラッチする第1のラッチと、アドレス信号
中のカラムアドレスをラッチする第2のラッチと、第1
及び第2のラッチにラッチされたロウアドレス又はカラ
ムアドレスのいずれか一方を出力するマルチプレクサ
と、アドレス信号中の所定のビット及びモ−ド信号をデ
コ−ドし、各アクセスモードに対応した所定のタイミン
グ信号を発生するデコーダと、デコーダからのタイミン
グ信号に基いてマルチプレクサを切替えるとともにロウ
アドレスクロック及び各メモリバンクに対応したカラム
アドレスクロックを発生するタイミングコントローラと
を備えたことを特徴とするDRAM制御装置。1. A plurality of memory banks comprising DRAMs based on an address signal output from a higher-level device and a mode signal indicating which one of a 1-word access mode and a 4-word access mode is designated. In a DRAM control device for accessing a first address, a first latch for latching a row address in an address signal, a second latch for latching a column address in an address signal, and a first latch
And a multiplexer which outputs either the row address or the column address latched by the second latch, and a predetermined bit and a mode signal in the address signal are decoded to obtain a predetermined bit corresponding to each access mode. A DRAM control device comprising: a decoder for generating a timing signal; and a timing controller for switching a multiplexer based on the timing signal from the decoder and for generating a row address clock and a column address clock corresponding to each memory bank. ..
マルチプレクサを切替えるとともにロウアドレスクロッ
ク及び各メモリバンクに対応したカラムアドレスクロッ
クを発生し、さらにマルチプレクサより出力されるカラ
ムアドレスの所定のビットを制御するタイミングコント
ローラを備えたことを特徴とする請求項1記載のDRA
M制御装置。2. A timing for switching a multiplexer based on a timing signal from a decoder, generating a row address clock and a column address clock corresponding to each memory bank, and controlling a predetermined bit of a column address output from the multiplexer. The DRA according to claim 1, further comprising a controller.
M control device.
ージモードをサポートする2つのDRAMからなる偶ア
ドレスメモリバンク及び奇アドレスメモリバンクとを備
えたことを特徴とするメモリシステム。3. A memory system comprising: the DRAM control device according to claim 2; and an even address memory bank and an odd address memory bank formed of two DRAMs that support a page mode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3030745A JPH0546467A (en) | 1991-02-26 | 1991-02-26 | Dram controller and memory system using the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3030745A JPH0546467A (en) | 1991-02-26 | 1991-02-26 | Dram controller and memory system using the same |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0546467A true JPH0546467A (en) | 1993-02-26 |
Family
ID=12312219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3030745A Pending JPH0546467A (en) | 1991-02-26 | 1991-02-26 | Dram controller and memory system using the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0546467A (en) |
-
1991
- 1991-02-26 JP JP3030745A patent/JPH0546467A/en active Pending
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