JPH0541804A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH0541804A JPH0541804A JP3195248A JP19524891A JPH0541804A JP H0541804 A JPH0541804 A JP H0541804A JP 3195248 A JP3195248 A JP 3195248A JP 19524891 A JP19524891 A JP 19524891A JP H0541804 A JPH0541804 A JP H0541804A
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Abstract
(57)【要約】
【目的】 画像データの圧縮送受信を高速化する。
【構成】 カメラによる撮影画像は、入力端子１８、Ａ
／Ｄ変換器２０、メモリ制御回路１２及びバス選択スイ
ッチ１６を介して画像メモリ１０に書き込まれる。メモ
リ制御回路１２は、バス選択スイッチ１６を垂直ブラン
キング期間には圧縮／伸長処理回路１４側に、それ以外
にはメモリ制御回路１２側に接続する。画像メモリ１０
からメモリ制御回路１２に読み出された画像データは、
Ｄ／Ａ変換器２２及びビデオ・エンコーダ２４を介して
モニタ２６に印加され、映像表示される。画像メモリ１
０から圧縮／伸長処理回路１４に読み出された画像デー
タは圧縮され、圧縮データはシステム・バス３８を介し
て通信制御回路２８に転送され、回線に送出される。
／Ｄ変換器２０、メモリ制御回路１２及びバス選択スイ
ッチ１６を介して画像メモリ１０に書き込まれる。メモ
リ制御回路１２は、バス選択スイッチ１６を垂直ブラン
キング期間には圧縮／伸長処理回路１４側に、それ以外
にはメモリ制御回路１２側に接続する。画像メモリ１０
からメモリ制御回路１２に読み出された画像データは、
Ｄ／Ａ変換器２２及びビデオ・エンコーダ２４を介して
モニタ２６に印加され、映像表示される。画像メモリ１
０から圧縮／伸長処理回路１４に読み出された画像デー
タは圧縮され、圧縮データはシステム・バス３８を介し
て通信制御回路２８に転送され、回線に送出される。
Description
【０００１】
【産業上の利用分野】本発明は画像処理装置に関し、よ
り具体的には、テレビ電話等のような静止画伝送装置に
組み込まれる画像処理装置に関する。
り具体的には、テレビ電話等のような静止画伝送装置に
組み込まれる画像処理装置に関する。
【０００２】
【従来の技術】上述のような静止画伝送装置では、送信
したい画像は、一旦、画像メモリに格納され、モニタ出
力用にビデオ・レートで読み出されつつ、圧縮／伸長処
理回路により圧縮され、電話回線などの伝送媒体に送出
される。
したい画像は、一旦、画像メモリに格納され、モニタ出
力用にビデオ・レートで読み出されつつ、圧縮／伸長処
理回路により圧縮され、電話回線などの伝送媒体に送出
される。
【０００３】例えば、画像メモリ、圧縮／伸長処理回
路、ＮＣＵなどの通信制御回路、全体を制御するＣＰ
Ｕ、当該ＣＰＵのためのＲＯＭやＲＡＭ、当該ＣＰＵに
所定の指示を入力するための操作装置などを、共通のシ
ステム・バスに接続する。そして、当該画像メモリとし
て例えばデュアル・ポート・ランダム・アクセス・メモ
リを使用し、カメラからの撮影映像をメモリ制御回路を
介して当該画像メモリに書き込み、当該画像メモリのシ
リアル出力から読み出した画像データをメモリ制御回路
を介してモニタ出力する。当該画像メモリの画像データ
は、別の出力ポートからシステム・バスを介して圧縮／
伸長処理回路に転送され、圧縮／伸長処理回路は、シス
テム・バス接続するＲＡＭなどを利用して画像データを
圧縮する。
路、ＮＣＵなどの通信制御回路、全体を制御するＣＰ
Ｕ、当該ＣＰＵのためのＲＯＭやＲＡＭ、当該ＣＰＵに
所定の指示を入力するための操作装置などを、共通のシ
ステム・バスに接続する。そして、当該画像メモリとし
て例えばデュアル・ポート・ランダム・アクセス・メモ
リを使用し、カメラからの撮影映像をメモリ制御回路を
介して当該画像メモリに書き込み、当該画像メモリのシ
リアル出力から読み出した画像データをメモリ制御回路
を介してモニタ出力する。当該画像メモリの画像データ
は、別の出力ポートからシステム・バスを介して圧縮／
伸長処理回路に転送され、圧縮／伸長処理回路は、シス
テム・バス接続するＲＡＭなどを利用して画像データを
圧縮する。
【０００４】また、受信データは圧縮／伸長処理回路に
より伸長され、伸長されたデータはシステム・バスを介
して画像メモリに格納される。当該画像メモリに格納さ
れた画像データはビデオ・レートで読み出され、メモリ
制御回路（並びにＤ／Ａ変換器及びビデオ・エンコー
ダ）を介してモニタに印加される。
より伸長され、伸長されたデータはシステム・バスを介
して画像メモリに格納される。当該画像メモリに格納さ
れた画像データはビデオ・レートで読み出され、メモリ
制御回路（並びにＤ／Ａ変換器及びビデオ・エンコー
ダ）を介してモニタに印加される。
【０００５】
【発明が解決しようとする課題】従来の静止画伝送装置
では、圧縮処理に時間がかかるという欠点がある。例え
ばＩＳＤＮのような高速ディジタル回線に比べ圧縮時間
が長く、回線を待たせることになり、高速回線を利用す
る利点を享受できなかった、また、送信すべき画像デー
タ又は受信データを伸長した画像データを記憶する画像
メモリに、装置起動時に書き込み／読み出しチェックを
するようにした静止画伝送装置が提案されているが、画
像メモリが非常に大容量になるので、書き込み／読み出
しチェックに時間がかかるという問題点がある。更に
は、望ましくは圧縮／伸長処理回路における圧縮処理も
事前にチェックするのが好ましいが、これについては、
無視乃至は放置されているのが現状である。
では、圧縮処理に時間がかかるという欠点がある。例え
ばＩＳＤＮのような高速ディジタル回線に比べ圧縮時間
が長く、回線を待たせることになり、高速回線を利用す
る利点を享受できなかった、また、送信すべき画像デー
タ又は受信データを伸長した画像データを記憶する画像
メモリに、装置起動時に書き込み／読み出しチェックを
するようにした静止画伝送装置が提案されているが、画
像メモリが非常に大容量になるので、書き込み／読み出
しチェックに時間がかかるという問題点がある。更に
は、望ましくは圧縮／伸長処理回路における圧縮処理も
事前にチェックするのが好ましいが、これについては、
無視乃至は放置されているのが現状である。
【０００６】本発明は、このような問題点を解決する画
像処理装置を提示することを目的とする。
像処理装置を提示することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る画像処理装
置は、画像データを記憶する画像メモリと、画像データ
を圧縮する圧縮処理手段と、当該画像メモリと当該圧縮
処理手段との間で画像データを転送する第１の転送バス
と、圧縮データを転送する第２の転送バスと、当該第１
の転送バスと当該第２の転送バスを切り換える切り換え
手段とを有することを特徴とする。
置は、画像データを記憶する画像メモリと、画像データ
を圧縮する圧縮処理手段と、当該画像メモリと当該圧縮
処理手段との間で画像データを転送する第１の転送バス
と、圧縮データを転送する第２の転送バスと、当該第１
の転送バスと当該第２の転送バスを切り換える切り換え
手段とを有することを特徴とする。
【０００８】第２の発明に係る画像処理装置は、画像デ
ータを記憶する画像メモリと、画像データを圧縮する圧
縮処理手段と、当該画像メモリと当該圧縮処理手段との
間で画像データを転送する第１の転送バスと、圧縮デー
タを転送する第２の転送バスとを有する画像処理装置で
あって、当該画像メモリに所定画像データを書き込む書
き込み手段と、当該所定画像データを当該圧縮処理手段
により圧縮した場合のチェック用圧縮データを記憶する
記憶手段と、当該書き込み手段により当該画像メモリに
書き込まれ、読み出されて当該圧縮処理手段により圧縮
されたデータと、当該チェック用圧縮データとを比較す
る比較手段とを設けたことを特徴とする。
ータを記憶する画像メモリと、画像データを圧縮する圧
縮処理手段と、当該画像メモリと当該圧縮処理手段との
間で画像データを転送する第１の転送バスと、圧縮デー
タを転送する第２の転送バスとを有する画像処理装置で
あって、当該画像メモリに所定画像データを書き込む書
き込み手段と、当該所定画像データを当該圧縮処理手段
により圧縮した場合のチェック用圧縮データを記憶する
記憶手段と、当該書き込み手段により当該画像メモリに
書き込まれ、読み出されて当該圧縮処理手段により圧縮
されたデータと、当該チェック用圧縮データとを比較す
る比較手段とを設けたことを特徴とする。
【０００９】
【作用】上記第１及び第２の転送バスを設けることによ
り、画像データと圧縮データを独立に高速に転送でき
る。また、上記書き込み手段、上記チェック用圧縮デー
タ・テーブル及び上記比較手段により、上記画像メモリ
の書き込み／読み出し及び上記圧縮処理手段の圧縮処理
を高速にチェックできる。
り、画像データと圧縮データを独立に高速に転送でき
る。また、上記書き込み手段、上記チェック用圧縮デー
タ・テーブル及び上記比較手段により、上記画像メモリ
の書き込み／読み出し及び上記圧縮処理手段の圧縮処理
を高速にチェックできる。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１１】図１は、本発明の一実施例の構成ブロック
図を示す。１０は少なくても１画面分の画像データを記
憶する画像メモリ、１２は画像メモリ１０の書き込み及
び読み出しを制御するメモリ制御回路、１４は圧縮／伸
長処理回路であり、画像メモリ１０と、メモリ制御回路
１２及び圧縮／伸長処理回路１４とはバス選択スイッチ
１６を介して接続する。
図を示す。１０は少なくても１画面分の画像データを記
憶する画像メモリ、１２は画像メモリ１０の書き込み及
び読み出しを制御するメモリ制御回路、１４は圧縮／伸
長処理回路であり、画像メモリ１０と、メモリ制御回路
１２及び圧縮／伸長処理回路１４とはバス選択スイッチ
１６を介して接続する。
【００１２】１８は、図示しないビデオ・カメラからの
アナログ映像信号が入力する映像入力端子、２０は映像
入力端子１８から入力する映像信号をディジタル化する
Ａ／Ｄ変換器であり、Ａ／Ｄ変換器２０の出力は、メモ
リ制御回路１２及びバス選択スイッチ１６を介して画像
メモリ１０に書き込まれる。
アナログ映像信号が入力する映像入力端子、２０は映像
入力端子１８から入力する映像信号をディジタル化する
Ａ／Ｄ変換器であり、Ａ／Ｄ変換器２０の出力は、メモ
リ制御回路１２及びバス選択スイッチ１６を介して画像
メモリ１０に書き込まれる。
【００１３】２２は画像メモリ１０から読み出され、バ
ス選択スイッチ１６及びメモリ制御回路１２を介して印
加される画像データをアナログ信号に変換するＤ／Ａ変
換器、２４はＤ／Ａ変換器２２の出力をコンポジット信
号に変換するビデオ・エンコーダ、２６はビデオ・エン
コーダ２４の出力を映像表示するモニタである。
ス選択スイッチ１６及びメモリ制御回路１２を介して印
加される画像データをアナログ信号に変換するＤ／Ａ変
換器、２４はＤ／Ａ変換器２２の出力をコンポジット信
号に変換するビデオ・エンコーダ、２６はビデオ・エン
コーダ２４の出力を映像表示するモニタである。
【００１４】２８はＮＣＵなどの通信制御回路、３０は
全体を制御するＣＰＵ、３２は当該ＣＰＵ３０の動作プ
ログラムなどを記憶するＲＯＭ、３４はＣＰＵ３０の動
作に必要なデータを一時記憶するＲＡＭ、３６は当該Ｃ
ＰＵ３０に所定の指示を入力するための操作装置であ
り、これらと圧縮／伸長処理回路１４は、共通のシステ
ム・バス３８を介して相互に接続する。
全体を制御するＣＰＵ、３２は当該ＣＰＵ３０の動作プ
ログラムなどを記憶するＲＯＭ、３４はＣＰＵ３０の動
作に必要なデータを一時記憶するＲＡＭ、３６は当該Ｃ
ＰＵ３０に所定の指示を入力するための操作装置であ
り、これらと圧縮／伸長処理回路１４は、共通のシステ
ム・バス３８を介して相互に接続する。
【００１５】図１の動作を説明する。操作装置３６によ
りユーザが画像取り込みを指示すると、その指示がシス
テム・バス３８を介してＣＰＵ３０に転送され、ＣＰＵ
３０は、メモリ制御回路１２に画像データの画像メモリ
１０への書き込みを指示する。メモリ制御回路１２はバ
ス選択スイッチ１６をメモリ制御回路１２側に接続す
る。Ａ／Ｄ変換器２０は映像入力端子１８に入力する映
像信号をディジタル化し、その出力はメモリ制御回路１
２及びバス選択スイッチ１６を介して、順次、画像メモ
リ１０に書き込まれる。
りユーザが画像取り込みを指示すると、その指示がシス
テム・バス３８を介してＣＰＵ３０に転送され、ＣＰＵ
３０は、メモリ制御回路１２に画像データの画像メモリ
１０への書き込みを指示する。メモリ制御回路１２はバ
ス選択スイッチ１６をメモリ制御回路１２側に接続す
る。Ａ／Ｄ変換器２０は映像入力端子１８に入力する映
像信号をディジタル化し、その出力はメモリ制御回路１
２及びバス選択スイッチ１６を介して、順次、画像メモ
リ１０に書き込まれる。
【００１６】画像メモリ１０に１画面の画像データが書
き込まれると、メモリ制御回路１２は画像メモリ１０か
ら画像データを読み出す。読み出された画像データはバ
ス選択スイッチ１６及びメモリ制御回路１２を介してＤ
／Ａ変換器２２に印加され、アナログ信号に変換され
る。Ｄ／Ａ変換器２２の出力はビデオ・エンコーダ２４
によりコンポジット信号に変換され、モニタ２６により
映像表示される。このようにして、画像メモリ１０に取
り込まれた画像がモニタ２６に表示される。なお、メモ
リ制御回路１２は、垂直ブランキング期間のみ、バス選
択スイッチ１６を圧縮／伸長処理回路１４の側に切り換
える。
き込まれると、メモリ制御回路１２は画像メモリ１０か
ら画像データを読み出す。読み出された画像データはバ
ス選択スイッチ１６及びメモリ制御回路１２を介してＤ
／Ａ変換器２２に印加され、アナログ信号に変換され
る。Ｄ／Ａ変換器２２の出力はビデオ・エンコーダ２４
によりコンポジット信号に変換され、モニタ２６により
映像表示される。このようにして、画像メモリ１０に取
り込まれた画像がモニタ２６に表示される。なお、メモ
リ制御回路１２は、垂直ブランキング期間のみ、バス選
択スイッチ１６を圧縮／伸長処理回路１４の側に切り換
える。
【００１７】操作装置３６により画像送信の指示が入力
されると、ＣＰＵ３０はこれに応じて、圧縮／伸長処理
回路１４に画像データの圧縮を指示すると共に、通信制
御回路２８に送信開始を指示する。圧縮／伸長処理回路
１４は、垂直ブランキング期間に画像メモリ１０から画
像データを順次読み出し、圧縮して保持する。通信制御
回路２８は圧縮／伸長処理回路１４に圧縮データがある
かどうかを問い合わせ、圧縮データがあれば順次読み出
して、回線上に送出する。
されると、ＣＰＵ３０はこれに応じて、圧縮／伸長処理
回路１４に画像データの圧縮を指示すると共に、通信制
御回路２８に送信開始を指示する。圧縮／伸長処理回路
１４は、垂直ブランキング期間に画像メモリ１０から画
像データを順次読み出し、圧縮して保持する。通信制御
回路２８は圧縮／伸長処理回路１４に圧縮データがある
かどうかを問い合わせ、圧縮データがあれば順次読み出
して、回線上に送出する。
【００１８】図２は、本発明の変更実施例の構成ブロッ
ク図を示す。図１と同じ構成要素には同じ符号を付して
ある。圧縮／伸長処理回路１４Ａ及びＣＰＵ３０Ａは、
それぞれ圧縮／伸長処理回路１４及びＣＰＵ３０と基本
的に同じ機能を果たすが、本実施例では、圧縮／伸長処
理回路１４Ａが圧縮完了信号を割り込み信号としてＣＰ
Ｕ３０Ａに伝達するようにした。
ク図を示す。図１と同じ構成要素には同じ符号を付して
ある。圧縮／伸長処理回路１４Ａ及びＣＰＵ３０Ａは、
それぞれ圧縮／伸長処理回路１４及びＣＰＵ３０と基本
的に同じ機能を果たすが、本実施例では、圧縮／伸長処
理回路１４Ａが圧縮完了信号を割り込み信号としてＣＰ
Ｕ３０Ａに伝達するようにした。
【００１９】カメラによる撮影画像を画像メモリ１０に
取り込み、モニタ２６に表示する動作は、図１と同じで
ある。
取り込み、モニタ２６に表示する動作は、図１と同じで
ある。
【００２０】操作装置３６により画像送信の指示が入力
されると、ＣＰＵ３０Ａはこれに応じて、圧縮／伸長処
理回路１４Ａに画像データの圧縮を指示する。圧縮／伸
長処理回路１４Ａは、垂直ブランキング期間に画像メモ
リ１０から画像データを順次読み出し、圧縮して保持す
る。画像メモリ１０の全画像データの圧縮を完了する
と、ＣＰＵ３０Ａに割り込み信号により圧縮完了を知ら
せる。ＣＰＵ３０Ａはこの割り込みに応じて通信制御回
路２８に送信開始を指示する。通信制御回路２８は圧縮
／伸長処理回路１４から圧縮データを順次読み出し、回
線上に送出する。
されると、ＣＰＵ３０Ａはこれに応じて、圧縮／伸長処
理回路１４Ａに画像データの圧縮を指示する。圧縮／伸
長処理回路１４Ａは、垂直ブランキング期間に画像メモ
リ１０から画像データを順次読み出し、圧縮して保持す
る。画像メモリ１０の全画像データの圧縮を完了する
と、ＣＰＵ３０Ａに割り込み信号により圧縮完了を知ら
せる。ＣＰＵ３０Ａはこの割り込みに応じて通信制御回
路２８に送信開始を指示する。通信制御回路２８は圧縮
／伸長処理回路１４から圧縮データを順次読み出し、回
線上に送出する。
【００２１】図３は、本発明の別の変更実施例の構成ブ
ロック図を示す。図１と同じ構成要素には同じ符号を付
してある。圧縮／伸長処理回路１４Ｂ及びＣＰＵ３０Ｂ
は、それぞれ圧縮／伸長処理回路１４及びＣＰＵ３０と
基本的に同じ機能を果たすが、本実施例では、圧縮／伸
長処理回路１４ＢとＣＰＵ３０Ｂとの間に、ＤＭＡ要求
及びＤＭＡ承認の信号線を付加した。
ロック図を示す。図１と同じ構成要素には同じ符号を付
してある。圧縮／伸長処理回路１４Ｂ及びＣＰＵ３０Ｂ
は、それぞれ圧縮／伸長処理回路１４及びＣＰＵ３０と
基本的に同じ機能を果たすが、本実施例では、圧縮／伸
長処理回路１４ＢとＣＰＵ３０Ｂとの間に、ＤＭＡ要求
及びＤＭＡ承認の信号線を付加した。
【００２２】カメラによる撮影画像を画像メモリ１０に
取り込み、モニタ２６に表示する動作は、図１と同じで
ある。
取り込み、モニタ２６に表示する動作は、図１と同じで
ある。
【００２３】操作装置３６により画像送信の指示が入力
されると、ＣＰＵ３０Ｂはこれに応じて、圧縮／伸長処
理回路１４Ｂに画像データの圧縮を指示すると共に、通
信制御回路２８に送信開始を指示する。圧縮／伸長処理
回路１４Ｂは、垂直ブランキング期間に画像メモリ１０
から画像データを順次読み出し、圧縮して保持する。Ｃ
ＰＵ３０Ｂは圧縮／伸長処理回路１４Ｂに対しＤＭＡ転
送を要求し、圧縮／伸長処理回路１４Ｂは転送できると
きには承認信号（ＤＭＡＡＣＫ）をＣＰＵ３０Ｂに出力
する。このＤＭＡ要求とＤＭＡ承認によるハンドシェー
クにより、圧縮データは通信制御回路２８にＤＭＡ転送
され、通信制御回路２８は、回線上に送出する。
されると、ＣＰＵ３０Ｂはこれに応じて、圧縮／伸長処
理回路１４Ｂに画像データの圧縮を指示すると共に、通
信制御回路２８に送信開始を指示する。圧縮／伸長処理
回路１４Ｂは、垂直ブランキング期間に画像メモリ１０
から画像データを順次読み出し、圧縮して保持する。Ｃ
ＰＵ３０Ｂは圧縮／伸長処理回路１４Ｂに対しＤＭＡ転
送を要求し、圧縮／伸長処理回路１４Ｂは転送できると
きには承認信号（ＤＭＡＡＣＫ）をＣＰＵ３０Ｂに出力
する。このＤＭＡ要求とＤＭＡ承認によるハンドシェー
クにより、圧縮データは通信制御回路２８にＤＭＡ転送
され、通信制御回路２８は、回線上に送出する。
【００２４】図１、図２及び図３に図示したように、画
像メモリ１０から圧縮／伸長処理回路１４，１４Ａ，１
４Ｂへの画像データの転送バスとは別に、圧縮／伸長処
理回路１４，１４Ａ，１４Ｂから通信制御回路２８への
圧縮データの転送バス３８を設けたので、画像データの
圧縮処理を実質的に高速化できる。また、バス選択スイ
ッチ１６により、画像メモリ１０の出力を垂直ブランキ
ング期間以外の期間にはモニタ出力側に接続し、垂直ブ
ランキング期間には圧縮／伸長処理回路１４，１４Ａ，
１４Ｂに接続するので、送信する画像をモニタ上で確認
しながら圧縮処理を行なえるという利点がある。
像メモリ１０から圧縮／伸長処理回路１４，１４Ａ，１
４Ｂへの画像データの転送バスとは別に、圧縮／伸長処
理回路１４，１４Ａ，１４Ｂから通信制御回路２８への
圧縮データの転送バス３８を設けたので、画像データの
圧縮処理を実質的に高速化できる。また、バス選択スイ
ッチ１６により、画像メモリ１０の出力を垂直ブランキ
ング期間以外の期間にはモニタ出力側に接続し、垂直ブ
ランキング期間には圧縮／伸長処理回路１４，１４Ａ，
１４Ｂに接続するので、送信する画像をモニタ上で確認
しながら圧縮処理を行なえるという利点がある。
【００２５】尚、図１、図２及び図３に図示した各実施
例では、圧縮／伸長処理回路１４，１４Ａ，１４Ｂによ
る圧縮データを圧縮／伸長処理回路１４，１４Ａ，１４
Ｂの内部に保持するように説明したが、勿論、ＲＡＭ３
４に格納するようにしてもよいことはいうまでもない。
例では、圧縮／伸長処理回路１４，１４Ａ，１４Ｂによ
る圧縮データを圧縮／伸長処理回路１４，１４Ａ，１４
Ｂの内部に保持するように説明したが、勿論、ＲＡＭ３
４に格納するようにしてもよいことはいうまでもない。
【００２６】送信の場合を説明したが、受信の場合に
は、逆のプロセスでデータが処理される。即ち、通信制
御回路２８が回線から受信したデータは、システム・バ
ス３８を介して圧縮／伸長処理回路１４，１４Ａ，１４
Ｂに転送され、伸長される。圧縮／伸長処理回路１４，
１４Ａ，１４Ｂにより復元された画像データは、バス選
択スイッチ１６を介して画像メモリ１０に書き込まれ
る。画像メモリ１０に記憶される画像データをモニタ表
示しながら、受信画像データで画像メモリ１０を書き換
えていく場合には、バス選択スイッチ１６は垂直ブラン
キング期間のみ、圧縮／伸長処理回路１４，１４Ａ，１
４Ｂ側に切り換えられ、受信した画像データが画像メモ
リ１０に書き込まれる。
は、逆のプロセスでデータが処理される。即ち、通信制
御回路２８が回線から受信したデータは、システム・バ
ス３８を介して圧縮／伸長処理回路１４，１４Ａ，１４
Ｂに転送され、伸長される。圧縮／伸長処理回路１４，
１４Ａ，１４Ｂにより復元された画像データは、バス選
択スイッチ１６を介して画像メモリ１０に書き込まれ
る。画像メモリ１０に記憶される画像データをモニタ表
示しながら、受信画像データで画像メモリ１０を書き換
えていく場合には、バス選択スイッチ１６は垂直ブラン
キング期間のみ、圧縮／伸長処理回路１４，１４Ａ，１
４Ｂ側に切り換えられ、受信した画像データが画像メモ
リ１０に書き込まれる。
【００２７】画像メモリ１０に書き込まれた画像データ
は読み出され、バス選択スイッチ１６、メモリ制御回路
１２、Ｄ／Ａ変換器２２、及びビデオ・エンコーダ２４
を介してモニタ２６に印加される。これにより、受信画
像がモニタ２６に表示される。
は読み出され、バス選択スイッチ１６、メモリ制御回路
１２、Ｄ／Ａ変換器２２、及びビデオ・エンコーダ２４
を介してモニタ２６に印加される。これにより、受信画
像がモニタ２６に表示される。
【００２８】次に、図１の画像メモリ１０及び圧縮／伸
長処理回路１４について書き込み／読み出し及び圧縮処
理をチェックする実施例を説明する。図４は、その実施
例の構成ブロック図を示す。図１と同じ構成要素には同
じ符号を付してある。
長処理回路１４について書き込み／読み出し及び圧縮処
理をチェックする実施例を説明する。図４は、その実施
例の構成ブロック図を示す。図１と同じ構成要素には同
じ符号を付してある。
【００２９】図４において、４０は、図示しないビデオ
・カメラからのアナログ映像信号が入力する映像入力端
子、４２はチェック用の特定パターン（全黒や全白な
ど）のアナログ映像信号を発生する信号発生回路、４４
は入力端子４０に入力する映像信号又は、信号発生回路
４２が発生する映像信号を選択し、Ａ／Ｄ変換器２０に
印加する選択スイッチである。ＣＰＵ３０Ｃは、電源投
入時、又は、操作装置３６の選択操作に応じて、選択ス
イッチ４４を信号発生回路４２の出力側に切り換える。
・カメラからのアナログ映像信号が入力する映像入力端
子、４２はチェック用の特定パターン（全黒や全白な
ど）のアナログ映像信号を発生する信号発生回路、４４
は入力端子４０に入力する映像信号又は、信号発生回路
４２が発生する映像信号を選択し、Ａ／Ｄ変換器２０に
印加する選択スイッチである。ＣＰＵ３０Ｃは、電源投
入時、又は、操作装置３６の選択操作に応じて、選択ス
イッチ４４を信号発生回路４２の出力側に切り換える。
【００３０】４６は、信号発生回路４２が発生するチェ
ック用映像信号をＡ／Ｄ変換器２０によりディジタル化
し、圧縮／伸長処理回路１４により圧縮した場合に得ら
れる圧縮データを記憶するチェック用圧縮データ・テー
ブルである。チェック用圧縮データ・テーブル４６はシ
ステム・バス３８に接続する。
ック用映像信号をＡ／Ｄ変換器２０によりディジタル化
し、圧縮／伸長処理回路１４により圧縮した場合に得ら
れる圧縮データを記憶するチェック用圧縮データ・テー
ブルである。チェック用圧縮データ・テーブル４６はシ
ステム・バス３８に接続する。
【００３１】図４のチェック動作を説明する。ＣＰＵ３
０Ｃは選択スイッチ４４を信号発生回路４２の出力側に
切り換え、信号発生回路４２からチェック用の映像信号
を発生させ、メモリ制御回路１２に画像取り込みを指示
する。そのチェック用映像信号は選択スイッチ４４及び
Ｄ／Ａ変換器２０を介してメモリ制御回路１２に印加さ
れる。メモリ制御回路１２はバス選択スイッチ１６をメ
モリ制御回路１２側に切り換え、チェック用画像データ
が画像メモリ１０に書き込まれる。
０Ｃは選択スイッチ４４を信号発生回路４２の出力側に
切り換え、信号発生回路４２からチェック用の映像信号
を発生させ、メモリ制御回路１２に画像取り込みを指示
する。そのチェック用映像信号は選択スイッチ４４及び
Ｄ／Ａ変換器２０を介してメモリ制御回路１２に印加さ
れる。メモリ制御回路１２はバス選択スイッチ１６をメ
モリ制御回路１２側に切り換え、チェック用画像データ
が画像メモリ１０に書き込まれる。
【００３２】画像メモリ１０にチェック用画像データが
書き込まれると、メモリ制御回路１２はバス選択スイッ
チ１６を圧縮／伸長処理回路１４の側に切り換え、ＣＰ
Ｕ３０Ｃは圧縮／伸長処理回路１４に圧縮処理を指示す
る。圧縮／伸長処理回路１４は、画像メモリ１０から画
像データを順次読み出し、圧縮して保持する。ＣＰＵ３
０Ｃは、圧縮／伸長処理回路１４の圧縮データと、チェ
ック用圧縮データ・テーブルの圧縮データとを順次比較
する。
書き込まれると、メモリ制御回路１２はバス選択スイッ
チ１６を圧縮／伸長処理回路１４の側に切り換え、ＣＰ
Ｕ３０Ｃは圧縮／伸長処理回路１４に圧縮処理を指示す
る。圧縮／伸長処理回路１４は、画像メモリ１０から画
像データを順次読み出し、圧縮して保持する。ＣＰＵ３
０Ｃは、圧縮／伸長処理回路１４の圧縮データと、チェ
ック用圧縮データ・テーブルの圧縮データとを順次比較
する。
【００３３】上記動作により、画像メモリ１０の書き込
み／読み出しと圧縮／伸長処理回路１４の圧縮処理を同
時にチェックできる。画像メモリ１０から圧縮／伸長処
理回路１４への画像データの転送バスとは異なるシステ
ム・バス３８上で、圧縮／伸長処理回路１４による圧縮
データ及びチェック用圧縮データ・テーブルからのチェ
ック用データを転送させるので、チェックに要する時間
を短縮できる。
み／読み出しと圧縮／伸長処理回路１４の圧縮処理を同
時にチェックできる。画像メモリ１０から圧縮／伸長処
理回路１４への画像データの転送バスとは異なるシステ
ム・バス３８上で、圧縮／伸長処理回路１４による圧縮
データ及びチェック用圧縮データ・テーブルからのチェ
ック用データを転送させるので、チェックに要する時間
を短縮できる。
【００３４】また、本実施例では、画像メモリ１０の書
き込みと読み出しを制御するに際し、バス選択スイッチ
１６によりバスを切り換えているので、メモリ構成を簡
略化できる。
き込みと読み出しを制御するに際し、バス選択スイッチ
１６によりバスを切り換えているので、メモリ構成を簡
略化できる。
【００３５】
【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、画像情報を高速に送受信できる。
また、画像メモリの書き込み／読み出し及び圧縮処理を
高速にチェックできる。
に、本発明によれば、画像情報を高速に送受信できる。
また、画像メモリの書き込み／読み出し及び圧縮処理を
高速にチェックできる。
【図１】 本発明の一実施例の構成ブロック図を示す。
【図２】 本発明の第２の実施例の構成ブロック図を示
す。
す。
【図３】 本発明の第３の実施例の構成ブロック図を示
す。
す。
【図４】 本発明の第４の実施例の構成ブロック図を示
す。
す。
１０：画像メモリ １２：メモリ制御回路 １４，１４
Ａ，１４Ｂ，１４Ｃ：圧縮／伸長処理回路 １６：バス
選択スイッチ １８：映像入力端子 ２０：Ａ／Ｄ変換
器 ２２：Ｄ／Ａ変換器 ２４：ビデオ・エンコーダ
２６：モニタ２８：通信制御回路 ３０，３０Ａ，３０
Ｂ，３０Ｃ：ＣＰＵ ３２：ＲＯＭ３４：ＲＡＭ ３
６：操作装置 ３８：システム・バス ４０：映像入力
端子４２：信号発生回路 ４４：選択スイッチ ４６：
チェック用圧縮データ・テーブル
Ａ，１４Ｂ，１４Ｃ：圧縮／伸長処理回路 １６：バス
選択スイッチ １８：映像入力端子 ２０：Ａ／Ｄ変換
器 ２２：Ｄ／Ａ変換器 ２４：ビデオ・エンコーダ
２６：モニタ２８：通信制御回路 ３０，３０Ａ，３０
Ｂ，３０Ｃ：ＣＰＵ ３２：ＲＯＭ３４：ＲＡＭ ３
６：操作装置 ３８：システム・バス ４０：映像入力
端子４２：信号発生回路 ４４：選択スイッチ ４６：
チェック用圧縮データ・テーブル
Claims (2)
- 【請求項１】 画像データを記憶する画像メモリと、画
像データを圧縮する圧縮処理手段と、当該画像メモリと
当該圧縮処理手段との間で画像データを転送する第１の
転送バスと、圧縮データを転送する第２の転送バスと、
当該第１の転送バスと当該第２の転送バスを切り換える
切り換え手段とを有することを特徴とする画像処理装
置。 - 【請求項２】 画像データを記憶する画像メモリと、画
像データを圧縮する圧縮処理手段と、当該画像メモリと
当該圧縮処理手段との間で画像データを転送する第１の
転送バスと、圧縮データを転送する第２の転送バスとを
有する画像処理装置であって、当該画像メモリに所定画
像データを書き込む書き込み手段と、当該所定画像デー
タを当該圧縮処理手段により圧縮した場合のチェック用
圧縮データを記憶する記憶手段と、当該書き込み手段に
より当該画像メモリに書き込まれ、読み出されて当該圧
縮処理手段により圧縮されたデータと、当該チェック用
圧縮データとを比較する比較手段とを設けたことを特徴
とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195248A JPH0541804A (ja) | 1991-08-05 | 1991-08-05 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195248A JPH0541804A (ja) | 1991-08-05 | 1991-08-05 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541804A true JPH0541804A (ja) | 1993-02-19 |
Family
ID=16337970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3195248A Withdrawn JPH0541804A (ja) | 1991-08-05 | 1991-08-05 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541804A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6161159A (en) * | 1996-09-27 | 2000-12-12 | Nec Corporation | Multimedia computer with integrated circuit memory |
| KR100470406B1 (ko) * | 1996-07-17 | 2005-05-16 | 마츠시타 덴끼 산교 가부시키가이샤 | 화상처리장치 |
-
1991
- 1991-08-05 JP JP3195248A patent/JPH0541804A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470406B1 (ko) * | 1996-07-17 | 2005-05-16 | 마츠시타 덴끼 산교 가부시키가이샤 | 화상처리장치 |
| US6161159A (en) * | 1996-09-27 | 2000-12-12 | Nec Corporation | Multimedia computer with integrated circuit memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |