JPH0541216U - Balance adjustment circuit - Google Patents
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- JPH0541216U JPH0541216U JP8932691U JP8932691U JPH0541216U JP H0541216 U JPH0541216 U JP H0541216U JP 8932691 U JP8932691 U JP 8932691U JP 8932691 U JP8932691 U JP 8932691U JP H0541216 U JPH0541216 U JP H0541216U
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Abstract
(57)【要約】
【目的】 チャンネル間のアンバランスを解消する為の
バランス調整回路を提供する。
【構成】 タイミング信号発生回路（２０）と、方向信
号発生回路（２１）と、発振回路（２２）と、バランス
くずれの検出手段（５９）と、完了検出回路（２６ａ）
と、アンドゲート（６１）と、アンドゲート（６２）と
から構成される。
(57) [Summary] [Purpose] To provide a balance adjustment circuit for eliminating imbalance between channels. [Structure] A timing signal generating circuit (20), a direction signal generating circuit (21), an oscillating circuit (22), an imbalance detecting unit (59), and a completion detecting circuit (26a).
And AND gate (61) and AND gate (62).
Description
【０００１】[0001]
本考案は、チャンネル間のアンバランスを解消する為のバランス調整回路に関 し、特に構成の簡単なバランス調整回路に関する。 The present invention relates to a balance adjusting circuit for eliminating imbalance between channels, and particularly to a balance adjusting circuit having a simple configuration.
【０００２】[0002]
左右ステレオ信号を、それぞれ異なるチャンネルを用いて伝送するステレオ装 置においては、各チャンネルを構成する回路や素子のバラツキ等により、アンバ ランスを生じる場合がある。例えば、アナウンサの声は、左右スピーカの中央に 定位しなければならないが、前述の如くチャンネル間にアンバランスが生じると 、左又は右に片寄った位置に定位し、聴感を損なう。 In a stereo device that transmits left and right stereo signals using different channels, an imbalance may occur due to variations in the circuits and elements that make up each channel. For example, the announcer's voice must be localized at the center of the left and right speakers, but if imbalance occurs between the channels as described above, it is localized at a position that is offset left or right, impairing hearing.
【０００３】 その為、従来から、左右チャンネルのバランスを取る為のバランス調整回路が 提案され、使用に供されて来た。図２は、その様なバランス調整装置の一例を示 すもので、左入力端子（１）に印加される左ステレオ信号は、左減衰回路（２） を介して左出力端子（３）に導出される。また、右入力端子（４）に印加される 右ステレオ信号は、右減衰回路（５）を介して右出力端子（６）に導出される。 しかして、左右出力端子（３）及び（６）に得られる左右ステレオ信号のレベル は、検出回路（７）で検出され、互いに比較される。そして、検出回路（７）の 出力端に左右ステレオ信号のレベル差に応じた出力信号が発生する。前記出力信 号は、保持回路（８）で保持され、制御回路（９）に印加される。前記制御回路 （９）は、前記保持回路（８）の出力信号を受け、左右減衰回路（２）及び（５ ）の減衰量を制御する。いま、アナウンサの声に相当する左右ステレオ信号が左 右入力端子（１）及び（４）に印加されたとすれば、左右出力端子（３）及び（ ６）に等しいレベルの左右ステレオ信号が発生しなければならないが、チャンネ ル間にアンバランスがあると前記左右ステレオ信号のレベルが等しく無くなる。 例えば、左ステレオ信号のレベルが右ステレオ信号のレベルよりも大の場合、検 出回路（７）から所定レベル以上の出力信号が発生し、保持回路（８）を介して 制御回路（９）に印加される。その為、制御回路（９）から制御信号が発生し、 左減衰回路（２）の減衰量を大とし、バランス調整を行なう。左ステレオ信号の レベルが右ステレオ信号のレベルよりも小の場合、逆に制御回路（９）の出力信 号により、右減衰回路（５）の減衰量が大になる。Therefore, conventionally, a balance adjustment circuit for balancing the left and right channels has been proposed and used. FIG. 2 shows an example of such a balance adjusting device. The left stereo signal applied to the left input terminal (1) is led to the left output terminal (3) via the left attenuation circuit (2). To be done. Further, the right stereo signal applied to the right input terminal (4) is led to the right output terminal (6) via the right attenuation circuit (5). Then, the levels of the left and right stereo signals obtained at the left and right output terminals (3) and (6) are detected by the detection circuit (7) and compared with each other. Then, an output signal corresponding to the level difference between the left and right stereo signals is generated at the output terminal of the detection circuit (7). The output signal is held by the holding circuit (8) and applied to the control circuit (9). The control circuit (9) receives the output signal of the holding circuit (8) and controls the attenuation amounts of the left and right attenuation circuits (2) and (5). Now, assuming that the left and right stereo signals corresponding to the voice of the announcer are applied to the left and right input terminals (1) and (4), left and right output terminals (3) and (6) will generate equal left and right stereo signals. However, if there is an imbalance between the channels, the levels of the left and right stereo signals will not be equal. For example, when the level of the left stereo signal is higher than that of the right stereo signal, an output signal of a predetermined level or higher is generated from the detection circuit (7), and is output to the control circuit (9) via the holding circuit (8). Is applied. Therefore, a control signal is generated from the control circuit (9), the amount of attenuation of the left attenuation circuit (2) is increased, and balance adjustment is performed. When the level of the left stereo signal is lower than the level of the right stereo signal, conversely, the output signal of the control circuit (9) increases the attenuation amount of the right attenuation circuit (5).
【０００４】[0004]
図２のバランス調整回路は、全体がアナログ回路で構成されており、検出回路 （７）の出力信号を保持する為の保持回路（８）が必須となる。しかして、前記 保持回路（８）は、図示の如くコンデンサ（１０）と抵抗（１１）及び（１２） とによって構成されている為、検出回路（７）の出力信号を長時間保持すること が出来ない、という問題があった。また、検出回路（７）の出力信号のレベルが 急激に変化すると、コンデンサ（１０）の急速な充放電が行なわれる為、ショッ ク音が発生するという問題があった。 The balance adjusting circuit shown in FIG. 2 is composed entirely of analog circuits, and a holding circuit (8) for holding the output signal of the detection circuit (7) is essential. Since the holding circuit (8) is composed of the capacitor (10) and the resistors (11) and (12) as shown in the figure, it is possible to hold the output signal of the detection circuit (7) for a long time. There was a problem that I could not do it. In addition, when the level of the output signal of the detection circuit (7) changes abruptly, the capacitor (10) is rapidly charged and discharged, which causes a shock noise.
【０００５】[0005]
本考案は、上述の点に鑑み成されたもので、少なくとも２つのチャンネル間の バランスを調整する為のバランス調整回路であって、調整期間を定める為のタイ ミング信号を発生するタイミング信号発生手段と、調整方向を定める為の方向信 号を発生する方向信号発生手段と、前記タイミング信号に応じて動作を開始する 発振回路と、バランスがくずれたことを検出する検出手段と、前記発振回路の発 振出力と前記方向信号発生手段の方向信号とに応じてバランスの調整が完了した ことを検出する完了検出回路と、該完了検出回路の検出出力に応じて前記タイミ ング信号が前記発振回路に印加されるのを制御する第１アンドゲートと、前記タ イミング信号発生手段及び前記検出手段の出力信号に応じて前記完了検出回路を 未完了の状態にする第２アンドゲートと、を備えることを特徴とする。 The present invention has been made in view of the above points, and is a balance adjustment circuit for adjusting the balance between at least two channels, which is a timing signal generating means for generating a timing signal for determining an adjustment period. A direction signal generating means for generating a direction signal for determining the adjustment direction, an oscillation circuit for starting an operation in response to the timing signal, a detection means for detecting an imbalance, and an oscillation circuit for the oscillation circuit. A completion detection circuit that detects completion of balance adjustment according to the vibration output and the direction signal of the direction signal generation means, and the timing signal is sent to the oscillation circuit according to the detection output of the completion detection circuit. A first AND gate for controlling the application of the voltage, and the completion detection circuit in an incomplete state according to the output signals of the timing signal generating means and the detection means. A second AND gate that, characterized in that it comprises a.
【０００６】[0006]
本考案に依れば、タイミング信号により発振回路の動作を開始させ、発振回路 の出力信号と方向信号とを用いて計数回路の計数を行なわせる。そして計数回路 の計数値を、デコーダでデコードし、バランスを調整する手段を制御している。 また、調整の完了を検出する完了検出回路と該完了検出回路の出力信号を用いて 前記タイミング信号の発生を制御する制御回路とを設け、不要時に発振回路の動 作を停止させる様にしている。 According to the present invention, the operation of the oscillating circuit is started by the timing signal, and the counting circuit counts using the output signal and the direction signal of the oscillating circuit. The count value of the counting circuit is decoded by the decoder to control the means for adjusting the balance. Further, a completion detection circuit for detecting the completion of adjustment and a control circuit for controlling the generation of the timing signal by using the output signal of the completion detection circuit are provided to stop the operation of the oscillation circuit when unnecessary. ..
【０００７】[0007]
図１は、本考案のブロック図を示すもので、（１３）は左ステレオ信号が印加 される左入力端子、（１４）は右ステレオ信号が印加される右入力端子、（１５ ）は左ステレオ信号が導出される左出力端子、（１６）は右ステレオ信号が導出 される右出力端子、（１７）は左伝送路（チャンネル）に挿入された左減衰回路 、（１８）は右伝送路（チャンネル）に挿入された右減衰回路、（１９）は左右 出力端子（１５）及び（１６）にそれぞれ得られる左右ステレオ信号のレベル比 に応じた信号を発生する信号発生回路、（２０）は該信号発生回路（１９）の出 力信号レベルに応じて調整期間を定めるタイミング信号を発生するタイミング信 号発生回路、（２１）は前記信号発生回路（１９）の出力信号レベルに応じて調 整の方向を定める方向信号を発生する方向信号発生回路、（２２）は前記タイミ ング信号に応じて発振を開始する発振回路、（２３）は前記方向信号に応じてア ップ信号又はダウン信号を発生するアップダウン回路、（２４）は前記発振回路 （２２）の出力信号をクロックとし、前記アップダウン回路（２３）の出力信号 に応じた方向の計数を行なう計数回路、（２５）は該計数回路（２４）の計数値 をデコードするデコーダ、（２６ａ）は前記発振回路（２２）の出力信号とアッ プダウン回路（２３）の出力信号とに応じて調整の完了を検出する完了検出回路 、及び（２６ｂ）は該完了検出回路（２６ａ）の出力信号に応じてタイミング信 号の発生を制御する制御回路である。 FIG. 1 is a block diagram of the present invention. (13) is a left input terminal to which a left stereo signal is applied, (14) is a right input terminal to which a right stereo signal is applied, and (15) is a left stereo signal. The left output terminal from which the signal is derived, (16) the right output terminal from which the right stereo signal is derived, (17) the left attenuation circuit inserted in the left transmission line (channel), and (18) the right transmission line ( A right attenuator circuit inserted in the channel), (19) a signal generation circuit for generating a signal according to the level ratio of the left and right stereo signals obtained at the left and right output terminals (15) and (16), and (20) the A timing signal generation circuit that generates a timing signal that determines an adjustment period according to the output signal level of the signal generation circuit (19), and (21) adjusts according to the output signal level of the signal generation circuit (19). Set direction A direction signal generation circuit for generating a direction signal, (22) an oscillation circuit for starting oscillation in response to the timing signal, and (23) an up-down circuit for generating an up signal or a down signal according to the direction signal. A circuit, (24) is a counting circuit that counts in a direction according to the output signal of the up / down circuit (23) by using the output signal of the oscillation circuit (22) as a clock, and (25) is the counting circuit (24). A decoder that decodes the count value of (26a) is a completion detection circuit that detects the completion of adjustment according to the output signal of the oscillation circuit (22) and the output signal of the up-down circuit (23), and (26b) is The control circuit controls the generation of a timing signal according to the output signal of the completion detection circuit (26a).
【０００８】 いま、説明を簡単にする為、左右入力端子（１３）及び（１４）に印加される 信号を３種類、すなわち左ステレオ信号のみの状態、右ステレオ信号のみの状態 、左右ステレオ信号が略同レベルで印加される状態（センター信号と称す）に限 定する。 左入力端子（１３）に左ステレオ信号（Ｌ）のみが印加される第１の状態にお いては、左右ステレオ信号の比（Ｌ／Ｒ）に応じた出力信号を発生する信号発生 回路（１９）の出力信号が十分大となる。タイミング信号発生回路（２０）は、 前記信号発生回路（１９）の出力信号レベルを判別し、該出力信号レベルが所定 範囲内の時出力「Ｈ」を、所定範囲外の時出力「Ｌ」を発生する。その為、前記 第１の状態のとき、タイミング信号発生回路（２０）から「Ｌ」の出力信号が発 生し、発振回路（２２）は動作を開始しない。従って、計数回路（２４）が計数 を行なわず、左右減衰回路（１７）及び（１８）も不動作の状態を保つ。To simplify the description, three types of signals are applied to the left and right input terminals (13) and (14), that is, a left stereo signal only state, a right stereo signal only state, and a left and right stereo signal. It is limited to the state where it is applied at approximately the same level (called the center signal). In the first state in which only the left stereo signal (L) is applied to the left input terminal (13), a signal generating circuit (19) for generating an output signal according to the ratio (L / R) of the left and right stereo signals. ) Output signal is sufficiently large. The timing signal generation circuit (20) determines the output signal level of the signal generation circuit (19), and outputs "H" when the output signal level is within a predetermined range and outputs "L" when the output signal level is outside the predetermined range. Occur. Therefore, in the first state, the output signal of "L" is generated from the timing signal generation circuit (20), and the oscillation circuit (22) does not start operating. Therefore, the counting circuit (24) does not count, and the left and right attenuation circuits (17) and (18) also remain inoperative.
【０００９】 右入力端子（１４）に右ステレオ信号（Ｒ）のみが印加される第２の状態にお いては、信号発生回路（１９）の出力信号が十分小になる。従って、この場合も 、発振回路（２）が発振を開始せず、計数回路（２４）、左右減衰回路（１７） 及び（１８）も動作しない。 左右入力端子（１３）及び（１４）に略等しいレベルの左右ステレオ信号が印 加される第３の状態においては、信号発生回路（１９）の出力信号が所定範囲内 となり、タイミング信号発生回路（２０）の出力信号が「Ｈ」になる。その為、 発振回路（２２）が発振を開始する。一方、方向信号発生回路（２１）は、所定 の基準電圧Ｖrefを備え、信号発生回路（１９）の出力信号レベルＶ1と前記基準 電圧Ｖrefとを比較する。そしてＶ1＞Ｖrefとなる場合、出力「Ｈ」を、Ｖ1＜Ｖ ref となる場合、出力「Ｌ」を発生する。アップダウン回路（２３）は前記方向 信号発生回路（２１）の出力「Ｈ」に応じてアップ信号を、出力「Ｌ」に応じて ダウン信号を発生する。いま、方向信号発生回路（２１）の出力が「Ｈ」である とすれば、アップダウン回路（２３）からアップ信号が発生し、計数回路（２４ ）は発振回路（２２）の出力信号をクロックとし、アップ信号に応じてアップ方 向の計数を行なう。また、方向信号発生回路（２１）の出力が「Ｌ」であるとす れば、アップダウン回路（２３）からダウン信号が発生し、計数回路（２４）は ダウン方向の計数を行なう。デコーダ（２５）は計数回路（２４）の計数値を順 次デコードし、左右減衰回路（１７）及び（１８）を駆動する。従って、信号発 生回路（１９）の出力信号レベルが、基準電圧Ｖrefよりも大なる所定範囲内に ある時、計数回路（２４）がアップ方向の計数を行ない、デコーダ（２５）の出 力に応じて、左減衰回路（１７）の減衰量が増大し、右減衰回路（１８）の減衰 量が減少し、左右ステレオ信号（Ｌ）及び（Ｒ）のレベルを等しくさせる。また 、信号発生回路（１９）の出力信号レベルが、基準電圧Ｖrefよりも小なる所定 範囲にある時、計数回路（２４）がダウン方向の計数を行ない、デコーダ（２５ ）の出力に応じて、左減衰回路（１７）の減衰量が減少し、右減衰回路（１８） の減衰量が増大し、左右ステレオ信号（Ｌ）及び（Ｒ）のレベルを等しくさせる 。In the second state in which only the right stereo signal (R) is applied to the right input terminal (14), the output signal of the signal generating circuit (19) becomes sufficiently small. Therefore, also in this case, the oscillation circuit (2) does not start oscillation, and the counting circuit (24) and the left and right attenuation circuits (17) and (18) do not operate. In a third state in which the left and right input terminals (13) and (14) are applied with left and right stereo signals of substantially equal levels, the output signal of the signal generation circuit (19) is within a predetermined range, and the timing signal generation circuit ( The output signal of 20) becomes "H". Therefore, the oscillation circuit (22) starts oscillation. On the other hand, the direction signal generating circuit (21) has a predetermined reference voltage VrefAnd the output signal level V of the signal generation circuit (19)1And the reference voltage VrefCompare with. And V1> VrefOutput becomes "H", V1<V ref If so, output "L" is generated. The up-down circuit (23) generates an up signal according to the output "H" of the direction signal generating circuit (21) and a down signal according to the output "L". Now, assuming that the output of the direction signal generation circuit (21) is "H", an up signal is generated from the up / down circuit (23), and the counting circuit (24) clocks the output signal of the oscillation circuit (22). And count in the up direction according to the up signal. If the output of the direction signal generating circuit (21) is "L", a down signal is generated from the up / down circuit (23) and the counting circuit (24) counts in the down direction. The decoder (25) sequentially decodes the count value of the counting circuit (24) and drives the left and right attenuation circuits (17) and (18). Therefore, the output signal level of the signal generating circuit (19) is the reference voltage VrefThe counter circuit (24) counts in the up direction when it is within a predetermined range larger than the above, and the attenuation amount of the left attenuation circuit (17) increases according to the output of the decoder (25) and the right attenuation circuit increases. The amount of attenuation of the circuit (18) is reduced to make the levels of the left and right stereo signals (L) and (R) equal. Further, the output signal level of the signal generation circuit (19) is the reference voltage VrefWhen it is within a predetermined range smaller than, the counting circuit (24) counts in the down direction, the amount of attenuation of the left attenuating circuit (17) decreases according to the output of the decoder (25), and the right attenuating circuit ( 18) The amount of attenuation increases, and the levels of the left and right stereo signals (L) and (R) are made equal.
【００１０】 調整が完了すると、信号発生回路（１９）の出力信号は、基準電圧Ｖrefより も少許大なる信号と少許小なる信号とを交互に発生する。その為、方向信号発生 回路（２１）は、アップ信号とダウン信号とを交互に発生し、計数回路（２４） は、アップ方向の計数とダウン方向の計数とを交互に繰り返す。調整の完了を検 出する完了検出回路（２６ａ）は、この状態を検出し、完了信号を発生する。When the adjustment is completed, the output signal of the signal generating circuit (19) alternately generates a signal smaller than the reference voltage V ref and a signal smaller than the reference voltage V ref . Therefore, the direction signal generating circuit (21) alternately generates an up signal and a down signal, and the counting circuit (24) alternately repeats counting in the up direction and counting in the down direction. A completion detection circuit (26a) for detecting the completion of adjustment detects this state and generates a completion signal.
【００１１】 制御回路（２６ｂ）は、前記完了信号に応じて、タイミング信号の発生を強制 的に禁止する。その為、発振回路（２２）の発振が停止し、計数回路（２４）の 計数も停止し、デコーダ（２５）、左右減衰回路（１７）及び（１８）が完了時 の状態を保つ。 調整完了状態において、何らかの原因により左右ステレオ信号のバランスがく ずれると、制御回路（２６ｂ）がリセットされ、タイミング信号発生回路（２０ ）の動作が再開される。左右ステレオ信号のバランスがくずれ、タイミング信号 発生回路（２０）からタイミング信号が発生する所定範囲内で、かつ比較的大な るレベルの出力信号が信号発生回路（１９）から発生すると、制御回路（２６ｂ ）から禁止の為の出力信号が発生しなくなり、かつタイミング信号発生回路（２ ０）及び方向信号発生回路（２１）が動作し、再調整が開始される。従って、図 １の回路を用いれば、チャンネル間のバランスを調整することが出来、調整完了 時にその状態を保つことが出来、バランスがくずれたとき再調整を行なうことが 出来る。The control circuit (26b) forcibly prohibits the generation of the timing signal in response to the completion signal. Therefore, the oscillation circuit (22) stops oscillating, the counting circuit (24) also stops counting, and the decoder (25) and the left and right attenuating circuits (17) and (18) maintain the state at the time of completion. In the adjustment completed state, if the left and right stereo signals are out of balance for some reason, the control circuit (26b) is reset and the operation of the timing signal generation circuit (20) is restarted. When the left and right stereo signals are out of balance and an output signal of a relatively large level is generated from the signal generation circuit (19) within a predetermined range where the timing signal generation circuit (20) generates the timing signal, the control circuit ( 26b), the output signal for inhibition is not generated, and the timing signal generating circuit (20) and the direction signal generating circuit (21) are operated to start the readjustment. Therefore, by using the circuit of FIG. 1, it is possible to adjust the balance between channels, maintain the state when the adjustment is completed, and readjust when the balance is lost.
【００１２】 図３は、図１の計数回路（２４）及びデコーダ（２５）の具体回路例を示すも のである。図３において、計数回路（２４）は、４個のＤ−ＦＦ（２７）乃至（ ３０）と、８個の排他オアゲート（３１）乃至（３８）と、４個のアンドゲート （３９）乃至（４２）から成るアップダウンカウンタによって構成されている。 また、デコーダ（２５）は、第１乃至第４アンドゲート（４３）乃至（４６）と 、第５乃至第８アンドゲート（４７）乃至（５０）とによって構成されている。FIG. 3 shows a specific circuit example of the counting circuit (24) and the decoder (25) of FIG. In FIG. 3, the counting circuit (24) includes four D-FFs (27) to (30), eight exclusive OR gates (31) to (38), and four AND gates (39) to (39). 42). The decoder (25) is composed of first to fourth AND gates (43) to (46) and fifth to eighth AND gates (47) to (50).
【００１３】 図４は、左右減衰回路（１７）及び（１８）の具体回路例を示すもので、（５ １）は４個の抵抗と４個のゲートとから成る第１左減衰回路、（５２）は同様の 構成の第２左減衰回路、（５３）は同様の構成の第１右減衰回路及び（５４）は 同様の構成の第２右減衰回路である。 尚、図３及び図４において、第１アンドゲート（４３）の出力Ａは、第１左減 衰回路（５１）及び第１右減衰回路（５３）のゲートＡの切換を行なうものであ り、出力Ｂ乃至Ｈも図４の対応するゲートを切換える様接続される。FIG. 4 shows a specific circuit example of the left and right attenuating circuits (17) and (18), where (51) is a first left attenuating circuit including four resistors and four gates, 52) is a second left attenuating circuit having the same configuration, (53) is a first right attenuating circuit having the same configuration, and (54) is a second right attenuating circuit having the same configuration. In FIGS. 3 and 4, the output A of the first AND gate (43) switches the gate A of the first left attenuation circuit (51) and the first right attenuation circuit (53). , Outputs B through H are also connected to switch corresponding gates in FIG.
【００１４】 図３及び図４において、Ｄ−ＦＦ（２７）乃至（３０）のＱ出力がすべて「０ 」、すなわち計数回路（２４）の計数値が（００００）の初期状態であれば、第 ４及び第８アンドゲート（４６）及び（５０）の出力Ｄ及びＨが発生し、ゲート Ｄ及びＨが開となる。アップダウン入力端子（５５）にアップ信号「Ｌ」が入力 された状態において、クロック入力端子（５６）に第１クロックが印加されると 、計数回路（２４）の計数値が（１０００）となり、第３アンドゲート（４５） の出力Ｃが発生し、ゲートＣが開となる。その為、左入力信号Ｌiは少許減衰さ れ、右入力信号Ｒiの減衰量は小となる。クロックの計数につれて、開となるゲ ートは順次移動し、１６個のクロックの印加時に、第１アンドゲート及び第５ア ンドゲート（４３）及び（４７）の出力Ａ，Ｅが発生し、ゲートＡ及びＥが開と なり、左入力信号Ｌiが最大減衰状態、右入力信号Ｒiが無減衰状態となる。実際 の回路動作では、途中で図１の比較回路（２２）の出力が反転し、逆方向の計数 が行なわれる可能性が高い。In FIGS. 3 and 4, if the Q outputs of the D-FFs (27) to (30) are all “0”, that is, the count value of the counting circuit (24) is the initial state (0000), The outputs D and H of the fourth and eighth AND gates (46) and (50) are generated, and the gates D and H are opened. When the first clock is applied to the clock input terminal (56) while the up signal “L” is input to the up / down input terminal (55), the count value of the counting circuit (24) becomes (1000), The output C of the third AND gate (45) is generated and the gate C is opened. Therefore, the left input signal L i is slightly attenuated, and the right input signal R i is attenuated little. As the clock counts, the gates that open gradually move, and when 16 clocks are applied, the outputs A and E of the first AND gate and the fifth AND gates (43) and (47) are generated, A and E are opened, the left input signal L i is in the maximum attenuation state, and the right input signal R i is in the non-attenuation state. In the actual circuit operation, the output of the comparison circuit (22) shown in FIG. 1 is likely to be inverted and counting in the reverse direction is likely to occur.
【００１５】 第１左減衰回路（５１）と第１右減衰回路（５３）は、同一の重み付けが成さ れており、例えば、Ａ，Ｂ，Ｃ，Ｄが０，−１，−２，−３となる。また、第２ 左減衰回路（５２）と第２右減衰回路（５４）も同一の重み付けが成されており 、例えば、Ｅ，Ｆ，Ｇ，Ｈが０，−４，−８，−１２となる。アップダウン入力 端子（５５）にダウン信号「Ｈ」が印加された状態においては、計数回路（２４ ）の出力が、（１１１１），（０１１１）……と変化するダウン計数状態になり 、対応するゲートが開になる。また、図３及び図４においては、一方の計数回路 が最大減衰状態、他方の減衰回路が無減衰状態となる場合を初期値として説明し たが、両減衰回路の減衰量が等しく中間の値になるときを初期値とし、デコーダ の出力に応じて減衰量が互いに逆方向に変化する様な構成としてもよい。The first left attenuator circuit (51) and the first right attenuator circuit (53) have the same weighting. For example, A, B, C, D are 0, -1, -2, -3. The same weighting is also applied to the second left attenuation circuit (52) and the second right attenuation circuit (54). For example, E, F, G and H are 0, -4, -8 and -12. Become. When the down signal “H” is applied to the up / down input terminal (55), the output of the counting circuit (24) changes to (1111), (0111), ... The gate opens. Also, in FIGS. 3 and 4, the case where one counter circuit is in the maximum attenuation state and the other is in the non-attenuation state is described as the initial value, but the attenuation amounts of both the attenuation circuits are equal and the intermediate value is obtained. May be set as the initial value, and the attenuation amounts may change in opposite directions according to the output of the decoder.
【００１６】 図５は、図１のタイミング信号発生回路（２０）、方向信号発生回路（２１） 、及び制御回路（２６ｂ）の具体回路例を示すものである。図５において、信号 発生回路（１９）の出力信号は、タイミング信号発生回路として動作する第１ウ ィンドコンパレータ（５７）と、方向信号発生回路として動作する比較回路（５ ８）と、制御回路の一部を構成する第２ウィンドコンパレータ（５９）とに印加 される。第１ウィンドコンパレータ（５７）は、基準電圧ＶC及びＶD（ＶC＜ＶD ）を備えており、信号発生回路（１９）の出力電圧Ｖ1がＶD＜Ｖ1又はＶC＞Ｖ1 となるとき「Ｈ」の出力信号を発生し、ＶC＜Ｖ1＜ＶDとなるとき「Ｌ」の出力 信号を発生する。従って、第１ウィンドコンパレータ（５７）は、左右ステレオ 信号（Ｌ）及び（Ｒ）のレベルが略等しい範囲で出力「Ｌ」を発生し、この出力 「Ｌ」がインバータ（６０）を介してタイミング信号として発振回路（２２）に 印加される。比較回路（５８）は、基準電圧Ｖrefを備えており、信号発生回路 （１９）の出力が前記Ｖrefより大のとき「Ｈ」の出力信号を、小のとき「Ｌ」 の出力信号を発生する。前記「Ｈ」又は「Ｌ」の出力信号は、アップダウン回路 （２３）に印加され、該アップダウン回路（２３）からは、前記「Ｈ」の出力信 号に応じてアップ信号が、前記「Ｌ」の出力信号に応じてダウン信号が発生する 。制御回路は、第２ウィンドコンパレータ（５９）、アンドゲート（６１）及び アンドゲート（６２）によって構成されている。第２ウィンドコンパレータ（５ ９）は、基準電圧ＶA及びＶB（ＶA＜ＶB，ＶB＜ＶD，ＶA＞ＶC）を備えており、 信号発生回路（１９）の出力電圧Ｖ1がＶB＜Ｖ1又はＶA＞Ｖ1のとき出力「Ｈ」 を、ＶA＜Ｖ1＜ＶBのとき出力「Ｌ」を発生する。FIG. 5 shows a specific circuit example of the timing signal generation circuit (20), the direction signal generation circuit (21), and the control circuit (26b) of FIG. In FIG. 5, the output signal of the signal generation circuit (19) includes a first window comparator (57) that operates as a timing signal generation circuit, a comparison circuit (58) that operates as a direction signal generation circuit, and a control circuit. Is applied to the second window comparator (59) forming a part of the. The first window comparator (57) includes reference voltages V C and V D (V C <V D ), and the output voltage V 1 of the signal generation circuit (19) is V D <V 1 or V C > V. When it becomes 1 , an output signal of "H" is generated, and when V C <V 1 <V D , an output signal of "L" is generated. Therefore, the first window comparator (57) generates the output “L” in the range where the levels of the left and right stereo signals (L) and (R) are substantially equal, and this output “L” is output through the inverter (60). It is applied to the oscillator circuit (22) as a signal. The comparison circuit (58) has a reference voltage V ref , and outputs an “H” output signal when the output of the signal generation circuit (19) is larger than the V ref , and an “L” output signal when the output is small. Occur. The “H” or “L” output signal is applied to the up-down circuit (23), and the up-down circuit (23) outputs an up signal according to the “H” output signal. A down signal is generated according to the output signal of "L". The control circuit includes a second window comparator (59), an AND gate (61) and an AND gate (62). The second window comparator (5 9), the reference voltage V A and V B (V A <V B , V B <V D, V A> V C) includes a output voltage of the signal generating circuit (19) When V 1 is V B <V 1 or V A > V 1, an output “H” is generated, and when V A <V 1 <V B, an output “L” is generated.
【００１７】 バランス調整の開始時には、電源投入に伴ってリセットがかかり完了検出回路 （２６ａ）の出力から「Ｈ」が発生し、アンドゲート（６２）に印加される。そ の為、発振回路（２２）は、タイミング信号発生手段となる第１ウィンドコンパ レータ（５７）の出力により駆動される。バランス調整が完了すると、完了検出 回路（２６ａ）の出力が「Ｌ」となり、アンドゲート（６２）の出力も「Ｌ」と なる。従って、発振回路（２２）の発振動作が停止し、調整完了時の状態を維持 することが出来る。At the start of the balance adjustment, the power is turned on, resetting is performed, and “H” is generated from the output of the completion detecting circuit (26 a) and is applied to the AND gate (62). Therefore, the oscillating circuit (22) is driven by the output of the first window comparator (57) serving as a timing signal generating means. When the balance adjustment is completed, the output of the completion detecting circuit (26a) becomes "L" and the output of the AND gate (62) also becomes "L". Therefore, the oscillating operation of the oscillating circuit (22) is stopped, and the state at the completion of the adjustment can be maintained.
【００１８】 調整完了状態において、バランスがくずれ第２ウィンドコンパレータ（５９） の出力が「Ｌ」から「Ｈ」になると、アンドゲート（６１）の出力が「Ｈ」にな り完了検出回路（２６ａ）をリセットする。すると、完了検出回路（２６ａ）の 出力が「Ｈ」となり、第１ウィンドコンパレータ（５７）の出力が発振回路（２ ２）に印加される。従って、調整完了後に、何らかの理由によりアンバランス状 態が生じた場合、再調整を行なうことが出来る。In the adjustment completion state, when the output of the second window comparator (59) is out of balance and changes from “L” to “H”, the output of the AND gate (61) changes to “H” and the completion detecting circuit (26a ) Is reset. Then, the output of the completion detection circuit (26a) becomes "H", and the output of the first window comparator (57) is applied to the oscillation circuit (22). Therefore, if an unbalanced state occurs for some reason after the completion of adjustment, readjustment can be performed.
【００１９】 図６は、図１及び図５の完了検出回路（２６ａ）の具体回路例を示す。図６に おいて、アップダウン回路（２３）の出力は、入力端子（６３）に印加され、発 振回路（２２）の出力は、クロック入力端子（６４）にクロックとして印加され る。そして、アンドゲート（６１）の出力及び電源投入時のリセット信号がリセ ット端子（６５）に印加される。その結果、出力端子（６６）に完了検出出力信 号を得ることが出来る。FIG. 6 shows a specific circuit example of the completion detection circuit (26 a) shown in FIGS. 1 and 5. In FIG. 6, the output of the up / down circuit (23) is applied to the input terminal (63), and the output of the oscillator circuit (22) is applied to the clock input terminal (64) as a clock. Then, the output of the AND gate (61) and the reset signal when the power is turned on are applied to the reset terminal (65). As a result, a completion detection output signal can be obtained at the output terminal (66).
【００２０】[0020]
以上述べた如く、本考案に依れば、チャンネル間のアンバランスを検出し、自 動的にバランス調整を行なうバランス調整回路を提供出来る。 また本考案に依れば、正確にバランス調整を行なうことが出来、調整完了後は 、自動的に調整動作を停止するバランス調整回路を提供出来る。 As described above, according to the present invention, it is possible to provide a balance adjustment circuit that detects an imbalance between channels and automatically performs balance adjustment. Further, according to the present invention, it is possible to provide a balance adjustment circuit that can accurately perform balance adjustment and automatically stop the adjustment operation after the adjustment is completed.
【００２１】 更に本考案に依れば、バランスのくずれが生じたとき、自動的に再調整を行な い得るバランス調整回路を提供出来る。 また更に、調整の不要時に、発振回路を停止させておくことが出来るので、ノ イズの発生を防止出来る。Further, according to the present invention, it is possible to provide a balance adjustment circuit that can automatically perform readjustment when the balance is lost. Furthermore, since the oscillation circuit can be stopped when adjustment is unnecessary, noise can be prevented from occurring.
【図１】本考案のバランス調整回路のブロック図であ
る。FIG. 1 is a block diagram of a balance adjusting circuit of the present invention.
【図２】従来のバランス調整回路である。FIG. 2 is a conventional balance adjustment circuit.
【図３】図１の計数回路及びデコーダの具体回路であ
る。FIG. 3 is a specific circuit of the counting circuit and the decoder of FIG.
【図４】図１の減衰回路の具体回路例を示す回路図であ
る。FIG. 4 is a circuit diagram showing a specific circuit example of the attenuation circuit of FIG.
【図５】図１の方向信号発生回路、タイミング信号発生
回路及び制御回路の具体回路例を示す回路図である。5 is a circuit diagram showing a specific circuit example of a direction signal generation circuit, a timing signal generation circuit, and a control circuit in FIG.
【図６】図１の完了検出回路の具体回路例を示す回路図
である。FIG. 6 is a circuit diagram showing a specific circuit example of the completion detection circuit of FIG.
（２０） タイミング信号発生回路 （２１） 方向信号発生回路 （２２） 発振回路 （２３） アップダウン回路 （２６ａ） 完了検出回路 （６１） アンドゲート （６２） アンドゲート (20) Timing signal generation circuit (21) Direction signal generation circuit (22) Oscillation circuit (23) Up-down circuit (26a) Completion detection circuit (61) AND gate (62) AND gate
Claims (3)
スを調整する為のバランス調整回路であって、 調整期間を定める為のタイミング信号を発生するタイミ
ング信号発生手段と、 調整方向を定める為の方向信号を発生する方向信号発生
手段と、 前記タイミング信号に応じて動作を開始する発振回路
と、 バランスがくずれたことを検出する検出手段と、 前記発振回路の発振出力と前記方向信号発生手段の方向
信号とに応じてバランスの調整が完了したことを検出す
る完了検出回路と、 該完了検出回路の検出出力に応じて前記タイミング信号
が前記発振回路に印加されるのを制御する第１アンドゲ
ートと、 前記タイミング信号発生手段及び前記検出手段の出力信
号に応じて前記完了検出回路を未完了の状態にする第２
アンドゲートと、 を備えることを特徴とするバランス調整回路。1. A balance adjustment circuit for adjusting the balance between at least two channels, comprising: a timing signal generating means for generating a timing signal for determining an adjustment period; and a direction signal for determining an adjustment direction. Direction signal generating means for generating, an oscillating circuit for starting operation in response to the timing signal, detecting means for detecting an imbalance, an oscillating output of the oscillating circuit and a direction signal for the directional signal generating means. A completion detection circuit for detecting completion of balance adjustment in accordance with the above, a first AND gate for controlling application of the timing signal to the oscillation circuit according to a detection output of the completion detection circuit, A second state in which the completion detecting circuit is brought into an incomplete state in response to the output signals of the timing signal generating means and the detecting means;
A balance adjustment circuit comprising an AND gate and.
ップ方向とダウン方向とを交互に繰り返す状態になった
ことを検出し、出力信号を発生することを特徴とする請
求項１記載のバランス調整回路。2. The balance detecting circuit according to claim 1, wherein the completion detecting circuit detects that the direction signal is in a state of alternately repeating an up direction and a down direction and generates an output signal. Adjustment circuit.
て前記方向信号に応じた方向の計数を行なう計数回路
と、 該計数回路の計数値をデコードするデコーダと、 前記チャンネルのそれぞれに配置され、前記デコーダの
出力に応じてチャンネルを通過する信号のバランスを調
整する手段と、 を備えることを特徴とする請求項１記載のバランス調整
回路。3. A counting circuit that counts in a direction according to the direction signal using an output signal of the oscillation circuit as a clock, a decoder that decodes a count value of the counting circuit, and a decoder arranged in each of the channels, The balance adjusting circuit according to claim 1, further comprising: a unit that adjusts a balance of signals passing through the channels according to an output of the decoder.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991089326U JP2587634Y2 (en) | 1991-10-30 | 1991-10-30 | Balance adjustment circuit |
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| Application Number | Priority Date | Filing Date | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008512890A (en) * | 2004-09-06 | 2008-04-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Audio signal enhancement |
| JP2012533954A (en) * | 2009-07-22 | 2012-12-27 | ストーミングスイス・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング | Apparatus and method for optimizing stereo or pseudo stereo audio signal |
-
1991
- 1991-10-30 JP JP1991089326U patent/JP2587634Y2/en not_active Expired - Lifetime
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|---|---|
| JP2587634Y2 (en) | 1998-12-24 |
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