JPH0535771A - Vector data processor - Google Patents
Vector data processorInfo
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- JPH0535771A JPH0535771A JP18962091A JP18962091A JPH0535771A JP H0535771 A JPH0535771 A JP H0535771A JP 18962091 A JP18962091 A JP 18962091A JP 18962091 A JP18962091 A JP 18962091A JP H0535771 A JPH0535771 A JP H0535771A
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- Pending
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、ベクトルデータ処理装
置、特にベクトルレジスタと演算器および主メモリ間の
エレメントデータ移送を行なうベクトルデータ処理装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vector data processing device, and more particularly to a vector data processing device for transferring element data between a vector register, an arithmetic unit and a main memory.
【0002】[0002]
【従来の技術】従来のベクトルデータ処理装置は、図2
に示すように主メモリ又は演算器50から出力されるデ
ータを一部記憶するベクトルレジスタ10および11、
ベクトルレジスタ10と11に対しそれぞれ記憶すべき
データのアドレスを指定する読出し/書込みアドレスレ
ジスタ20および21、外部からの入力選択命令により
入力を選択するエレメントデータ入力選択回路30、外
部からの出力選択命令によって出力先を切り替えるエレ
メントデータ出力選択回路40、および、演算器50か
ら構成されている。2. Description of the Related Art A conventional vector data processing device is shown in FIG.
Vector registers 10 and 11, which partially store the data output from the main memory or the arithmetic unit 50,
Read / write address registers 20 and 21 for designating addresses of data to be stored in the vector registers 10 and 11, respectively, an element data input selection circuit 30 for selecting an input by an external input selection command, and an external output selection command. It is composed of an element data output selection circuit 40 for switching the output destination according to and an arithmetic unit 50.
【0003】ベクトルレジスタ10および11は、複数
個のエレメントデータを保持するためのレジスタで、通
常、複数個備えられている。読出し/書込みアドレスレ
ジスタ20および21は、前記ベクトルレジスタ10お
よび11内のエレメントデータを読出す際、および、前
述のベクトルレジスタ10および11内にエレメントデ
ータを書込む際にエレメントデータのロケーションを指
示するアドレスレジスタで、通常、外部からの設定命令
が入力されると値を“0”にクリアするとともに、1つ
のデータをベクトルレジスタ10又は11に記憶すると
アドレス値を1だけ増加させる+1カウント機能を有す
る。エレメントデータ入力選択回路30は、図示されて
いない主メモリからのエレメントデータ、または演算器
50からの演算結果の何れかを外部からの入力選択命令
により選択して読み出し前記ベクトルレジスタ10また
は11に選択し、分配する機能を有する。エレメントデ
ータ出力選択回路40は、前述したベクトルレジスタ1
0および11から読出されたエレメントデータを外部か
ら加えられる出力選択信号により制御され、図示されて
いない主メモリまたは、演算器50に選択し分配する機
能を有する。The vector registers 10 and 11 are registers for holding a plurality of element data, and usually a plurality of vector registers are provided. The read / write address registers 20 and 21 indicate the location of the element data when reading the element data in the vector registers 10 and 11 and when writing the element data in the vector registers 10 and 11 described above. The address register normally has a +1 count function of clearing the value to "0" when an external setting command is input and increasing the address value by 1 when storing one data in the vector register 10 or 11. . The element data input selection circuit 30 selects and reads either element data from a main memory (not shown) or a calculation result from the arithmetic unit 50 by an external input selection instruction and reads it into the vector register 10 or 11. And has a function of distributing. The element data output selection circuit 40 is the vector register 1 described above.
The element data read from 0 and 11 is controlled by an output selection signal applied from the outside, and has a function of selecting and distributing to the main memory (not shown) or the arithmetic unit 50.
【0004】このような構成の従来のベクトルデータ処
理装置において、主メモリ上に一定間隔で配置されてい
るベクトルデータに対して演算を行うには、主メモリか
らベクトルレジスタ10と11へのエレメントデータの
ロード時に、要素間距離を指定して演算対象となるエレ
メントデータのみをベクトルレジスタ10と11に移送
して演算を行う方法か、又は演算対象となるエレメント
データを含む連続領域をすべてベクトルレジスタ10と
11上にロードしておき、演算対象以外のエレメントデ
ータに対してマスクベクトルを生成して与え、マスク付
き演算を行う方法が取られる。In the conventional vector data processing device having such a configuration, in order to perform an operation on vector data arranged at a constant interval in the main memory, element data from the main memory to the vector registers 10 and 11 are used. Method, the element distance is specified and only the element data to be operated is transferred to the vector registers 10 and 11 to perform the operation, or all the continuous areas including the element data to be operated are transferred to the vector register 10 11 and 11 are loaded, a mask vector is generated and given to element data other than the calculation target, and calculation with a mask is performed.
【0005】[0005]
【発明が解決しようとする課題】上述した従来のベクト
ルデータ処理装置では、主メモリ上に一定の間隔で配置
されたベクトルデータに対してベクトル演算を行うに
は、ベクトルレジスタへのロード時に要素間距離を指定
し、ベクトルレジスタ上に演算対象のエレメントデータ
だけをロードし、演算を行う方法がある。しかしながら
この場合、通常主メモリに対して不連続なアドレスに対
してのアクセスとなるためバンクコンフリクトなどによ
りメモリのスループットが落ちるという欠点がある。In the above-described conventional vector data processing device, in order to perform vector operation on vector data arranged at a constant interval in the main memory, inter-elements are loaded at the time of loading to the vector register. There is a method of specifying the distance, loading only the element data to be operated on the vector register, and performing the operation. However, in this case, access to the main memory is usually made to discontinuous addresses, so that there is a disadvantage that the throughput of the memory is lowered due to bank conflict or the like.
【0006】一方、マスクベクトルを生成してマスク付
き演算を行う方法ではマスク生成の処理が必要であり、
かつベクトル長を本来必要な長さよりも長く必要とする
ため、実行時間が長くなるという欠点がある。On the other hand, in the method of generating a mask vector and performing a masked operation, it is necessary to perform mask generation processing.
Moreover, since the vector length is required to be longer than the originally required length, there is a drawback that the execution time becomes long.
【0007】[0007]
【課題を解決するための手段】本発明のベクトルデータ
処理装置は、主メモリ上に記憶されているベクトルデー
タのすべてまたはその一部のエレメントデータを一時的
に保持するベクトルデータ格納手段と、前記ベクトルデ
ータ格納手段に対する書込みデータを外部から入力され
た設定信号により設定された任意の一定間隔で書込むた
めの書込みアドレス設定手段と、前記ベクトルデータ格
納手段から前記エレメントデータを外部から入力された
設定信号により設定された任意の一定間隔で読み出すた
めの読み出しアドレス設定手段とを備えて構成されてい
る。The vector data processing device of the present invention comprises vector data storage means for temporarily holding all or part of the element data of the vector data stored in the main memory, and Write address setting means for writing write data to the vector data storage means at an arbitrary fixed interval set by a setting signal input from the outside, and setting the element data input from the outside from the vector data storage means And a read address setting means for reading at an arbitrary fixed interval set by a signal.
【0008】[0008]
【実施例】次に本発明について図面を参照して説明す
る。The present invention will be described below with reference to the drawings.
【0009】図1は、本発明のベクトルデータ処理装置
の一実施例を示すブロック図である。順序付けられた複
数のエレメントデータを保持するベクトルレジスタ10
0と、このベクトルレジスタ100からエレメントデー
タを読出すためにエレメントデータのロケーションを指
示する読出しアドレスレジスタ110と、前述したベク
トルレジスタ100に対する書込みデータのロケーショ
ンを指示する書込みアドレスレジスタ120と、上述し
たベクトルレジスタ100に読出し/書込みを行う際、
エレメントデータの要素間距離、すななちアドレス増分
値を設定する読出し間隔設定レジスタ130および書込
み間隔設定レジスタ140と読出しアドレスレジスタ1
10内のアドレス値と読出し間隔設定レジスタ130内
のアドレス増分値、書込みアドレスレジスタ120内の
アドレス値と書込み間隔設定レジスタ140内のアドレ
ス増分値のそれぞれを加算するアドレス加算器150お
よび151と、前記読出しアドレスレジスタ110、書
込みアドレスレジスタ120、読出し間隔設定レジスタ
130、外部からの設定信号に従って書込み間隔設定レ
ジスタ140および読出し間隔設定レジスタ130への
初期設定を行うアドレス制御回路160と、外部から加
えられる入力選択信号により制御されベクトルレジスタ
100に主メモリから出力されるロードデータ、または
演算器から出力される演算結果を選択し入力するエレメ
ントデータ入力選択回路170と、外部から加えられる
出力選択信号により制御されてベクトルレジスタ100
から読出されたエレメントデータを主メモリまたは図示
されていない演算器へ出力するエレメントデータ出力選
択回路180を有している。FIG. 1 is a block diagram showing an embodiment of a vector data processing device of the present invention. Vector register 10 holding a plurality of ordered element data
0, a read address register 110 indicating the location of element data for reading element data from the vector register 100, a write address register 120 indicating the location of write data for the vector register 100 described above, and the vector described above. When reading / writing to the register 100,
A read interval setting register 130, a write interval setting register 140, and a read address register 1 for setting a distance between elements of element data, that is, an address increment value
Address adders 150 and 151 for adding the address value in 10 and the address increment value in the read interval setting register 130, and the address value in the write address register 120 and the address increment value in the write interval setting register 140, respectively, and A read address register 110, a write address register 120, a read interval setting register 130, an address control circuit 160 for initializing the write interval setting register 140 and the read interval setting register 130 according to a setting signal from the outside, and an input added from the outside. An element data input selection circuit 170 for selecting and inputting load data output from the main memory or an operation result output from an arithmetic unit to the vector register 100 controlled by the selection signal, and an output selection signal applied from the outside. Controlled and vector register 100
It has an element data output selection circuit 180 for outputting the element data read from the main memory or an arithmetic unit (not shown).
【0010】本実施例の動作は以下の通りである。The operation of this embodiment is as follows.
【0011】例えば、複素データに対して演算を行う場
合、主メモリから実部と虚部を合わせたデータがベクト
ルレジスタ100上にロードされる。これは、通常複素
データは主メモリ上に実部と虚部が交互に配置されてい
るためである。実数部のみまたは虚数部のみを演算対象
とする場合、本発明では、まず外部からの命令によって
演算対象のエレメントデータを保持しているベクトルレ
ジスタ100が指定され、ベクトルレジスタ100の読
出し開始アドレスおよび要素間距離は、アドレス制御回
路160に外部より加えられ、このアドレス制御回路1
60を介して読出しアドレスレジスタ110および読出
し間隔設定レジスタ130に初期設定される。同様に演
算結果を格納するベクトルレジスタ、書込み開始アドレ
ス、要素間距離も外部から加えられる命令によって指定
される。演算結果をベクトルレジスタ100に書き戻す
場合、書込み開始アドレスおよび要素間距離は、アドレ
ス制御回路160を介して書込みアドレスレジスタ12
0及び書込み間隔設定レジスタ140に初期設定され
る。ベクトルレジスタ100は、読出しアドレスレジス
タ110で指定されるロケーションのエレメントデータ
をエレメントデータ出力選択回路180に出力する。読
出しアドレスレジスタ110は、エレメントデータを順
次読出すためにアドレス加算器150により、読出しア
ドレスレジスタ110に格納されているアドレス値に読
出し間隔設定レジスタ130内のアドレス増分値が加え
られたものが順次設定される。これによりベクトルレジ
スタ100内のエレメントデータは、一定間隔でベクト
ル長指定分だけ読出され、読出されたエレメントデータ
は、エレメントデータ出力選択回路180によって主メ
モリまたは演算器に送出される。主メモリへ出力するか
演算器へ出力するかの選択は外部から加えられる出力選
択信号により行なわれる。For example, when performing an operation on complex data, the data in which the real part and the imaginary part are combined is loaded from the main memory onto the vector register 100. This is because normally real data and imaginary data are alternately arranged in the main memory of complex data. When only the real number part or only the imaginary number part is to be calculated, in the present invention, the vector register 100 holding the element data to be calculated is designated by an external instruction, and the read start address and the element of the vector register 100 are designated. The distance is applied to the address control circuit 160 from the outside, and the address control circuit 1
The read address register 110 and the read interval setting register 130 are initialized via 60. Similarly, the vector register for storing the calculation result, the write start address, and the inter-element distance are also specified by an externally added instruction. When the calculation result is written back to the vector register 100, the write start address and the inter-element distance are set to the write address register 12 via the address control circuit 160.
0 and the write interval setting register 140 are initialized. The vector register 100 outputs the element data at the location designated by the read address register 110 to the element data output selection circuit 180. The read address register 110 is sequentially set by adding the address increment value in the read interval setting register 130 to the address value stored in the read address register 110 by the address adder 150 for sequentially reading the element data. To be done. As a result, the element data in the vector register 100 is read at a constant interval by the specified vector length, and the read element data is sent to the main memory or the arithmetic unit by the element data output selection circuit 180. The selection of whether to output to the main memory or the arithmetic unit is made by an output selection signal applied from the outside.
【0012】一方、演算器から出力された演算結果、ま
たは主メモリから出力されるロードデータをベクトルレ
ジスタ100に書込む場合、書込みアドレスレジスタ1
20で指定されるロケーションにエレメントデータ入力
選択回路170から第一番目のエレメントデータが出力
される時点でエレメントデータの書込みを開始する。書
込みアドレスレジスタ120も読出しアドレスレジスタ
110と同様にエレメントデータを順次書込むためにア
ドレス加算器151により、書込みアドレスレジスタ1
10に格納されているアドレス値に書込み間隔設定レジ
スタ内140のアドレス増分値が加えられたものが順次
更新され設定される。On the other hand, when the operation result output from the operation unit or the load data output from the main memory is written in the vector register 100, the write address register 1
Writing of the element data is started at the time when the first element data is output from the element data input selection circuit 170 to the location designated by 20. Similarly to the read address register 110, the write address register 120 uses the address adder 151 to sequentially write the element data, and the write address register 1
A value obtained by adding the address increment value in the write interval setting register 140 to the address value stored in 10 is sequentially updated and set.
【0013】なお、書込み間隔設定レジスタ140への
間隔値の設定は外部設定信号がアドレス制御回路160
に加えられてから、アドレス制御回路160の出力によ
り設定される。これにより、ベクトルレジスタ100内
にエレメントデータは一定間隔でベクトル長指定分だけ
書込まれる。For setting the interval value in the write interval setting register 140, an external setting signal is used by the address control circuit 160.
And is set by the output of the address control circuit 160. As a result, the element data is written in the vector register 100 at regular intervals for the specified vector length.
【0014】本実施例では、一つのベクトルレジスタに
ついて説明したが、本発明は、一つのベクトルレジスタ
について限定されるものではなく、複数のベクトルレジ
スタを備えたベクトルデータ処理装置においても適用で
きることは今迄の説明で明らかである。Although one vector register has been described in the present embodiment, the present invention is not limited to one vector register, and it is now applicable to a vector data processing device having a plurality of vector registers. It is clear from the above explanation.
【0015】[0015]
【発明の効果】以上説明したように、本発明は、ベクト
ルデータ格納手段(ベクトルレジスタ)に対して任意の
一定間隔でエレメントデータの読出し/書込みを可能と
するアドレス設定手段を設けることにより、ベクトルレ
ジスタの柔軟な使用を可能とし、かつベクトルレジスタ
に格納されているエレメントデータの部分ベクトル演算
を行うためにストア/ロード命令を使い主メモリを介し
たり、マスクベクトルを生成せずに実行することができ
るので演算すべきデータのベクトル長を長くすることな
しに行うことができるという効果がある。As described above, according to the present invention, the vector data storage means (vector register) is provided with the address setting means capable of reading / writing the element data at an arbitrary fixed interval. Registers can be used flexibly, and store / load instructions can be used to perform partial vector operations on element data stored in vector registers via main memory, or executed without generating a mask vector. Since this is possible, there is an effect that it can be performed without increasing the vector length of the data to be calculated.
【図面の簡単な説明】[Brief description of drawings]
【図1】本発明のベクトルデータ処理装置の一実施例を
示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a vector data processing device of the present invention.
【図2】従来のこの種のベクトルデータ処理装置の一例
を示すブロック図である。FIG. 2 is a block diagram showing an example of a conventional vector data processing device of this type.
100 ベクトルレジスタ 110 読出しアドレスレジスタ 120 書込みアドレスレジスタ 130 読出し間隔設定レジスタ 140 書込み間隔設定レジスタ 150〜151 アドレス加算器 160 アドレス制御回路 100 vector register 110 Read address register 120 write address register 130 Read interval setting register 140 Write Interval Setting Register 150-151 Address adder 160 address control circuit
Claims (3)
ータのすべてまたはその一部のエレメントデータを一時
的に保持するベクトルデータ格納手段と、前記ベクトル
データ格納手段から前記エレメントデータを外部から入
力された設定信号により設定された任意の一定間隔で読
み出すための読み出しアドレス設定手段とを備えること
を特長とするベクトルデータ処理装置。1. Vector data storage means for temporarily holding all or part of the element data of the vector data stored in the main memory, and the element data input from the outside by the vector data storage means. And a read address setting means for reading at an arbitrary fixed interval set by the setting signal.
ータのすべてまたはその一部のエレメントデータを一時
的に保持するベクトルデータ格納手段と、前記ベクトル
データ格納手段に対する書込みデータを外部から入力さ
れた設定信号により任意の一定間隔で書込むための書込
みアドレス設定手段とを備えることを特長とするベクト
ルデータ処理装置。2. Vector data storage means for temporarily holding all or part of the element data of the vector data stored in the main memory, and write data for the vector data storage means are inputted from the outside. A vector data processing device characterized by comprising write address setting means for writing at a fixed interval by a setting signal.
ータのすべてまたはその一部のエレメントデータを一時
的に保持するベクトルデータ格納手段と、前記ベクトル
データ格納手段に対する書込みデータを外部から入力さ
れた設定信号により任意の一定間隔で書込むための書込
みアドレス設定手段と、前記ベクトルデータ格納手段か
ら前記エレメントデータを外部から入力された設定信号
により設定された任意の一定間隔で読み出すための読み
出しアドレス設定手段とを備えることを特長とするベク
トルデータ処理装置。3. Vector data storage means for temporarily holding all or part of the element data of the vector data stored in the main memory, and write data for the vector data storage means are inputted from the outside. Write address setting means for writing at a constant interval by a setting signal, and read address setting for reading the element data from the vector data storage means at an arbitrary constant interval set by a setting signal input from the outside. And a vector data processing device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18962091A JPH0535771A (en) | 1991-07-30 | 1991-07-30 | Vector data processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18962091A JPH0535771A (en) | 1991-07-30 | 1991-07-30 | Vector data processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0535771A true JPH0535771A (en) | 1993-02-12 |
Family
ID=16244349
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18962091A Pending JPH0535771A (en) | 1991-07-30 | 1991-07-30 | Vector data processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0535771A (en) |
-
1991
- 1991-07-30 JP JP18962091A patent/JPH0535771A/en active Pending
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