JPH0535378A - Input and output circuit - Google Patents

Input and output circuit

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JPH0535378A
JPH0535378A JP18599791A JP18599791A JPH0535378A JP H0535378 A JPH0535378 A JP H0535378A JP 18599791 A JP18599791 A JP 18599791A JP 18599791 A JP18599791 A JP 18599791A JP H0535378 A JPH0535378 A JP H0535378A
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Yoshiaki Makii
義明 牧井
Sayuri Fujimura
さゆり 藤村
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NEC IC Microcomputer Systems Co Ltd
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Abstract

PURPOSE:To stabilize an operation just after an initialization by constituting a switching circuit of a resistor SR flip flop, and transistor which is turned on, and off by the output of the SR flip flop. CONSTITUTION:A microcomputer decides whether an input and output terminal 7 is used as an input terminal or as an output terminal by an initializing routine in an execution program, and when it is used as the input terminal, an input permitting signal E1 is defined as '1', and when it is used as the output terminal, an output permitting signal E0 is defined as '1'. Then, any processing is operated so that the reset of an SR flip flop 5 can be turned to '0', and an Nch transistor 2 can be turned off Then, when the input and output terminal 7 is used as the input terminal, a high impedance can be obtained, and when it is used as the output terminal, a level due to output data D1 can be outputted. And also, this input and output circuit 16 is equipped with input and output buffers 3 and 4, OR gate 6, and resistor 1.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は入出力回路に関し、特
に、マイクロコンピュータの入出力回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output circuit, and more particularly to a microcomputer input / output circuit.

【0002】[0002]

【従来の技術】近年、マイクロコンピュータは、広範囲
な分野で利用されてきており、特に民生機器のシステム
制御においては多数の制御用端子が必要とされている。
2. Description of the Related Art In recent years, microcomputers have been used in a wide range of fields, and particularly in system control of consumer equipment, many control terminals are required.

【0003】ここで、マイクロコンピュータに内蔵され
る端子に着目すると、その数はパッケージ等より限定さ
れる。そして、このことから端子を有効に利用するた
め、入力端子と出力端子とを兼用しているのが一般的で
ある。この入出力端子は、通常ハード的なイニシャライ
ズ処理により、入力状態すなわちハイインピーダンス状
態とされており、実行プログラム内の初期ルーチンによ
りこの端子を入力端子として使用するか出力端子として
使用するかが決定される。
Here, focusing on the terminals incorporated in the microcomputer, the number thereof is limited by the package and the like. From this, in order to effectively utilize the terminal, it is common to use both the input terminal and the output terminal. This input / output terminal is normally set to the input state, that is, the high impedance state by a hardware initialization process, and it is determined by the initial routine in the execution program whether this terminal is used as the input terminal or the output terminal. It

【0004】従ってこの入出力端子を入力端子として固
定して使用する場合は問題無いが、出力端子として使用
する場合は、前述の初期ルーチンを実行する迄の間は端
子がハイインピーダンス状態になるため、この端子に接
続される外部入力回路の入力バッファの状態が不定とな
り、動作開始直後の動作が不安定なものとなる。
Therefore, there is no problem when this input / output terminal is fixedly used as an input terminal, but when it is used as an output terminal, the terminal is in a high impedance state until the above-mentioned initial routine is executed. , The state of the input buffer of the external input circuit connected to this terminal becomes undefined, and the operation immediately after the start of operation becomes unstable.

【0005】この様な問題を回避するため、従来はマイ
クロコンピュータの外部に、比較的高い抵抗値を持つ抵
抗により装置のグランド電位にプルダウンする回路か、
または装置の電源電位にプルアップする回路を設け、一
時的又は継続的にプルダウンまたはプルアップ処理を行
なっていた。
In order to avoid such a problem, conventionally, a circuit for pulling down to the ground potential of the device by a resistor having a relatively high resistance value outside the microcomputer, or
Alternatively, a circuit for pulling up to the power supply potential of the device is provided to perform pulldown or pullup processing temporarily or continuously.

【0006】上述のような問題解決法を図4により説明
する。図4を参照すると、従来、応用システムは、入出
力回路16,外部入力回路17およびプルダウン回路1
8で構成される。入出力回路16は、出力バッファ3,
入力バッファ4および入出力端子7で構成されている。
プルダウン回路18は、抵抗13で構成されている。外
部入力回路17は、入力端子15と入力バッファ14と
で構成されている。
A method for solving the above problem will be described with reference to FIG. Referring to FIG. 4, a conventional application system has an input / output circuit 16, an external input circuit 17, and a pull-down circuit 1.
It is composed of 8. The input / output circuit 16 includes the output buffers 3,
It is composed of an input buffer 4 and an input / output terminal 7.
The pull-down circuit 18 is composed of a resistor 13. The external input circuit 17 is composed of an input terminal 15 and an input buffer 14.

【0007】次にこのシステムにおける動作を説明す
る。マイクロコンピュータのシステムリセットにより、
出力許可信号EO がインアクティブ“0”となるため、
出力バッファ3はオフしハイインピーダンス状態とな
る。しかし入出力端子7の状態は、マイクロコンピュー
タ外部の抵抗13によりグランド電位にプルダウンされ
ている。ここで、抵抗13は、出力バッファ3のアクテ
ィブ時の出力インピーダンスより高抵抗に設定してあ
る。従って出力許可信号EO がアクティブ“1”となっ
てハイレベルを出力する時にはレシオ回路が構成される
が、外部入力回路17とのインターフェイスは論理的に
正常に行なうことが可能である。
Next, the operation of this system will be described. By the system reset of the microcomputer,
Since the output enable signal E O becomes inactive “0”,
The output buffer 3 is turned off and enters a high impedance state. However, the state of the input / output terminal 7 is pulled down to the ground potential by the resistor 13 outside the microcomputer. Here, the resistor 13 is set to have a higher resistance than the output impedance of the output buffer 3 when the output buffer 3 is active. Therefore, when the output permission signal E O becomes active "1" and a high level is output, a ratio circuit is formed, but the interface with the external input circuit 17 can be logically and normally performed.

【0008】[0008]

【発明が解決しようとする課題】しかし、従来のマイク
ロコンピュータにおいては、リセット後の装置状態を安
定するためのプルダウン抵抗やプルアップ抵抗を外付け
する必要があり、その場合、抵抗のコストや接続工数の
問題が起きる。しかも、小型装置の場合は、抵抗を設置
するためのスペースを確保するのが難かしいという問題
があった。
However, in the conventional microcomputer, it is necessary to externally attach a pull-down resistor or a pull-up resistor for stabilizing the device state after reset. In that case, the cost of the resistor and the connection are required. The man-hour problem occurs. Moreover, in the case of a small device, it is difficult to secure a space for installing the resistor.

【0009】[0009]

【課題を解決するための手段】本発明の入出力は、デー
タの入力と出力をプログラマブルに切換え可能な入出力
兼用端子を備えたマイクロコンピュータの入出力回路に
おいて、前記入出力兼用端子よりデータを入力する入力
回路と、前記入出力兼用端子よりデータを出力する出力
回路と、前記入出力兼用端子と前記マイクロコンピュー
タの高位電源端子および低位電源端子のいずれか一方と
の間に直列に接続された抵抗回路およびスイチング回路
と、を具備し、前記スイッチング回路は、前記マイクロ
コンピュータの初期化手段により導通状態となり、前記
入力回路の入力制御信号および前記出力回路の出力制御
信号のいずれか一方をトリガとして遮断状態に遷移する
ことを特徴としている。
The input / output of the present invention is an input / output circuit of a microcomputer having an input / output combined terminal capable of programmable switching between input and output of data. An input circuit for inputting, an output circuit for outputting data from the input / output combined terminal, and a series connection between the input / output combined terminal and one of a high-level power supply terminal and a low-level power supply terminal of the microcomputer. A resistor circuit and a switching circuit, wherein the switching circuit is brought into a conducting state by the initialization means of the microcomputer, and one of the input control signal of the input circuit and the output control signal of the output circuit is used as a trigger. It is characterized by transitioning to the cutoff state.

【0010】[0010]

【実施例】次に、本発明の最適は実施例について図面を
参照して説明する。図1は、本発明の一実施例を示す回
路図である。図2は、図1の回路図をより具体的な回路
にした詳細回路図である。図1および図2を参照する
と、入出力回路16は、出力バッファ3,入力バッファ
4,入出力端子7,オアゲート6,SRフリップフロッ
プ5,抵抗1およびNchトランジスタ2で構成されて
いる。
BEST MODE FOR CARRYING OUT THE INVENTION Next, an optimum embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing an embodiment of the present invention. FIG. 2 is a detailed circuit diagram in which the circuit diagram of FIG. 1 is made into a more specific circuit. Referring to FIGS. 1 and 2, the input / output circuit 16 includes an output buffer 3, an input buffer 4, an input / output terminal 7, an OR gate 6, an SR flip-flop 5, a resistor 1 and an Nch transistor 2.

【0011】出力バッファ3は、インバータ30,NA
ND31,NOR32,Pchトランジスタ33および
Nchトランジスタ34で構成される。
The output buffer 3 includes an inverter 30 and an NA.
It is composed of an ND 31, a NOR 32, a Pch transistor 33 and an Nch transistor 34.

【0012】入力バッファ4は、インバータ40および
41,Pchトランジスタ42並びにNchトランジス
タ43および44で構成されている。
The input buffer 4 is composed of inverters 40 and 41, a Pch transistor 42 and Nch transistors 43 and 44.

【0013】SRフリップフロップ5は、インバータ5
0および51並びにNAND52および53で構成され
ている。
The SR flip-flop 5 is an inverter 5
It is composed of 0 and 51 and NANDs 52 and 53.

【0014】次に本実施例の動作について説明する。マ
イクロコンピュータのシステムリセットにより、出力許
可信号EO がインアクティブ“0”となるため、出力バ
ッファ3では、Pchトランジスタ33およびNchト
ランジスタ34ともにオフとなる。
Next, the operation of this embodiment will be described. The system reset of the microcomputer, the output enable signal E O is to become inactive "0", the output buffer 3, the Pch transistor 33 and Nch transistor 34 are both turned off.

【0015】また、SRフリップフロップ5はシステム
リセットにより入力許可信号EI および出力許可信号E
O ともにインアクティブ“0”となっているため、リセ
ット信号Rのハイレベルを受けてNAND53が“1”
となる。従ってNchトランジスタ2がオンし、入出力
端子7は、抵抗1を介しグランド電位にプルダウンされ
る。
Further, the SR flip-flop 5 is reset by the system, and the input enable signal E I and the output enable signal E I are set.
Since both O are inactive "0", the NAND 53 is "1" in response to the high level of the reset signal R.
Becomes Therefore, the Nch transistor 2 is turned on, and the input / output terminal 7 is pulled down to the ground potential via the resistor 1.

【0016】次に、マイクロコンピュータは、実行プロ
グラム内の初期ルーチンにより、この入出力端子7を入
力端子として使用するか出力端子として使用するかを決
定するが、入力端子として使用する場合は、入力許可信
号EI を“1”とし、出力端子として使用する場合は出
力許可信号EO を“1”とする。そして、いずれかの処
理を行なうことにより、SRフリップフロップ5はリセ
ット“0”するのでNchトランジスタ2がオフし、入
出力端子7は、入力端子として使用する場合にはハイイ
ンピーダンスとなり、出力端子として使用する場合には
出力データDO によるレベルが出力する。
Next, the microcomputer determines whether to use this input / output terminal 7 as an input terminal or an output terminal according to an initial routine in the execution program. The permission signal E I is set to “1”, and when used as an output terminal, the output permission signal E O is set to “1”. Then, the SR flip-flop 5 is reset to "0" by performing any one of the processes, so that the Nch transistor 2 is turned off, and the input / output terminal 7 becomes high impedance when used as an input terminal and becomes an output terminal. When used, the level according to the output data D O is output.

【0017】次に本発明の第2の実施例について図3を
用いて説明する。図3を参照すると、第2の実施例にお
いては、リセット後の端子状態をPchトランジスタ2
0で電源電位にプルアップしている点が、第1の実施例
と異なる。
Next, a second embodiment of the present invention will be described with reference to FIG. Referring to FIG. 3, in the second embodiment, the terminal state after reset is set to the Pch transistor 2
It differs from the first embodiment in that it is pulled up to the power supply potential at 0.

【0018】SRフリップフロップ5はシステムリセッ
トにより入力許可信号EI ならびに出力許可信号EO
もにインアクティブ“0”となっているため、リセット
信号Rのハイレベルを受けてNAND52が“0”とな
る。従って、Pchトランジスタ20がオンし、入出力
端子7は抵抗1を介し電源電位にプルアップされる。
Since the SR flip-flop 5 is inactive "0" for both the input enable signal E I and the output enable signal E O due to the system reset, the NAND 52 becomes "0" in response to the high level of the reset signal R. .. Therefore, the Pch transistor 20 is turned on, and the input / output terminal 7 is pulled up to the power supply potential via the resistor 1.

【0019】[0019]

【発明の効果】以上説明したように本発明においては、
リセット後の状態を固定するためのプルダウン抵抗やプ
ルアップ抵抗を外付けする必要がなく、抵抗のコストを
削減することができる。しかも、小型装置の場合は抵抗
を設置するスペースを確保する必要がないのでスペース
の有効利用をはかることができ、ひいては装置全体の低
価格化をはかることが可能である。
As described above, according to the present invention,
Since it is not necessary to externally attach a pull-down resistor or a pull-up resistor for fixing the state after reset, the cost of the resistor can be reduced. Moreover, in the case of a small-sized device, it is not necessary to secure a space for installing a resistor, so that the space can be effectively used, and the cost of the entire device can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例のブロック図である。FIG. 1 is a block diagram of a first embodiment of the present invention.

【図2】図1の詳細回路図である。FIG. 2 is a detailed circuit diagram of FIG.

【図3】本発明の第2の実施例の回路図である。FIG. 3 is a circuit diagram of a second embodiment of the present invention.

【図4】従来の入出力回路のブロック図である。FIG. 4 is a block diagram of a conventional input / output circuit.

【符号の説明】[Explanation of symbols]

1,13, 抵抗 2,34,43,44 Nchトランジスタ 3 出力バッファ 4,14 入力バッファ 5 SRフリップフロップ 6 オアゲート 7 入出力端子 15 入力端子 16 入出力回路 17 外部入力回路 18 プルダウン回路 20,33,42 Pchトランジスタ 30,40,41,50,51 インバータ 31,52,53 NAND 32 NOR 1, 13, resistors 2, 34, 43, 44 Nch transistor 3 output buffer 4, 14 input buffer 5 SR flip-flop 6 OR gate 7 input / output terminal 15 input terminal 16 input / output circuit 17 external input circuit 18 pull-down circuit 20, 33, 42 Pch transistor 30, 40, 41, 50, 51 Inverter 31, 52, 53 NAND 32 NOR

Claims (1)

【特許請求の範囲】 【請求項1】 データの入力と出力をプログラマブルに
切換え可能な入出力兼用端子を備えたマイクロコンピュ
ータの入出力回路において、 前記入出力兼用端子よりデータを入力する入力回路と、 前記入出力兼用端子よりデータを出力する出力回路と、 前記入出力兼用端子と前記マイクロコンピュータの高位
電源端子および低位電源端子のいずれか一方との間に直
列に接続された抵抗回路およびスイチング回路と、 を具備し、 前記スイッチング回路は、前記マイクロコンピュータの
初期化手段により導通状態となり、前記入力回路の入力
制御信号および前記出力回路の出力制御信号のいずれか
一方をトリガとして遮断状態に遷移することを特徴とす
る入出力回路。
Claim: What is claimed is: 1. An input / output circuit of a microcomputer comprising an input / output combined terminal capable of programmable switching between data input and output, and an input circuit for inputting data from the input / output combined terminal. An output circuit for outputting data from the input / output combined terminal, and a resistance circuit and a switching circuit connected in series between the input / output combined terminal and one of the high-order power supply terminal and the low-order power supply terminal of the microcomputer. The switching circuit is rendered conductive by the initialization means of the microcomputer, and transitions to a cutoff state by using one of the input control signal of the input circuit and the output control signal of the output circuit as a trigger. An input / output circuit characterized by the above.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7397281B2 (en) 2005-02-04 2008-07-08 Samsung Electronics Co., Ltd. Input/output circuit of semiconductor memory device and input/output method thereof
JP2012113470A (en) * 2010-11-24 2012-06-14 Funai Electric Co Ltd Electronic equipment

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7397281B2 (en) 2005-02-04 2008-07-08 Samsung Electronics Co., Ltd. Input/output circuit of semiconductor memory device and input/output method thereof
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