JPH05347329A

JPH05347329A - 半導体装置

Info

Publication number: JPH05347329A
Application number: JP4153811A
Authority: JP
Inventors: Satoshi Denda; 聡傳田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1992-06-12
Filing date: 1992-06-12
Publication date: 1993-12-27

Abstract

(57)【要約】【構成】突起（バンプ）つきテープを使用したＴＡＢ
方式の半導体装置において、インナーリードの先端に形
成した突部の材質が金に対するパラジウムの割合が原子
比で０．００５ｗｔ％〜０．５ｗｔ％のＡｕ−Ｐｄ層或
いはＡｕ−Ｐｄ積層として、該突起を半導体チップの電
極を融着させて接合するか、Ａｕ−Ｐｄ層或いはＡｕ−
Ｐｄ積層のパラジウムの一部或いは全部をインジウム、
白金、ニッケル等のパラジウム以外の白色金属として、
該突起を半導体チップの電極を融着させて接合した。【効果】接合部の割れ発生が防止できることにより、
初期及び長期的に接合強度を維持し、電気抵抗の低下を
防止して、信頼性の高い半導体装置を得た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁フィルムを用いた
半導体装置に係わり、特に接合部の接合強度向上に関す
るものである

【０００２】

【従来の技術】図１０は絶縁フィルムを用いた従来の半
導体装置を説明するための平面図、図１１は図１０のVI
−VI線断面図、図１２は同半導体装置の製造例を示す説
明図、図１３はリードと半導体チップの接合状態を示す
断面図である。図において、１は長さ方向に等間隔に、
後述の半導体チップ７の表面積より大きい面積のデバイ
スホール２，２，２，…が設けられた厚さ２５〜１２５
ミクロン程度の絶縁フィルムである。３は絶縁フィルム
１に設けられた厚さ１８〜３５ミクロン、幅３０〜１０
０ミクロン程度の銅の金属箔からなる多数のリードで、
その一部はデバイスホール２内に片持ち式に突出してイ
ンナーリード３ａを形成している。そのインナーリード
３ａの先端片面にはハーフエッチングにより突部（バン
プ）３ｂが形成されている。このインナーリード３ａは
図１３に示すように表面にＮｉメッキ層４を有し、Ｎｉ
メッキ層４上に金メッキ層５を有し、突部３ｂを接合用
突起としている。６はテープキャリア１を搬送するため
のスプロケットホールである。７は半導体チップ、７ａ
は半導体チップ７に設けられた金の凸状電極、７ｂは半
導体チップ７のアルミニウム配線、７ｃはアルミニウム
配線７ｂを被覆する絶縁層、７ｄはアルミニウム配線７
ｂと凸状電極７ａとの間に介在するクロム、チタン、プ
ラチナ等からなるバリアメタル層である。図１２は上記
のようなテープキャリア１に半導体チップを搭載する装
置の一例を示す説明図で、チップ台８上に載置された半
導体チップ７は、位置決めガイド９により所定の位置に
位置決めされる。一方、テープレール１０にガイドさ
れ、スプロケットにより紙面の垂直方向に送られたテー
プキャリア１は、そのデバイスホール２が半導体チップ
７上に達した位置で停止し、半導体チップ７に設けた多
数のアルミニウム電極７ａと、各リード３のインナーリ
ード３ａにメッキ層４及び金メッキ層５に被覆されて接
合用突起とした突部３ｂとをそれぞれ接合させる。つい
で加熱されたボンディングツール１１を下降させて各イ
ンナーリード３ａを加圧し、所定の角度にフォーミング
して先端をそれぞれ半導体チップ７の各アルミニウム電
極７ａに融着させ、接続する。次に、テープキャリア１
を移動してそれぞれポッティング等により半導体チップ
７及びリード３の一部を液状の封止樹脂で封止した後、
リード３を切断して半導体装置を製造する。

【０００３】

【発明が解決しようとする課題】しかし、上記のような
半導体装置においては、インナーリード３ａのＮｉメッ
キ層４及びＡｕメッキ層５に被覆されて接合用突起とし
た突部３ｂと半導体チップ７のアルミニウム電極７ｃと
を融着させて接合した接合部に、接合後の樹脂封止作
業、サーマルスクリーニング、或いは装置に組み込まれ
た後の高消費電力に起因する温度上昇等により、金属原
子の相互拡散が起こり、それが進むと金属間化合物自身
の脆さ、基材である銅のインナーリードとの熱膨張係数
の相違、それぞれの金属の拡散係数の相違により生ずる
カーケンダル（Kirkendall）効果による空孔或いはクラ
ックの発生等によって、著しい接続抵抗の増大、接合強
度の低下という接合部の劣化が発生していた。図１４の
グラフは従来例の１５０゜Ｃの高温放置時間に対する接
合部のオーブン発生率を示すもので、５００時間経過す
ると、クラックによる接合不良（オープン）の発生率が
１０％程度であり、それ以降の時間経過と共に次第にオ
ープン発生率が増大していることがわかる。また、図１
５は接合部における高温放置状態の拡散状況を示すもの
で、接合部を１５０゜Ｃで５００時間加熱した後の接合
部における半導体チップ７のアルミニウム電極７ａとイ
ンナーリード３ａの突部３ｂを覆うＡｕメッキ層５の金
とのそれぞれの拡散状態をＸ線で回折した結果を表して
おり、金は金属間化合物となった接合部の全域にわたっ
て拡散しているが、アルミニウムはその途中で途絶えて
いることがわかる。しかもこのアルミニウムの拡散が途
絶え、かつ金濃度が最小の部分Ａには空孔が発生してい
る。この原因はカーケンダル効果によるもので、金の拡
散速度がアルミニウムの拡散速度よりも大きいために生
じたものである。

【０００４】このように、従来の半導体装置ではインナ
ーリード３ａの先端に設けられた突部３ｂにＮｉメッキ
層４を介してＡｕメッキ層５を設けて接合用突起を形成
しているため、高温使用時に空孔の発生によって接合部
が劣化し、オープンが発生するといった課題があった以
上のような課題を解決するために、インナーリードの先
端部片側に設けられた接合用突起に金に対するパラジウ
ム或いはパラジウム以外の白色金属の割合が原子比で
０．０１〜０．５ｗｔ％のＡｕ−Ｐｄ合金メッキ或いは
金とパラジウム以外の白色金属の合金メッキを施すか、
接合用突起を前記合金メッキで形成して高温時の接合部
の劣化を防止する方法が提供されていた。しかし前記方
法においては高温時の接合部の劣化は改善されるが、接
合直後の接合強度が低く、歩留まりの低下を招くといっ
た２次的な課題を引き起こしたり、また一定濃度のメッ
キを析出するメッキ液の供給を安定的に得るのは困難で
あった。

【０００５】そこで本発明は、上記のような課題を解決
するためになされたもので、半導体素子のアルミニウム
電極とインナーリードの接合用突起との接合部に空孔或
いはクラックが発生せず、信頼性が向上した半導体装置
を歩留り良く提供することを目的としたものである。

【０００６】

【課題を解決するための手段】本発明に係る半導体装置
は、絶縁フィルムのデバイスホール内に半導体チップを
配設し、該半導体チップに設けた多数のアルミニウム電
極に、前記絶縁フィルムに形成した回路パターンのデバ
イスホール内に突出するインナーリードの先端に設けら
れた接合用突起をそれぞれ接合してなる半導体装置にお
いて、前記インナーリードの先端一表面にハーフエッチ
ングにより突起を形成し、前記インナーリードの表面に
Ｎｉメッキ等のバリア層を設け、該メッキ層上に金メッ
キを設け、該メッキ層上に金に対するパラジウムの割合
が原子比で０．００５〜０．５ｗｔ％のＡｕ−Ｐｄ層を
設けて前記突部を接合用突起としたことを特徴とする。

【０００７】また、前記Ａｕ−Ｐｄ層のパラジウムの一
部或は全部がインジウム、白金、ニッケル等のパラジウ
ム以外の白色金属から選ばれた少なくとも一種の白色金
属としてもよい。

【０００８】更に、前記インナーリードの表面にＳｎメ
ッキ層或は半田メッキ層を設け、該メッキ層上に金メッ
キ層を設け、該メッキ層上に金に対するパラジウムの割
合が原子比で０．００５〜０．５ｗｔ％のＡｕ−Ｐｄ材
を設けて前記突部を接合用突起とするか、前記インナー
リードの表面にＮｉメッキ等のバリア層を設け、該バリ
ア層上にＡｕメッキ等の貴金属メッキ層を設け、該貴金
属メッキ層上に金に対するパラジウムの割合が原子比で
０．００５〜０．５ｗｔ％のＡｕ−Ｐｄ材を設けて前記
突部を接合用突起としてもよい。

【０００９】また、前記Ａｕ−Ｐｄ層のパラジウムの一
部或は全部がインジウム、白金、ニッケル等のパラジウ
ム以外の白色金属から選ばれた少なくとも一種の白色金
属としてもよい。

【００１０】更に前記インナーリードの表面にＮｉメッ
キ等のバリア層を設け、該メッキ層上に金メッキ層を設
け、該メッキ層上に、金に対するパラジウムの割合が原
子比で０．００５〜０．５ｗｔ％になるようなＰｄ層を
金層の表面或いは内部に連続成膜積層したＡｕ−Ｐｄ積
層を設けて前記突部を接合用突起としてもよい。

【００１１】また、前記Ａｕ−Ｐｄ積層のパラジウムの
一部或いは全部がインジウム、白金、ニッケル等のパラ
ジウム以外の白色金属から選ばれた少なくとも一種の白
金金属としてもよい。

【００１２】更に、前記インナーリードの表面にＳｎメ
ッキ層或は半田メッキ層を設け、該メッキ層上に金メッ
キ層を設け、該メッキ層上に、金に対するパラジウムの
割合が原子比で０．００５〜０．５ｗｔ％になるような
Ｐｄ層を金層の表面或いは内部に連続成膜積層したＡｕ
−Ｐｄ積層を設けて前記突部を接合用突起としてもよ
い。

【００１３】更に、前記インナーリードの表面にＮｉメ
ッキ等のバリア層を設け、該バリア層上にＡｕメッキ等
の貴金属メッキ層を設け、該貴金属メッキ層上に金に対
するパラジウムの割合が原子比で０．００５〜０．５ｗ
ｔ％になるようなＰｄ層を金層の表面或いは内部に連続
成膜積層したＡｕ−Ｐｄ積層を設けて前記突部を接合用
突起としてもよい。

【００１４】また、前記Ａｕ−Ｐｄ積層のパラジウムの
一部或いは全部がインジウム、白金、ニッケル等のパラ
ジウム以外の白色金属から選ばれた少なくとも一種の白
色金属としてもよい。

【００１５】

【作用】本発明において、インナーリードの先端に突部
を有する表面にＮｉメッキ等のバリア層を設け、該バリ
ア層上に金メッキ層を設け、該メッキ層上に金に対する
パラジウムの割合が原子比で０．００５ｗｔ％〜０．５
ｗｔ％のＡｕ−Ｐｄ層を設けて前記突部を接合用突起と
してから、インナーリードの接合用突起と半導体チップ
のアルミニウム電極を融着させて接合させた場合、Ｘ線
の解析結果でみた先のクラックを生じた部分に即ち、ア
ルミニウムの拡散が途絶え、金濃度が最小の部分にパラ
ジウム濃度のもっとも高い層が現れ、しかもこの部分に
アルミのウムのピークが認められる。これは接合部にＡ
ｌ−Ａｕ−Ｐｄの三元合金が生成された事を示し、かか
る三元合金の生成によって接合部の割れの発生が防止さ
れ、接合強度が向上し、電気抵抗の低下が防止される。

【００１６】また、Ａｕ−Ｐｄ層のパラジウムの一部或
いは全部をインジウム、白金、ニッケル等のパラジウム
以外の白色金属とした場合にも前記パラジウムと同様の
働きをする。

【００１７】更に、インナーリードの表面にＳｎメッキ
層を設け、該Ｓｎメッキ層の先端一表面或いはインナー
リードの表面にＮｉメッキ層を設け、該Ｎｉメッキ層上
にＡｕメッキ層を設け、該Ａｕメッキ層の先端部の片側
の金に対するパラジウムの割合が原子比で０．００５〜
０．５ｗｔ％のＡｕ−Ｐｄ層材を設けて接合用突起を形
成した場合も、インナーリードの先端に突部を有する表
面にＮｉメッキ層を設け、該Ｎｉメッキ層上にＡｕ−Ｐ
ｄ層を設けて接合用突起を形成した場合も同用の作用を
する。

【００１８】また、インナーリードの先端に突部を有す
る表面にＮｉメッキ等のバリア層を設け、該バリア層上
に金メッキ層を設け、該メッキ層上に金に対するパラジ
ウムの割合が原子比で０．００５％〜０．５ｗｔ％にな
るようなＰｄ層を金層の表面或いは内部に連続成膜積層
したＡｕ−Ｐｄ積層を設けて前記突部を接合用突起とし
ても同様の作用をする。

【００１９】また、Ａｕ−Ｐｄ積層のパラジウムの一部
或いは全部をインジウム、白金、ニッケル等のパラジウ
ム以外の白色金属とした場合にも前記パラジウムと同様
の作用をする。

【００２０】更に、インナーリードの表面にＳｎメッキ
層を設け、該Ｓｎメッキ層の先端一表面或いはインナー
リードの表面にＮｉメッキ層を設け、該Ｎｉメッキ層上
にＡｕメッキ層を設け、該Ａｕメッキ層の先端部の片側
の金に対するパラジウムの割合が原子比で０．００５〜
０．５ｗｔ％になるようなＰｄ層を金層の表面或いは内
部に連続成膜積層したＡｕ−Ｐｄ積層材を設けて接合用
突起を形成した場合も、インナーリードの先端に突部を
有する表面にＮｉメッキ層を設け、該Ｎｉメッキ層上に
Ａｕ−Ｐｄ積層を設けて接合用突起を形成した場合も同
用の作用をする。

【００２１】また、Ａｕ−Ｐｄ積層のパラジウムの一部
或いは全部をインジウム、白金、ニッケル等のパラジウ
ム以外の白色金属とした場合にも前記パラジウムと同様
の作用をする。

【００２２】

【実施例】以下実施例により、本発明の詳細を示す。

【００２３】（実施例１）図１は本発明の第１の実施例
を示す半導体装置の断面図、図２は本発明の第１の実施
例の接合部における高温状態の拡散状況を示すＸ線分析
線図、図３は本発明の第１の実施例の接合部におけるＡ
ｕ−Ｐｄ層の金に対するパラジウムの原子比とせん断強
度との関係を示すグラフ、図４はＡｕ−Ｐｄ層及びＡｕ
−Ｎｉ層とピッカース硬度との関係を示すグラフであ
る。図において、従来例と同一の構成は同一の符号を付
して重複した構成の説明を省略する。１４は先端部片面
にハーフエッチングにより高さ１０ミクロン〜１５ミク
ロンの突部３ｂを有し、厚さが３５ミクロンの銅のイン
ナーリード３ａの表面に無電解メッキにより設けられた
厚さ０．５ミクロンのＮｉメッキ層、１５ａはＮｉメッ
キ層１４上にスパッタ或いは蒸着、ＣＶＤ等により成膜
された厚さ２ミクロンのＡｕ−Ｐｄ層である。このＡｕ
−Ｐｄ層１５ａは金に対するパラジウムの割合が原子比
で０．００５〜０．５ｗｔ％の範囲内のものである。こ
のように、インナーリード３ａの突部３ｂ上にＮｉメッ
キ層１４を介してＡｕーＰｄ層１５ａが設けられて接合
用突起が形成される。

【００２４】接合用突起材にＡｕ−Ｐｄ層を使用した場
合、図２の接合部における高温放置状態の拡散状態を示
すＸ線回折図をみるとわかるように、図１５の従来例を
示す線図において割れを生じた部分Ａ即ち、アルミニウ
ムの拡散が途絶え金濃度が最小の部分にパラジウム濃度
のもっとも高い層が現れ、しかもこの部分には、アルミ
ニウムのピークが認められ、これは明らかにＡｕ−Ｐｄ
−Ａｌの三元合金の生成を示すもので、かかる三元合金
が生成されることによって接合部の割れ防止がなされ
る。したがって、高温放置後の接合強度及び電気抵抗の
改善が図られることになる。

【００２５】しかし、接合用突起に施すＡｕ−Ｐｄ層の
金に対するパラジウムあるいは他の金属の割合が大きく
なるほど接合直後の接合強度が低くなることが判明し
た。図３は金に対するパラジウムの濃度（以下、パラジ
ウム濃度という）と接合部のせん断強度との関係を示し
たものである。グラフによると、パラジウム濃度が０．
００５ｗｔ％の時にはせん断強度が平均値で１１０ｇ有
り、これは接合用突起に純金を使用した場合とほぼ同等
の接合強度が得られている。次に、パラジウム濃度が１
ｗｔ％の場合をみると、平均強度は２０ｇあるが、最低
強度が０ｇ、即ちオープンが発生していることがわか
る。このような状況下で半導体装置を製造した場合、製
造歩留りが低く、安定した生産が困難になる。

【００２６】したがって、接合用突起に施すＡｕ−Ｐｄ
合金メッキの金に対するパラジウムの濃度は、図３よ
り、オープンの発生のない０．５ｗｔ％以下とする必要
がある。

【００２７】また、図４に示すように金に他の金属を混
合成膜すると、ビッカース硬度が高くなり、即ち層材が
硬くなって、接合用突起に使用した場合には半導体チッ
プのアルミニウム電極７ｃの下層に存在する絶縁膜にク
ラックが発生することが懸念されるが、表１に示す通り
金にパラジウムを添加した場合もニッケルを添加した場
合も、金に対する原子比が５％以下であれば、まったく
クラック発生の問題は生じない。したがって、パラジウ
ム濃度が０．００５〜０．５ｗｔ％の範囲であれば言う
までもなく、絶縁膜のクラックは発生しない。

【００２８】

【表１】

【００２９】上記のように構成された半導体装置では、
半導体チップ７のアルミニウム電極７ｃと各インナーリ
ード３ａの突部３ｂ上のＡｕ−Ｐｄ層１５ａとを加圧状
態で加熱して融着させて接合した接合部には、１５０゜
Ｃ、５００時間加熱後に接合部劣化或いはクラックが全
く発生しなくなったのはもちろん、初期における接合部
のオープンの発生がなく、歩留り良く半導体装置を製造
することが可能となった。

【００３０】また、表２の試料番号１及び２はＡｕ−Ｐ
ｄ層１５ａの金に対するパラジウムの割合が原子比で
０．００５ｗｔ％と０．５ｗｔ％時におけるものであ
る。

【００３１】

【表２】

【００３２】また、試料番号３はパラジウムの一部或い
は全部をインジウムに、４はパラジウムの一部或いは全
部を白金に、５はパラジウムの一部或いは全部をＮｉと
し、各々金に対する割合が原子比で０．００５ｗｔ％〜
０．５ｗｔ％時におけるものであり、絶縁膜のクラック
及びオープンは発生しておらず、３元合金の生成が確認
され更にせん断強度も十分である。

【００３３】（実施例２）図５は本発明の第２の実施例
を示す半導体装置の断面図である。本実施例では、イン
ナーリード３ａの表面にＳｎメッキ層２４を設け、金に
対するパラジウムの割合が０．００５〜０．５ｗｔ％の
Ａｕ−Ｐｄ層を部分的に成膜させた厚さ１０ミクロンの
Ａｕ−Ｐｄ層２５ａを他の部材に成長させ、そのＡｕ−
Ｐｄ層２５ａを熱圧着によりインナーリード３ｃに設け
られたＳｎメッキ層２４上に接合してＡｕ−Ｐｄ層材の
接合用突起を形成したものである。

【００３４】また、表３の試料番号６及び７はＡｕ−Ｐ
ｄ層２５ａの金に対するパラジウムの割合が原子比で
０．００５ｗｔ％と０．５ｗｔ％時におけるもの、８は
パラジウムの一部或いは全部をインジウムに、９はパラ
ジウムの一部或いは全部を白金に、１０はパラジウムの
一部或いは全部をＮｉとし、各々金に対する割合が原子
比で０．００５ｗｔ％〜０．５ｗｔ％時におけるもので
あり、絶縁膜のクラック及びオープンは発生しておら
ず、３元合金の生成が確認され更にせん断強度も十分で
ある。

【００３５】

【表３】

【００３６】（実施例３）図６は本発明の第３の実施例
を示す半導体装置の断面図である。本実施例ではインナ
ーリード３ａの表面にＮｉメッキ層３４を設け、該Ｎｉ
メッキ層３４上にＡｕメッキ層３５を設け、そのＡｕメ
ッキ層３５の先端部片側に金に対するパラジウムの割合
が０．００５〜０．５ｗｔ％のＡｕ−Ｐｄ層を部分的に
連続成膜させた厚さ１０ミクロンのＡｕ−Ｐｄ積層３６
ａを設けて、Ａｕ−Ｐｄ層材の接合用突起を形成したも
のである。

【００３７】また、Ａｕ−Ｐｄ積層３６ａを他の部材に
成長させ、そのＡｕ−Ｐｄ積層３６ａを熱圧着によりイ
ンナーリード３ｃに設けられた金メッキ層３５上に接合
してＡｕ−Ｐｄ積層材の接合用突起を形成しても良い。

【００３８】また、表４の試料番号１１及び１２はＡｕ
−Ｐｄ層３６ａの金に対するパラジウムの割合が原子比
で０．００５ｗｔ％と０．５ｗｔ％時におけるものであ
り、１３はパラジウムの一部或いは全部をインジウム
に、１４はパラジウムの一部或いは全部を白金に、１５
はパラジウムの一部或いは全部をＮｉとし、各々金に対
する割合が原子比で０．００５ｗｔ％〜０．５ｗｔ％時
におけるものであり、絶縁膜のクラック及びオープンは
発生しておらず、３元合金の生成が確認され更にせん断
強度も十分である。

【００３９】

【表４】

【００４０】（実施例４）図７は本発明の第４の実施例
を示す半導体装置の断面図である。本実施例では、厚さ
が３５ミクロンの銅のインナーリード３ａの表面に無電
解メッキにより設けられた厚さ０．５ミクロンのＮｉメ
ッキ層、１５ｂはＮｉメッキ層１４上にスパッタ或いは
蒸着、ＣＶＤ等によりＡｕとＰｄを連続成膜した厚さ２
ミクロンのＡｕ−Ｐｄ積層である。このＡｕ−Ｐｄ積層
１５ｂは金に対するパラジウムの割合がで０．００５〜
０．５ｗｔ％の範囲内のものである。このように、イン
ナーリード３ａの突部３ｂ上にＮｉメッキ層１４を介し
てＡｕーＰｄ積層１５ｂが設けられて接合用突起が形成
される。

【００４１】また、表５の試料番号１６及び１７はＡｕ
−Ｐｄ層１５ｂの金に対するパラジウムの割合が原子比
で０．００５ｗｔ％と０．５ｗｔ％時におけるものであ
り、１８はパラジウムの一部或いは全部をインジウム
に、１９はパラジウムの一部或いは全部を白金に、２０
はパラジウムの一部或いは全部をＮｉとし、各々金に対
する割合が原子比で０．００５ｗｔ％〜０．５ｗｔ％時
におけるものであり、絶縁膜のクラック及びオープンは
発生しておらず、３元合金の生成が確認され更にせん断
強度も十分である。

【００４２】

【表５】

【００４３】（実施例５）図８は本発明の第５の実施例
を示す半導体装置の断面図である。本実施例では、イン
ナーリード３ａの表面にＳｎメッキ層２４を設け、金に
対するパラジウムの割合が０．００５〜０．５ｗｔ％の
Ａｕ−Ｐｄ層を部分的に連続成膜させた厚さ１０ミクロ
ンのＡｕ−Ｐｄ積層２５ｂを他の部材に成長させ、その
Ａｕ−Ｐｄ積層２５ｂを熱圧着によりインナーリード３
ｃに設けられたＳｎメッキ層２４上に接合してＡｕ−Ｐ
ｄ積層材の接合用突起を形成したものである。

【００４４】また、表６の試料番号２１及び２２はＡｕ
−Ｐｄ層２５ｂの金に対するパラジウムの割合が原子比
で０．００５ｗｔ％と０．５ｗｔ％時におけるものであ
り、２３はパラジウムの一部或いは全部をインジウム
に、２４はパラジウムの一部或いは全部を白金に、２５
はパラジウムの一部或いは全部をＮｉとし、各々金に対
する割合が原子比で０．００５ｗｔ％〜０．５ｗｔ％時
におけるものであり、絶縁膜のクラック及びオープンは
発生しておらず、３元合金の生成が確認され更にせん断
強度も十分である。

【００４５】

【表６】

【００４６】（実施例６）図９は本発明の第６の実施例
を示す半導体装置の断面図である。本実施例ではインナ
ーリード３ａの表面にＮｉメッキ層３４を設け、該Ｎｉ
メッキ層３４上にＡｕメッキ層３５を設け、そのＡｕメ
ッキ層３５の先端部片側に金に対するパラジウムの割合
が０．００５〜０．５ｗｔ％のＡｕ−Ｐｄ層を部分的に
連続成膜させた厚さ１０ミクロンのＡｕ−Ｐｄ積層３６
ｂを設けて、Ａｕ−Ｐｄ積層材の接合用突起を形成した
ものである。

【００４７】また、表７の試料番号２６及び２７はＡｕ
−Ｐｄ層３６ｂの金に対するパラジウムの割合が原子比
で０．００５ｗｔ％と０．５ｗｔ％時におけるものであ
り、２８はパラジウムの一部或いは全部をインジウム
に、２９はパラジウムの一部或いは全部を白金に、３０
はパラジウムの一部或いは全部をＮｉとし、各々金に対
する割合が原子比で０．００５ｗｔ％〜０．５ｗｔ％時
におけるものであり、絶縁膜のクラック及びオープンは
発生しておらず、３元合金の生成が確認され更にせん断
強度も十分である。

【００４８】

【表７】

【００４９】また、Ａｕ−Ｐｄ積層３６ｂを他の部材に
連続成膜させ、そのＡｕ−Ｐｄ積層３６ｂを熱圧着によ
りインナーリード３ｃに設けられた金メッキ層３５上に
接合してＡｕ−Ｐｄ積層材の接合用突起を形成しても良
い。

【００５０】

【発明の効果】以上に説明したように、インナーリード
の先端に突起を有する表面にＮｉメッキ等のバリア層を
設け、該バリア層上に金メッキ層を設け、該金メッキ層
上にＡｕ−Ｐｄ層或いはＡｕ−Ｐｄ連続成膜積層を設け
て前記突部を接合用突起とするか、インナーリードの表
面にＳｎメッキ層を設け、該Ｓｎメッキ層の先端一表面
或いはインナーリードの表面にＮｉメッキ層を設け、該
Ｎｉメッキ層上にＡｕメッキ層を設け、該Ａｕメッキ層
の先端部の片側にＡｕ−Ｐｄ層材を或いはＡｕ−Ｐｄ連
続成膜積層材を設けて接合用突起を形成したので、イン
ナーリードの接合用突起と半導体チップのアルミニウム
電極を融着させて接合させた場合、接合部にＡｌ−Ａｕ
ーＰｄの三元合金が生成され、かかる三元合金の生成に
よって接合部の割れの発生が防止され、初期的及び長期
的に接合強度が維持でき、電気抵抗の低下がない信頼性
の高い半導体装置を歩留り良く安定して供給できるとい
う効果を有する。

【００５１】また、Ａｕ−Ｐｄ層のパラジウムの一部或
いは全部をインジウム、白金、ニッケル等のパラジウム
以外の白色金属とした場合にも前記パラジウムと同様に
接合部の割れの発生が防止され、初期的及び長期的に接
合強度が維持でき、電気抵抗の低下がない信頼性の高い
半導体装置を歩留り良く供給できるという効果を有す
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体装置の
断面図である。

【図２】本発明の第１の実施例における接合部の高温
放置状況での拡散状況を示すＸ線解析図である。

【図３】本発明の第１の実施例におけるパラジウム濃
度と接合部の旋断強度との関係を示すグラフである。

【図４】本発明の第１の実施例におけるＡｕ−Ｐｄ層
およびＡｕ−Ｎｉ層とビッカース硬度との関係を示すグ
ラフである。

【図５】本発明の第２の実施例における半導体装置の
断面図である。

【図６】本発明の第３の実施例における半導体装置の
断面図である。

【図７】本発明の第４の実施例における半導体装置の
断面図である。

【図８】本発明の第５の実施例における半導体装置の
断面図である。

【図９】本発明の第６の実施例における半導体装置の
断面図である。

【図１０】従来の半導体装置の平面図である。

【図１１】従来の半導体装置のVI−VI線断面図であ
る。

【図１２】従来の半導体装置の製造例を示す説明図で
ある。

【図１３】従来のインナーリードと半導体チップの接
合状態を示す断面図である。

【図１４】従来の高温放置時間に対する接合部のオー
プン発生率を示すグラフである。

【図１５】従来の接合部における高温放置状態の拡散
状況を示すＸ線回折図である。

【符号の説明】

３リード３ａインナーリード３ｂ突部７半導体チップ７ａアルミニウム配線７ｃアルミニウム電極１４Ｎｉメッキ層１５ａＡｕ−Ｐｄ層１５ｂＡｕ−Ｐｄ積層

Claims

【特許請求の範囲】

【請求項１】絶縁フィルムのデバイスホール内に半導
体チップを配設し、該半導体チップに設けた多数のアル
ミニウム電極に、前記絶縁フィルムに形成した回路パタ
ーンのデバイスホール内に突出するインナーリードの先
端に設けられた接合用突起をそれぞれ接合してなる半導
体装置において、前記インナーリードの先端一表面にハ
ーフエッチングにより突起を形成し、前記インナーリー
ドの表面にＮｉメッキ等のバリア層を設け、該メッキ層
上にＡｕメッキ層を設け、該メッキ層上に、金に対する
パラジウムの割合が原子比で０．００５〜０．５ｗｔ％
のＡｕ−Ｐｄ層を設けて前記突部を接合用突起としたこ
とを特徴とする半導体装置。
【請求項２】前記Ａｕ−Ｐｄ層のパラジウムの一部或
いは全部がインジウム、白金、ニッケル等のパラジウム
以外の白色金属から選ばれた少なくとも一種の白色金属
であることを特徴とする請求項１記載の半導体装置。
【請求項３】絶縁フィルムのデバイスホール内に半導
体チップを配設し、該半導体チップに設けた多数のアル
ミニウム電極に、前記絶縁フィルムに形成した回路パタ
ーンのデバイスホール内に突出するインナーリードの先
端に設けられた接合用突起をそれぞれ接合してなる半導
体装置において、前記インナーリードの表面にＳｎメッ
キ層或は半田メッキ層を設け、該メッキ層上にＡｕメッ
キ層を設け、該メッキ層上に、金に対するパラジウムの割合が原子比
で０．００５〜０．５ｗｔ％のＡｕ−Ｐｄ層を設けて前
記突部を接合用突起としたことを特徴とする半導体装
置。
【請求項４】絶縁フィルムのデバイスホール内に半導
体チップを配設し、該半導体チップに設けた多数のアル
ミニウム電極に、前記絶縁フィルムに形成した回路パタ
ーンのデバイスホール内に突出するインナーリードの先
端に設けられた接合用突起をそれぞれ接合してなる半導
体装置において、前記インナーリードの表面にＮｉメッ
キ等のバリア層を設け、該バリア層上にＡｕメッキ等の
貴金属メッキ層を設け、該貴金属メッキ層上のＡｕに対
するパラジウムの割合が原子比で０．００５〜０．５ｗ
ｔ％のＡｕ−Ｐｄ層を設けて前記突部を接合用突起とし
たことを特徴とする半導体装置。
【請求項５】前記Ａｕ−Ｐｄ層のパラジウムの一部或
いは全部がインジウム、白金、ニッケル等のパラジウム
以外の白色金属から選ばれた少なくとも一種の白色金属
であることを特徴とする請求項３または請求項４記載の
半導体装置。
【請求項６】絶縁フィルムのデバイスホール内に半導
体チップを配設し、該半導体チップに設けた多数のアル
ミニウム電極に、前記絶縁フィルムに形成した回路パタ
ーンのデバイスホール内に突出するインナーリードの先
端に設けられた接合用突起をそれぞれ接合してなる半導
体装置において、前記インナーリードの先端一表面にハ
ーフエッチングにより突起を形成し、前記インナーリー
ドの表面にＮｉメッキ等のバリア層を設け、該メッキ層
上に金メッキ層を設け、該メッキ層上に、金に対するパ
ラジウムの割合が原子比で０．００５〜０．５ｗｔ％に
なるようなＰｄ層を金層の表面或いは内部に連続成膜積
層したＡｕ−Ｐｄ積層を設けて前記突部を接合用突起と
したことを特徴とする半導体装置。
【請求項７】前記Ａｕ−Ｐｄ積層のパラジウムの一部
或いは全部がインジウム、白金、ニッケル等のパラジウ
ム以外の白色金属から選ばれた少なくとも一種の白色金
属であることを特徴とする請求項６記載の半導体装置。
【請求項８】絶縁フィルムのデバイスホール内に半導
体チップを配設し、該半導体チップに設けた多数のアル
ミニウム電極に、前記絶縁フィルムに形成した回路パタ
ーンのデバイスホール内に突出するインナーリードの先
端に設けられた接合用突起をそれぞれ接合してなる半導
体装置において、前記インナーリードの表面にＳｎメッ
キ層或は半田メッキ層を設け、該メッキ層上にＡｕメッ
キ層を設け、該メッキ層上に、金に対するパラジウムの
割合が原子比で０．００５〜０．５ｗｔ％になるような
Ｐｄ層を金層の表面或いは内部に連続成膜積層したＡｕ
−Ｐｄ積層を設けて前記突部を接合用突起としたことを
特徴とする半導体装置。
【請求項９】絶縁フィルムのデバイスホール内に半導
体チップを配設し、該半導体チップに設けた多数のアル
ミニウム電極に、前記絶縁フィルムに形成した回路パタ
ーンのデバイスホール内に突出するインナーリードの先
端に設けられた接合用突起をそれぞれ接合してなる半導
体装置において、前記インナーリードの表面にＮｉメッ
キ等のバリア層を設け、該バリア層上にＡｕメッキ等の
貴金属メッキ層を設け、該貴金属メッキ層上に金に対す
るパラジウムの割合が原子比で０．００５〜０．５ｗｔ
％になるようなＰｄ層を金層の表面或いは内部に連続成
膜積層したＡｕ−Ｐｄ積層を設けて前記突部を接合用突
起としたことを特徴とする半導体装置。
【請求項１０】前記Ａｕ−Ｐｄ積層のパラジウムの一
部或いは全部がインジウム、白金、ニッケル等のパラジ
ウム以外の白色金属から選ばれた少なくとも一種の白色
金属であることを特徴とする請求項８または請求項９記
載の半導体装置。