JPH05334078A - アドレス発生回路 - Google Patents
アドレス発生回路Info
- Publication number
- JPH05334078A JPH05334078A JP16413092A JP16413092A JPH05334078A JP H05334078 A JPH05334078 A JP H05334078A JP 16413092 A JP16413092 A JP 16413092A JP 16413092 A JP16413092 A JP 16413092A JP H05334078 A JPH05334078 A JP H05334078A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- output
- circuit
- pointer
- Prior art date
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- Pending
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【目的】 見かけ上のアクセスタイムを早めるためにメ
モリ４の出力段にＦＦ６を接続した回路に対し、コマン
ドを格納するメモリ４のアドレスを制御し、プログラム
どおりのアドレスを発生する。 【構成】 アドレスポインタ２はアドレス制御回路１の
出力からアドレスを設定し、演算回路３はアドレスポイ
ンタ２の出力に「１」を加算または減算する。メモリ４
には演算回路３の出力が入力され、アドレス制御用コマ
ンドが格納され、メモリ５にはアドレスポインタ２の出
力が入力され、アドレス制御用コマンドを記述するアド
レスが格納される。ＦＦ６はメモリ４の出力が入力さ
れ、ＦＦ７はメモリ５の出力が入力される。アドレス制
御回路１はＦＦ６の出力をデコードし、メモリ４とメモ
リ５に異なるアドレスを与える。
モリ４の出力段にＦＦ６を接続した回路に対し、コマン
ドを格納するメモリ４のアドレスを制御し、プログラム
どおりのアドレスを発生する。 【構成】 アドレスポインタ２はアドレス制御回路１の
出力からアドレスを設定し、演算回路３はアドレスポイ
ンタ２の出力に「１」を加算または減算する。メモリ４
には演算回路３の出力が入力され、アドレス制御用コマ
ンドが格納され、メモリ５にはアドレスポインタ２の出
力が入力され、アドレス制御用コマンドを記述するアド
レスが格納される。ＦＦ６はメモリ４の出力が入力さ
れ、ＦＦ７はメモリ５の出力が入力される。アドレス制
御回路１はＦＦ６の出力をデコードし、メモリ４とメモ
リ５に異なるアドレスを与える。
Description
【０００１】
【産業上の利用分野】この発明は、アドレス発生用メモ
リの出力にフリップフロップ（以下、ＦＦという。）を
接続し、見かけ上のサイクルタイムを早める回路におい
て、ＦＦの使用により生ずる出力データのずれを、アド
レス制御用コマンド格納メモリのアドレスを制御して補
正するアドレス発生回路についてのものである。
リの出力にフリップフロップ（以下、ＦＦという。）を
接続し、見かけ上のサイクルタイムを早める回路におい
て、ＦＦの使用により生ずる出力データのずれを、アド
レス制御用コマンド格納メモリのアドレスを制御して補
正するアドレス発生回路についてのものである。
【０００２】
【従来の技術】次に、従来技術によるアドレス発生回路
の構成を図２により説明する。図２の１はアドレス制御
回路、２はアドレスポインタ、４と５はメモリである。
メモリ４にはＮＯＰ、ＪＭＰ、ＬＯＯＰなどのアドレス
制御用のコマンドが格納され、メモリ５にはそのコマン
ドが記述されているアドレスが格納される。
の構成を図２により説明する。図２の１はアドレス制御
回路、２はアドレスポインタ、４と５はメモリである。
メモリ４にはＮＯＰ、ＪＭＰ、ＬＯＯＰなどのアドレス
制御用のコマンドが格納され、メモリ５にはそのコマン
ドが記述されているアドレスが格納される。
【０００３】プログラム実行時には、アドレスポインタ
２に設定されたアドレスからメモリ４・５を読み出し、
メモリ４の出力をアドレス制御回路１でデコードし、次
のアドレスを決定してアドレスポインタ２からメモリ４
・５に与える。したがって、図２の動作周波数はメモリ
４・５のサイクルタイムと、アドレス制御回路１の処理
時間及びアドレスポインタ２の設定時間で決定される。
２に設定されたアドレスからメモリ４・５を読み出し、
メモリ４の出力をアドレス制御回路１でデコードし、次
のアドレスを決定してアドレスポインタ２からメモリ４
・５に与える。したがって、図２の動作周波数はメモリ
４・５のサイクルタイムと、アドレス制御回路１の処理
時間及びアドレスポインタ２の設定時間で決定される。
【０００４】
【発明が解決しようとする課題】図２では、メモリ４と
アドレス制御回路１の間にＦＦを接続し、同じクロック
ＣＰを使用することにより、見かけ上のサイクルタイム
を早めることができるが、アドレスの制御も１サイクル
ずれるので、プログラムどおりのアドレスを発生するの
は難しい。
アドレス制御回路１の間にＦＦを接続し、同じクロック
ＣＰを使用することにより、見かけ上のサイクルタイム
を早めることができるが、アドレスの制御も１サイクル
ずれるので、プログラムどおりのアドレスを発生するの
は難しい。
【０００５】この発明は、見かけ上のアクセスタイムを
早めるためにメモリ４の出力段にＦＦを接続した回路に
対し、コマンドを格納するメモリ４のアドレスを制御
し、プログラムどおりのアドレスを発生するアドレス発
生回路の提供を目的とする。
早めるためにメモリ４の出力段にＦＦを接続した回路に
対し、コマンドを格納するメモリ４のアドレスを制御
し、プログラムどおりのアドレスを発生するアドレス発
生回路の提供を目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するた
め、この発明では、アドレス制御回路１の出力からアド
レスを設定するアドレスポインタ２と、アドレスポイン
タ２の出力に「１」を加算または減算する演算回路３
と、演算回路３の出力が入力され、アドレス制御用コマ
ンドが格納されるメモリ４と、アドレスポインタ２の出
力が入力され、前記アドレス制御用コマンドを記述する
アドレスが格納されるメモリ５と、メモリ４の出力が入
力されるＦＦ６と、メモリ５の出力が入力されるＦＦ７
と、ＦＦ６の出力をデコードするアドレス制御回路１と
を備え、メモリ４とメモリ５に異なるアドレスを与え
る。
め、この発明では、アドレス制御回路１の出力からアド
レスを設定するアドレスポインタ２と、アドレスポイン
タ２の出力に「１」を加算または減算する演算回路３
と、演算回路３の出力が入力され、アドレス制御用コマ
ンドが格納されるメモリ４と、アドレスポインタ２の出
力が入力され、前記アドレス制御用コマンドを記述する
アドレスが格納されるメモリ５と、メモリ４の出力が入
力されるＦＦ６と、メモリ５の出力が入力されるＦＦ７
と、ＦＦ６の出力をデコードするアドレス制御回路１と
を備え、メモリ４とメモリ５に異なるアドレスを与え
る。
【０００７】
【作用】次に、この発明によるアドレス発生回路の構成
を図１により説明する。図１の３は演算回路、６と７は
ＦＦであり、その他は図２と同じものである。図１では
アドレスポインタ２の出力を演算回路３に入力し、演算
回路３の出力をメモリ４に入力する。メモリ４の出力は
ＦＦ６に入力され、ＦＦ６の出力はアドレス制御回路１
に入力される。また、アドレスポインタ２の出力はメモ
リ５に入力され、メモリ５の出力はＦＦ７に入力され
る。
を図１により説明する。図１の３は演算回路、６と７は
ＦＦであり、その他は図２と同じものである。図１では
アドレスポインタ２の出力を演算回路３に入力し、演算
回路３の出力をメモリ４に入力する。メモリ４の出力は
ＦＦ６に入力され、ＦＦ６の出力はアドレス制御回路１
に入力される。また、アドレスポインタ２の出力はメモ
リ５に入力され、メモリ５の出力はＦＦ７に入力され
る。
【０００８】次に、図１の作用を図３により説明する。
図３は図１を動作させるプログラムの例であり、図３の
→印はコマンドを基準とした流れを示す。図３アはアド
レスであり、図３イはコマンドである。図３ウ〜オの右
側の数字はメモリ７の出力であり、図３オのかっこ内の
数字はメモリ４の出力である。図３ウは正しいアドレス
を示し、０→１→２→３→２→３→４→５となる。
図３は図１を動作させるプログラムの例であり、図３の
→印はコマンドを基準とした流れを示す。図３アはアド
レスであり、図３イはコマンドである。図３ウ〜オの右
側の数字はメモリ７の出力であり、図３オのかっこ内の
数字はメモリ４の出力である。図３ウは正しいアドレス
を示し、０→１→２→３→２→３→４→５となる。
【０００９】図３エは演算回路３を動作させない場合で
あり、次の番地を決定するために１番地前のコマンドを
利用するので、アドレスの制御が１サイクル遅れ、０→
１→２→３→４→３→４→５→６となる。
あり、次の番地を決定するために１番地前のコマンドを
利用するので、アドレスの制御が１サイクル遅れ、０→
１→２→３→４→３→４→５→６となる。
【００１０】図３オは演算回路３をアドレスポインタ２
の出力に「１」を加える加算器として動作させた場合で
あり、メモリ４は１番地から読み出す。実際に必要とす
るアドレス（メモリ５の出力）は、メモリ４のアドレス
から「１」を引いた値となるので、０→１→２→３→２
→３→４→５となり、プログラムどおりにアドレスを発
生する。
の出力に「１」を加える加算器として動作させた場合で
あり、メモリ４は１番地から読み出す。実際に必要とす
るアドレス（メモリ５の出力）は、メモリ４のアドレス
から「１」を引いた値となるので、０→１→２→３→２
→３→４→５となり、プログラムどおりにアドレスを発
生する。
【００１１】図３では、プログラム実行時にアドレスポ
インタ２の出力に「１」を加算してメモリ４に与える例
を示したが、メモリ４への書き込み時にアドレスポイン
タ２の出力から「１」を減算して書き込み、実行時にメ
モリ４・５に同じアドレスを与えてもよい。また、演算
回路３の遅延時間が問題になる場合には、別の箇所で演
算し、演算回路３の箇所にアドレスを切り換えるセレク
タを設けることで遅延時間を短くすることができる。
インタ２の出力に「１」を加算してメモリ４に与える例
を示したが、メモリ４への書き込み時にアドレスポイン
タ２の出力から「１」を減算して書き込み、実行時にメ
モリ４・５に同じアドレスを与えてもよい。また、演算
回路３の遅延時間が問題になる場合には、別の箇所で演
算し、演算回路３の箇所にアドレスを切り換えるセレク
タを設けることで遅延時間を短くすることができる。
【００１２】
【発明の効果】この発明によれば、見かけ上のアクセス
タイムを早めるためにメモリの出力段にＦＦを接続した
回路に対し、コマンドを格納するメモリのアドレスを制
御するので、プログラムどおりのアドレスを発生するこ
とができる。
タイムを早めるためにメモリの出力段にＦＦを接続した
回路に対し、コマンドを格納するメモリのアドレスを制
御するので、プログラムどおりのアドレスを発生するこ
とができる。
【図１】この発明によるアドレス発生回路の構成図であ
る。
る。
【図２】従来技術によるアドレス発生回路の構成図であ
る。
る。
【図３】図１の作用説明図である。
１ アドレス制御回路 ２ アドレスポインタ ３ 演算回路 ４ メモリ ５ メモリ ６ ＦＦ（フリップフロップ） ７ ＦＦ
Claims (1)
- 【請求項１】 アドレス制御回路(1) の出力からアドレ
スを設定するアドレスポインタ(2) と、 アドレスポインタ(2) の出力に「１」を加算または減算
する演算回路(3) と、 演算回路(3) の出力が入力され、アドレス制御用コマン
ドが格納される第１のメモリ(4) と、 アドレスポインタ(2) の出力が入力され、前記アドレス
制御用コマンドを記述するアドレスが格納される第２の
メモリ(5) と、 第１のメモリ(4) の出力が入力される第１のフリップフ
ロップ(6) と、 第２のメモリ(5) の出力が入力される第２のフリップフ
ロップ(7) と、 フリップフロップ(6) の出力をデコードするアドレス制
御回路(1) とを備え、 第１のメモリ(4) と第２のメモリ(5) に異なるアドレス
を与えることを特徴とするアドレス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16413092A JPH05334078A (ja) | 1992-05-29 | 1992-05-29 | アドレス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16413092A JPH05334078A (ja) | 1992-05-29 | 1992-05-29 | アドレス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334078A true JPH05334078A (ja) | 1993-12-17 |
Family
ID=15787322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16413092A Pending JPH05334078A (ja) | 1992-05-29 | 1992-05-29 | アドレス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334078A (ja) |
-
1992
- 1992-05-29 JP JP16413092A patent/JPH05334078A/ja active Pending
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