JPH05328219A

JPH05328219A - スーパーインポーズ回路

Info

Publication number: JPH05328219A
Application number: JP15869992A
Authority: JP
Inventors: Kunihiro Tsutsumi; 国弘堤
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1992-05-26
Filing date: 1992-05-26
Publication date: 1993-12-10
Anticipated expiration: 2016-10-15
Also published as: JP3218375B2

Abstract

(57)【要約】【目的】簡易な機能のメモリが使用できて、しかも耐ノ
イズ性に優れた構成のスーパーインポーズ回路を実現す
る。【構成】メモリサイクルに対応する周期のメモリクロッ
クＭＣＬＫのタイミングにより水平同期信号ＨＳＹＮＣ
がラッチされて生成される同期信号ＨＩを、ドットクロ
ックＤＣＬＫに対する停止信号として用いる。これによ
り、メモリサイクルが確実に完了するので、簡易な機能
の同期型メモリであるＤＤＲＡＭ４０の使用が可能にな
る。また、水平同期信号ＨＳＹＮＣに重畳したノイズに
よる影響が減少する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、スーパーインポーズ
回路に関し、詳しくは、キャラクタ表示装置或はいわゆ
るテレビ、ＶＴＲ、ビデオカメラ等のテレビジョン映像
信号を処理する映像装置に用いられ、文字やタイトル等
の映像信号を本来のテレビジョン映像信号にスーパーイ
ンポーズするスーパーインポーズ回路の改良に関する。

【０００２】

【従来の技術】テレビジョン映像信号の構成について
は、ＮＴＳＣ，ＰＡＬ方式等の国際的な幾つかの規格が
あるが、垂直同期信号や水平同期信号等の同期信号、さ
らに輝度信号やカラーであればクロマ信号等の映像信号
を含んでいることでは共通している。このテレビジョン
映像信号がそのままで、或は変調等の処理がなされるこ
とで、例えばテレビ受像機によって放送電波から再生さ
れた映像が表示されたり、撮影された画像がビデオテー
プに記録される等の映像信号処理が行われる。

【０００３】さらに、現今の映像装置では、テレビジョ
ン映像信号の示す映像がそのまま表示等されることは、
ほとんどない。チャンネル番号や時刻、ビデオカメラに
あってはタイトル画像等の映像信号がテレビジョン映像
信号にスーパーインポーズされてから表示され或は記録
される。図３に、そのような処理を行う従来の回路の例
として、テレビジョン映像信号にキャラクタをスーパー
インポーズするスーパーインポーズ回路のブロック図を
示す。ここで、１，２はカウンタ回路、３はメモリアク
セス回路、４はＳＲＡＭ、５はキャラクタジェネレータ
（キャジェネ）、６はシフトレジスタ回路（シフト回
路）、７はＣＲＴ、８は発振回路である。

【０００４】発振回路８は、発振ループ内にＮＡＮＤゲ
ートを有し、このＮＡＮＤゲートの１つの入力として発
振信号の帰還を受けて、発振信号であるドットクロック
ＤＣＬＫを発生する。さらに、そのＮＡＮＤゲートの他
の入力として、テレビジョン映像信号（図示せず）から
分離された水平同期信号ＨＳＹＮＣを受ける。これによ
り、ドットクロックＤＣＬＫは、水平同期信号ＨＳＹＮ
Ｃが有意（図では“Ｌ”）の間発振が停止し、水平同期
信号ＨＳＹＮＣの終端に同期して発振が開始する。

【０００５】カウンタ回路１は、カウンタを主体とした
回路であり、やはりテレビジョン映像信号から分離され
た垂直同期信号ＶＳＹＮＣを受けてそのカウント値がリ
セットされ、水平同期信号ＨＳＹＮＣを受けてそのカウ
ント値がインクリメントされる。そして、このカウント
値が表示等についての垂直方向の走査位置を示す垂直ア
ドレスとされる。カウンタ回路２は、やはりカウンタを
主体とした回路であり、水平同期信号ＨＳＹＮＣを受け
てそのカウント値がリセットされ、ドットクロックＤＣ
ＬＫを受けてそのカウント値がインクリメントされる。
そして、ドットクロックＤＣＬＫが水平同期信号ＨＳＹ
ＮＣに同期していることから、このカウント値が水平方
向の走査位置を示すための水平アドレスとされる。

【０００６】メモリアクセス回路３は、垂直アドレス信
号や水平アドレス信号から、例えばこれらをそれぞれ上
位ビット下位ビットとすることで、メモリアドレス信号
Ａを生成する。さらに、ドットクロックＤＣＬＫに基づ
いて、例えばそれを分周することにより、メモリ制御信
号Ｔをも生成する。そして、メモリアドレス信号Ａが示
すアドレスに記憶されたＳＲＡＭ４のキャラクタデータ
がメモリ制御信号Ｔの示すタイミングに従って読出され
る。

【０００７】なお、ＳＲＡＭ４への書込みは、ＣＰＵ
（図示せず）等からの制御及びデータ信号Ｃに従って、
メモリアクセス回路３がメモリアドレス信号Ａやデータ
信号Ｄ，メモリ制御信号Ｔを出力することで行われる。
この書込みのタイミングは、メモリアクセス回路でドッ
トクロック等に同期して行われる。あるいは、そのタイ
ミングまで、メモリアクセス回路３により遅らされる。
このように読出しのタイミングが優先されて、画面表示
の乱れが防止される。

【０００８】キャラクタジェネレータ５は、ＳＲＡＭ４
から読み出されたキャラクタデータに対応するマトリッ
クス状のキャラクタパターンから、垂直アドレス信号等
によって示される１ライン分のパターンを選択して出力
する。このキャラクタパターン内の１ライン分パターン
は、シフトレジスタ回路６にラッチされ、ドットクロッ
クＤＣＬＫのタイミングに従って１ビットづつシフトさ
れることにより、パラレル−シリアル変換されてスーパ
ーインポーズ用信号Ｂとされる。

【０００９】一方、図には示してないが、テレビジョン
映像信号からは水平同期信号等が除かれて、映像情報に
関する部分だけが映像信号Ｅとして抽出されている。そ
して、この映像信号Ｅにスーパーインポーズ用信号Ｂが
合成されて合成映像信号Ｆが生成される。この合成映像
信号に従う走査によってＣＲＴ７上に、チャンネル番号
や時刻等のキャラクタのスーパーインポーズされた映像
が、表示される。

【００１０】

【発明が解決しようとする課題】このような従来のスー
パーインポーズ回路では、メモリ制御信号等がドットク
ロックに基づいて生成され、しかも、このドットクロッ
クの停止が外部からの水平同期信号によって非同期に行
われる。このため、水平同期信号のタイミングによって
は、メモリへのアクセスがメモリサイクルの途中で打ち
切られることもある。そこで、アドレス信号の変化状態
を検出して不安定な状態でのメモリセルへのアクセスを
抑制する機能を持った汎用メモリ、言わば非同期型メモ
リが用いられる。

【００１１】しかし、このような汎用メモリでは、安定
状態の待時間をカバーするだけの高速性がメモリセルに
ついて必要とされる。特に、民生用にあっては、コスト
の制約が厳しく、スーパーインポーズ回路全体のコスト
の大半を占めるメモリ部分のコストダウンは急務であ
り、メモリセルは、スタティック方式であるが、回路規
模の大きいアドレスデコーダは、ダイナミック形のもの
が使用される。

【００１２】また、他の回路から受ける水平同期信号
は、放送電波の受信信号から分離されたものであった
り、磁気記録から再生された信号等である。このため、
この信号にはノイズが重畳していることが多い。特に髭
状のノイズいわゆるグリッジが重畳すると、見掛け上１
つのパルスが複数のパルスに化ける。そして、このノイ
ズは、ドットクロックを経てメモリ制御信号にまで至
る。そうすると、このノイズによって、メモリが誤動作
してしまうので、問題である。この発明の目的は、この
ような従来技術の問題点を解決するものであって、より
簡易な機能のメモリが使用できて、しかも耐ノイズ性に
優れた構成のスーパーインポーズ回路を実現することで
ある。

【００１３】

【課題を解決するための手段】このような目的を達成す
るこの発明のスーパーインポーズ回路の構成は、メモリ
に記憶されたデータに基づく映像信号がテレビジョン映
像信号又はその一部の映像信号に合成されるスーパーイ
ンポーズ回路において、発振停止信号を受けて発振が停
止し前記発振停止信号の解除で発振が開始することによ
り前記発振停止信号に同期したドットクロックを発生す
る発振回路と、前記メモリから前記データを読出すメモ
リサイクルに一致する周期を有するメモリクロックを前
記ドットクロックに基づいて生成するメモリアクセス回
路と、前記テレビジョン映像信号に含まれる又は含まれ
ていた水平同期信号を前記メモリクロックのタイミング
でラッチすることにより前記水平同期信号に対してその
開始タイミングが前記メモリサイクルに同期するタイミ
ングまで遅らされたパルス信号を発生する同期信号発生
回路と、を備え、前記同期信号発生回路から前記パルス
信号が前記発振停止信号として前記発振回路に送出され
るものである。

【００１４】

【作用】このような構成のこの発明のスーパーインポー
ズ回路では、ドットクロックの停止が水平同期信号の開
始端により非同期に行われるのではなくて、発振停止信
号により、すなわちメモリサイクルに同期したパルス信
号により行われる。よって、ドットクロックの停止のタ
イミングがメモリサイクルに同期する。また、ドットク
ロックの開始は元々水平同期信号の終止端に同期してお
り、このドットクロックに基づいてメモリサイクルも開
始する。

【００１５】このため、中途半端なメモリサイクルが発
生するということがなく、常に安定した繰り返し状態で
メモリ制御信号が出力される。そこで、アドレス信号等
の安定するタイミングが予め明確に定まるので、メモリ
側に検出回路やアクセス抑制用の信号の発生回路等が要
らない。そこで、確定的なメモリサイクルでのみ動作可
能なメモリ、言わば同期型メモリを採用することができ
る。この同期型メモリは、汎用の非同期型メモリに較べ
て付加回路が少なくて回路規模が小さく、待時間が不要
なのでその分だけ低速なメモリセルでも間に合う。つま
り、汎用性が低くて簡易な機能のメモリでも使用可能で
ある。

【００１６】また、水平同期信号にグリッジ等のノイズ
が重畳しても、それがメモリサイクルの途中にある場合
にはラッチされないので無視され、メモリの動作には何
ら影響しない。さらに、それがメモリサイクルの切り替
わりのタイミングにある場合にはノイズの影響を受けた
値がラッチはされるが、その影響は次のメモリサイクル
が単に遅れるだけであり、記憶データの喪失等の重障害
が発生することはない。せいぜい、読出しタイミングの
遅れによる一時的な表示の乱れで済む。したがって、こ
の発明のスーパーインポーズ回路は、簡易な機能のメモ
リの使用が可能であって、しかもノイズに対しても強い
回路である。

【００１７】

【実施例】以下、この発明の構成のスーパーインポーズ
回路の一実施例について、図１のブロック図を参照しな
がら説明する。この回路は、テレビジョン映像信号にキ
ャラクタをスーパーインポーズする回路例である。ここ
で、１，２はカウンタ回路、５はキャラクタジェネレー
タ（キャジェネ）、６はシフトレジスタ回路（シフト回
路）、７はＣＲＴ、８は発振回路である。これらは、従
来と同様の構成のものなので、従来例と同一の符号を以
て示し、その再度の説明は割愛する。また、３０はメモ
リアクセス回路、４０はＤＤＲＡＭ、９０は同期信号発
生回路である。

【００１８】メモリアクセス回路３０は、従来と同様に
して、ドットクロックＤＣＬＫに基づいてメモリアドレ
ス信号Ａやデータ信号Ｄ，メモリ制御信号Ｔを出力す
る。さらに、例えばドットクロックＤＣＬＫを３分周す
ることで、メモリサイクルに対応したメモリクロックＭ
ＣＬＫを発生する。なお、本実施例ではこのクロックを
新たに生成しているが、相当するタイミングの信号がメ
モリ制御信号Ｔの中にある場合には、それをメモリクロ
ックＭＣＬＫに流用することで、回路規模の僅かな増大
をも防止することができる。

【００１９】ＤＤＲＡＭ４０は、Ｄｉｓｐｌａｙ−Ｄａ
ｔａ−ＲＡＭの略称であるが、要するに、確定的なメモ
リサイクルでのみ動作が保証される同期型メモリであ
る。このＤＤＲＡＭにはアドレス信号の変化状態等を検
出したり、その変化状態が収まるまでメモリセルへのア
クセス信号を抑制する付加回路は設けられていない。ま
た、ＤＤＲＡＭ４０のサイクルタイムは単にメモリクロ
ックの周期以下であり、同じ周期内に待時間をも含んで
いる非同期型メモリに較べて、そのメモリセルの動作速
度は低速のものである。よって、メモリが簡易な機能，
構成のもので済む。さらに、メモリ単独に関してのみな
らず、メモリをも含めてスーパーインポーズ回路全体を
ＩＣ化した場合は、生産性が向上する。その結果、コス
ト削減を図ることができる。

【００２０】同期信号発生回路９０は、Ｄタイプフリッ
プフロップを主体として構成され、水平同期信号ＨＳＹ
ＮＣをメモリクロックＭＣＬＫのタイミングでラッチ
し、同期信号ＨＭを発生する。さらに、本実施例にあっ
ては、同期信号ＨＭを１メモリサイクルだけ遅延するこ
とで同期信号ＨＩを発生する。そして、同期信号ＨＭの
タイミングで、信号Ａ，Ｄ，Ｔ等の出力が停止し、ＤＤ
ＲＡＭ４０へのアクセスが停止する。さらに、同期信号
ＨＩのタイミングで、ドットクロックＤＣＬＫが停止
し、水平アドレスを出力するカウンタ回路２がリセット
される。

【００２１】このように、メモリクロックＭＣＬＫに同
期する２つの同期信号ＨＭ，ＨＩを使い分けることで、
伝搬遅延時間のばらつきによる信号のタイミングの僅か
な「ずれ」、いわゆるスキューによる影響がなくなり、
より確実な動作が期待できる。しかも、メモリクロック
ＭＣＬＫで水平同期信号を一旦ラッチしているので、Ｍ
ＣＬＫの周期より小さい水平同期信号に重畳したノイズ
によりメモリサイクルが断ち切られるということがな
い。そこで、耐ノイズ性も向上する。

【００２２】また、同期信号ＨＩが、ラッチされた信号
と水平同期信号ＨＳＹＮＣとの論理和によって生成され
ることから、水平同期信号ＨＳＹＮＣのパルスが終了す
ると同期信号ＨＩも終了し、それに同期してドットクロ
ックＤＣＬＫが再び出力される。すると、ドットクロッ
クＤＣＬＫに基づいてメモリクロックＭＣＬＫが発生
し、新たなメモリサイクルが繰り替えされる。このよう
に、メモリサイクルが水平同期信号ＨＳＹＮＣに同期し
て始まるので、走査線上の表示位置がずれることもな
い。しかも、前の水平同期信号に同期して始まったメモ
リサイクルが、後の水平同期信号により途中で非同期に
打ち切られることもない（図２の波形図参照）。したが
って、簡易な機能の同期型メモリであるＤＤＲＡＭを使
用することが可能である。

【００２３】このようにしてＤＤＲＡＭ４０からキャラ
クタデータが読み出され、このキャラクタデータに対応
するキャラクタパターン内の１ライン分パターンが、パ
ラレル−シリアル変換されてスーパーインポーズ用信号
Ｂとされる。そして、他の映像信号Ｅにスーパーインポ
ーズ用信号Ｂが合成されて、チャンネル番号等のスーパ
ーインポーズされた映像が、ＣＲＴ７の画面に表示され
る。なお、本実施例は、文字表示についてのものである
が、例えばタイトル表示の場合にはキャラクタジェネレ
ータ５が無いこと等を除いてほぼ同様の構成である。ま
た、ＶＴＲやビデオカメラ等の記録回路では映像信号の
搬送周波数や合成映像信号Ｆ以降の回路が異なること等
を除いて主要部はほぼ同様の構成である。

【００２４】

【発明の効果】以上の説明から理解できるように、この
発明の構成のスーパーインポーズ回路にあっては、水平
同期信号の開始タイミングがメモリサイクルに対応させ
られた同期信号に従ってドットクロックが停止する。こ
れにより、メモリに簡易な機能のものが使用でき、しか
も重畳ノイズの影響を受け難くなる。その結果、コスト
ダウンしながらも性能向上が図れるという効果がある。

【図面の簡単な説明】

【図１】図１は、この発明の構成のスーパーインポーズ
回路の一実施例のブロック図である。

【図２】図２は、その動作を説明するための波形図であ
る。

【図３】図３は、従来のスーパーインポーズ回路につい
てのブロック図である。

【符号の説明】

１，２カウンタ回路３メモリアクセス回路４ＳＲＡＭ５キャラクタジェネレータ（キャジェネ）６シフトレジスタ回路（シフト回路）７ＣＲＴ８発振回路３０メモリアクセス回路４０ＤＤＲＡＭ９０同期信号発生回路

Claims

【特許請求の範囲】

【請求項１】メモリに記憶されたデータに基づく映像信
号がテレビジョン映像信号又はその一部の映像信号に合
成されるスーパーインポーズ回路において、発振停止信号を受けて発振が停止し前記発振停止信号の
解除で発振が開始することにより前記発振停止信号に同
期したドットクロックを発生する発振回路と、前記メモ
リから前記データを読出すメモリサイクルに一致する周
期を有するメモリクロックを前記ドットクロックに基づ
いて生成するメモリアクセス回路と、前記テレビジョン
映像信号に含まれる又は含まれていた水平同期信号を前
記メモリクロックのタイミングでラッチすることにより
前記水平同期信号に対してその開始タイミングが前記メ
モリサイクルに同期するタイミングまで遅らされたパル
ス信号を発生する同期信号発生回路と、を備え、前記同
期信号発生回路から前記パルス信号が前記発振停止信号
として前記発振回路に送出されることを特徴とするスー
パーインポーズ回路。