JPH05324540A - Common bus use request system - Google Patents
Common bus use request systemInfo
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- JPH05324540A JPH05324540A JP12518292A JP12518292A JPH05324540A JP H05324540 A JPH05324540 A JP H05324540A JP 12518292 A JP12518292 A JP 12518292A JP 12518292 A JP12518292 A JP 12518292A JP H05324540 A JPH05324540 A JP H05324540A
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- pmu
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- processing
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数の装置を共通バス
により接続する情報処理システムにおける共通バス使用
要求方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a common bus use request system in an information processing system for connecting a plurality of devices by a common bus.
【０００２】[0002]
【従来の技術】図４は本発明の対象となる情報処理シス
テムの一例を示す図であり、図５は従来あるバス使用シ
ーケンスの一例を示す図である。2. Description of the Related Art FIG. 4 is a diagram showing an example of an information processing system to which the present invention is applied, and FIG. 5 is a diagram showing an example of a conventional bus use sequence.
【０００３】図４においては、それぞれ所定のデータを
処理して記憶する三組の処理記憶装置（ＰＭＵ）１〔個
々の処理記憶装置（ＰＭＵ）を１0 、１1 および１2 と
称する、以下同様〕がバス２を経由して相互に接続され
ており、バス２を経由して相互に所要のデータを転送す
る。[0003] In FIG. 4, referred to respectively predetermined three sets for processing and storing the data processing storage unit (PMU) 1 [Individual processing storage device (PMU) 1 0, 1 1 and 1 2 and the following The same] are mutually connected via the bus 2, and mutually transfer required data via the bus 2.
【０００４】またバス２には、バス２の使用権を一括管
理するバス競合回路（ＢＡ）３が接続されており、各処
理記憶装置（ＰＭＵ）１とバス競合回路（ＢＡ）３と
は、各処理記憶装置（ＰＭＵ）１がバス競合回路（Ｂ
Ａ）３に低優先度のバス使用要求信号（ＲＬ）を送出す
る信号線４と、同じく高優先度のバス使用要求信号（Ｒ
Ｈ）を送出する信号線５と、バス競合回路（ＢＡ）３が
各処理記憶装置（ＰＭＵ）１にバス使用許可信号（Ｇ
Ｍ）を送出する信号線６、ステータス（ＳＴ）を伝送す
る信号線７とにより、それぞれ接続されている。A bus contention circuit (BA) 3 for collectively managing the right of use of the bus 2 is connected to the bus 2, and each processing storage unit (PMU) 1 and the bus contention circuit (BA) 3 are connected to each other. Each processing storage unit (PMU) 1 has a bus contention circuit (B
A) A signal line 4 for sending a low priority bus use request signal (RL) to 3 and a high priority bus use request signal (R)
H), and the bus competition circuit (BA) 3 sends the bus use permission signal (G) to each processing storage unit (PMU) 1.
The signal line 6 for transmitting M) and the signal line 7 for transmitting the status (ST) are connected to each other.
【０００５】図４および図５において、処理記憶装置
（ＰＭＵ）１0 が実行中の処理を継続する為に、他の処
理記憶装置（ＰＭＵ）１2 の保持するデータ（ＤＴ）を
必要とする場合に、処理記憶装置（ＰＭＵ）１0 は実行
中の処理を一時中断し、信号線４0 を経由してバス競合
回路（ＢＡ）３に、低優先度のバス使用要求信号（ＲＬ
0 ）を送出開始する。4 and 5, the processing storage device
(PMU) 10Other processes in order to continue the processing being executed.
Physical memory unit (PMU) 12Data (DT) held by
Processing memory unit (PMU) 1 when needed0Is running
Temporarily suspend the processing inside, signal line 40Bus conflict via
The circuit (BA) 3 is provided with a low priority bus use request signal (RL).
0) Is started to be transmitted.
【０００６】バス使用要求信号（ＲＬ0 ）を受信したバ
ス競合回路（ＢＡ）３は、処理記憶装置（ＰＭＵ）１0
に対してバス２の使用を許容する場合には、信号線６0
を経由して処理記憶装置（ＰＭＵ）１0 に、バス使用許
可信号（ＧＭ0 ）を送出開始する。The bus contention circuit (BA) 3 which has received the bus use request signal (RL 0 ) is processed by the processing memory unit (PMU) 1 0.
When the bus 2 is permitted to be used for the signal line 6 0
The processing storage device (PMU) 1 0 via, starts sending a bus grant signal (GM 0).
【０００７】バス使用許可信号（ＧＭ0 ）を受信した処
理記憶装置（ＰＭＵ）１0 は、バス２の使用権を獲得し
たと認識し、所望のデータ（ＤＴ）の転送を要求するデ
ータ読取コマンド（ＣＭR ）を、バス２を経由して処理
記憶装置（ＰＭＵ）１2 宛に転送する。[0007] bus grant signal (GM 0) processing storage device which receives the (PMU) 1 0, the data read command recognizes that obtains the right to use the bus 2, to request the transfer of the desired data (DT) the (CM R), and transfers to processing storage device (PMU) addressed 1 2 via the bus 2.
【０００８】データ読取コマンド（ＣＭR ）を受信した
処理記憶装置（ＰＭＵ）１2 は、データ読取コマンド
（ＣＭR ）の受信完了を示すステータス（ＳＴ）を、信
号線７を経由して処理記憶装置（ＰＭＵ）１0 に返送す
る。[0008] Data read command (CM R) processing storage device which receives the (PMU) 1 2 is the status (ST) indicating the reception completion of the data read command (CM R), via the processing stores the signal line 7 unit (PMU) to return to 1 0.
【０００９】ステータス（ＳＴ）を受信した処理記憶装
置（ＰＭＵ）１0 は、バス２を経由する所要の通信が完
了したと認識し、バス２の使用権をバス競合回路（Ｂ
Ａ）３に返還する為に、信号線４0 に送出中のバス使用
要求信号（ＲＬ0 ）を送出停止すると共に、前述の処理
を中断した儘で処理記憶装置（ＰＭＵ）１2 からデータ
（ＤＴ）が返送されるのを待機する。[0009] Status processing storage device which receives the (ST) (PMU) 1 0 recognizes that the required communication via the bus 2 is completed, bus contention circuit the right to use the bus 2 (B
To return to A) 3, sends out stop a bus request signal being sent to the signal line 4 0 (RL 0), data from the processing by the processing storage device as one likes having interrupted (PMU) 1 2 described above ( Wait for DT) to be returned.
【００１０】バス競合回路（ＢＡ）３は、処理記憶装置
（ＰＭＵ）１0 から受信中のバス使用要求信号（Ｒ
Ｌ0 ）が停止したことを検出すると、信号線６0 に送出
中のバス使用許可信号（ＧＭ0 ）を送出停止する。[0010] Bus contention circuit (BA) 3, the processing storage unit (PMU) 1 0 bus use request signal being received from (R
L 0) is detects that it has stopped, it sends stop the bus grant signal during transmission to the signal line 6 0 (GM 0).
【００１１】以上により、バス２の使用権が処理記憶装
置（ＰＭＵ）１0 からバス競合回路（ＢＡ）３に返還さ
れ、バス競合回路（ＢＡ）３は再び所望の処理記憶装置
（ＰＭＵ）１にバス２を使用を許容可能となる。The [0011] above, it is returned from the use right processing storage unit (PMU) 1 0 bus 2 to bus contention circuit (BA) 3, a desired processing storage device again bus contention circuit (BA) 3 (PMU) 1 It becomes possible to use the bus 2 for
【００１２】一方処理記憶装置（ＰＭＵ）１2 は、処理
記憶装置（ＰＭＵ）１0 から要求されたデータ（ＤＴ）
を抽出し、処理記憶装置（ＰＭＵ）１0 に転送可能とな
ると、信号線５2 を経由してバス競合回路（ＢＡ）３
に、高優先度のバス使用要求信号（ＲＨ2 ）を送出開始
する。Meanwhile processing storage device (PMU) 1 2 is processing storage device (PMU) data requested from 1 0 (DT)
Extracting, when it comes to be transferred to the processing storage device (PMU) 1 0, bus contention circuit via a signal line 5 2 (BA) 3
Then, the transmission of the high priority bus use request signal (RH 2 ) is started.
【００１３】バス競合回路（ＢＡ）３は、バス使用要求
信号（ＲＨ）を送出した処理記憶装置（ＰＭＵ）１に対
し、バス使用要求信号（ＲＬ）を送出した処理記憶装置
（ＰＭＵ）１より優先的にバス２の使用を許容する如く
バス２の使用権を配布し、処理記憶装置（ＰＭＵ）１2
にバス２の使用を許容する場合には、信号線６2 を経由
して処理記憶装置（ＰＭＵ）１2 に、バス使用許可信号
（ＧＭ2 ）を送出開始する。The bus contention circuit (BA) 3 receives the bus use request signal (RH) from the processing storage unit (PMU) 1 and the processing storage unit (PMU) 1 sends the bus use request signal (RL). The use right of the bus 2 is distributed so that the use of the bus 2 is preferentially performed, and the processing storage unit (PMU) 1 2
When the bus 2 is permitted to be used, the bus use permission signal (GM 2 ) is started to be sent to the processing storage device (PMU) 1 2 via the signal line 6 2 .
【００１４】バス使用許可信号（ＧＭ2 ）を受信した処
理記憶装置（ＰＭＵ）１2 は、バス２の使用権を獲得し
たと認識し、処理記憶装置（ＰＭＵ）１2 から抽出した
データ（ＤＴ）を、バス２を経由して処理記憶装置（Ｐ
ＭＵ）１0 宛に転送する。The processing memory device (PMU) 1 2 that has received the bus use permission signal (GM 2 ) recognizes that it has acquired the right to use the bus 2, and extracts the data (DT) extracted from the processing memory device (PMU) 1 2. ) Via the bus 2 to the processing storage device (P
MU) be forwarded to 1 0.
【００１５】データ（ＤＴ）を受信した処理記憶装置
（ＰＭＵ）１0 は、データ（ＤＴ）の受信完了を示すス
テータス（ＳＴ）を、信号線７を経由して処理記憶装置
（ＰＭＵ）１2 に返送すると共に、中断していた処理
を、データ（ＤＴ）を使用して再開する。The data processing storage device which receives the (DT) (PMU) 1 0 is a status indicating the completion of data reception (DT) (ST), processing storage device via the signal line 7 (PMU) 1 2 And the suspended processing is restarted using the data (DT).
【００１６】ステータス（ＳＴ）を受信した処理記憶装
置（ＰＭＵ）１2 は、バス２の使用権をバス競合回路
（ＢＡ）３に返還する為に、信号線５2 に送出中のバス
使用要求信号（ＲＨ2 ）を送出停止する。The processing storage unit (PMU) 1 2 which has received the status (ST) requests the bus use request being sent to the signal line 5 2 in order to return the use right of the bus 2 to the bus contention circuit (BA) 3. Stop sending the signal (RH 2 ).
【００１７】バス競合回路（ＢＡ）３は、処理記憶装置
（ＰＭＵ）１2 から受信中のバス使用要求信号（Ｒ
Ｈ2 ）が停止したことを検出すると、信号線６2 に送出
中のバス使用許可信号（ＧＭ2 ）を送出停止する。The bus contention circuit (BA) 3 receives the bus use request signal (R) being received from the processing storage unit (PMU) 1 2.
When it is detected that H 2 ) has stopped, the bus use permission signal (GM 2 ) being sent to the signal line 6 2 is stopped.
【００１８】以上により、バス２の使用権が処理記憶装
置（ＰＭＵ）１2 からバス競合回路（ＢＡ）３に返還さ
れ、バス競合回路（ＢＡ）３は再び所望の処理記憶装置
（ＰＭＵ）１にバス２の使用を許容可能となる。As described above, the right to use the bus 2 is returned from the processing memory unit (PMU) 1 2 to the bus contention circuit (BA) 3, and the bus contention circuit (BA) 3 again receives the desired processing memory unit (PMU) 1. The use of the bus 2 can be permitted.
【００１９】以上の過程において、処理記憶装置（ＰＭ
Ｕ）１2 が要求されたデータ（ＤＴ）を処理記憶装置
（ＰＭＵ）１0 に返送可能となり、信号線５2 を経由し
てバス競合回路（ＢＡ）３に高優先度のバス使用要求信
号（ＲＨ2 ）の送出を試みた所、信号線５2 が断線等の
理由により、バス競合回路（ＢＡ）３がバス使用要求信
号（ＲＨ2 ）を受信不能となると、バス競合回路（Ｂ
Ａ）３は処理記憶装置（ＰＭＵ）１2 にバス使用許可信
号（ＧＭ2 ）を返送することは無い為、処理記憶装置
（ＰＭＵ）１2 はバス２を経由して処理記憶装置（ＰＭ
Ｕ）１0 に所要のデータ（ＤＴ）を返送不能となり、そ
の結果処理記憶装置（ＰＭＵ）１0 は前述の処理を中断
した儘、何時迄も所要のデータ（ＤＴ）が転送されるの
を待ち続けることとなり、処理機能を停止した状態とな
る。In the above process, the processing storage device (PM
U) processing storage device data 1 2 is requested (DT) (PMU) 1 0 to be transmitted back, high priority bus request signal via signal lines 5 2 to bus contention circuit (BA) 3 When the bus contention circuit (BA) 3 becomes unable to receive the bus use request signal (RH 2 ) due to the disconnection of the signal line 5 2 or the like when the transmission of (RH 2 ) is attempted, the bus contention circuit (B 2
A) 3 is processing storage device (PMU) 1 2 Since it is not to return the bus grant signal (GM 2), the processing storage device (PMU) 1 2 is processing storage device via the bus 2 (PM
U) 1 0 to be impossible return the required data (DT), the results processing storage device (PMU) 1 0 is as one likes you interrupt the aforementioned process, the required data is also up to any time (DT) is being transferred It will continue to wait and the processing function will be stopped.
【００２０】かかる状態で、更に他の処理記憶装置（Ｐ
ＭＵ）１1 も処理記憶装置（ＰＭＵ）１2 に対し、処理
記憶装置（ＰＭＵ）１2 の記憶するデータ（ＤＴ）の転
送を要求する為に、処理記憶装置（ＰＭＵ）１0 と同様
の過程でバス２の使用権を獲得した後、処理記憶装置
（ＰＭＵ）１2 にデータ読取コマンド（ＣＭR ）を転送
すると、処理記憶装置（ＰＭＵ）１2 は処理記憶装置
（ＰＭＵ）１1 から要求されたデータ（ＤＴ）を処理記
憶装置（ＰＭＵ）１1 に返送する為に、バス競合回路
（ＢＡ）３にバス使用要求信号（ＲＨ2 ）の転送を試み
ても、信号線５2 が前述の如く断線している為、処理記
憶装置（ＰＭＵ）１1 に対しても所要のデータ（ＤＴ）
を返送不能となり、その結果処理記憶装置（ＰＭＵ）１
1 は前述の処理を中断した儘、何時迄も所要のデータ
（ＤＴ）が転送されるのを待ち続けることとなり、処理
記憶装置（ＰＭＵ）１2 も処理機能を停止した状態とな
る。In such a state, another processing storage device (P
Relative MU) 1 1 also process storage unit (PMU) 1 2, in order to request the transfer of processing storage device (PMU) data 1 2 storage (DT), processing storage device (PMU) 1 0 the same after acquiring the right to use the bus 2 in the process, when transferring the processing storage device (PMU) 1 2 data read command (CM R), processing storage device (PMU) 1 2 from processing storage device (PMU) 1 1 Even if an attempt is made to transfer the bus use request signal (RH 2 ) to the bus contention circuit (BA) 3 in order to return the requested data (DT) to the processing storage unit (PMU) 1 1 , the signal line 5 2 Since the wire has been disconnected as described above, the required data (DT) for the processing memory unit (PMU) 1 1
Cannot be returned, resulting in processing memory unit (PMU) 1
1 indicates that the above-mentioned processing is interrupted, and the processing memory device (PMU) 1 2 is also in a state in which the processing function is stopped, waiting for the required data (DT) to be transferred until any time.
【００２１】なお信号線４0 が障害の為に断線した場合
には、処理記憶装置（ＰＭＵ）１0からバス競合回路
（ＢＡ）３に対してバス使用要求信号（ＲＬ0 ）が転送
不能となり、処理記憶装置（ＰＭＵ）１0 は処理機能を
停止することとなるが、他の処理記憶装置（ＰＭＵ）１
1 および１2 に対する影響は無い為、信号線５2 等の断
線に比して被害は僅少である。[0021] Note that when the signal line 4 0 is disconnected for failure, processing storage device (PMU) 1 0 from the bus use request signal to the bus contention circuit (BA) 3 (RL 0) is impossible transfer , processing storage device (PMU) 1 0 is the stopping the processing function, other processing storage device (PMU) 1
Since no effect on the 1 and 1 2, damage than the disconnection of such signal line 5 2 is negligible.
【００２２】[0022]
【発明が解決しようとする課題】以上の説明から明らか
な如く、従来ある情報処理システムにおいては、他の処
理記憶装置（ＰＭＵ）１0 および１1 からデータ読取コ
マンド（ＣＭR ）を受信した処理記憶装置（ＰＭＵ）１
2 の信号線５2 が断線等の理由で、バス使用要求信号
（ＲＨ2 ）をバス競合回路（ＢＡ）３に送出不能となる
と、処理記憶装置（ＰＭＵ）１2 は処理記憶装置（ＰＭ
Ｕ）１0 および１1 に対して所要のデータ（ＤＴ）を転
送不能となり、データ（ＤＴ）の返送を待機し続ける処
理記憶装置（ＰＭＵ）１0 および１1 の処理機能も停止
し、当該情報処理システムの機能が広範囲に麻痺する恐
れがあった。As is apparent from the above description, in the conventional information processing system, the process of receiving the data read command (CM R ) from the other process storage units (PMU) 1 0 and 1 1. Memory unit (PMU) 1
When it becomes impossible to send the bus use request signal (RH 2 ) to the bus contention circuit (BA) 3 due to disconnection of the signal line 5 2 of 2 or the like, the processing memory device (PMU) 1 2 causes the processing memory device (PMU) 1 2 to operate.
U) 1 0 and 1 1 for become impossible transfer the required data (DT), also stops return the continues to wait processing storage device (PMU) 1 0 and 1 1 of the processing functions of the data (DT), the There was a possibility that the functions of the information processing system would be paralyzed over a wide area.
【００２３】本発明は、一組の装置からバス使用要求信
号が送出不能となった場合に、被害が当該情報処理シス
テムの広範囲に波及することを極力防止することを目的
とする。It is an object of the present invention to prevent damage from spreading to a wide range of the information processing system when the bus use request signal cannot be transmitted from one set of devices.
【００２４】[0024]
【課題を解決するための手段】図１は本発明の原理を示
す図である。図１において、１００はそれぞれ装置、２
００は複数の装置１００を相互に接続する共通バス、３
００は各装置１００に共通バス２００の使用を許容する
バス競合回路である。FIG. 1 is a diagram showing the principle of the present invention. In FIG. 1, 100 is an apparatus, 2
00 is a common bus for connecting a plurality of devices 100 to each other, 3
Reference numeral 00 is a bus contention circuit that allows each device 100 to use the common bus 200.
【００２５】１０１は、本発明により各装置１００に設
けられたバス使用要求手段である。Reference numeral 101 is a bus use request means provided in each device 100 according to the present invention.
【００２６】[0026]
【作用】各装置１００は、バス競合回路３００から使用
を許容された一組が共通バス２００を経由して他の装置
１００と通信を行う。In each device 100, one set permitted to be used by the bus competition circuit 300 communicates with another device 100 via the common bus 200.
【００２７】バス使用要求手段１０１は、他の装置１０
０に対して応答通信を要求する通信を行う為に共通バス
２００の使用を要求する場合には一種類のバス使用要求
信号ＲＡをバス競合回路３００に送出し、他の装置１０
０に対する応答通信を行う為に共通バス２００の使用を
要求する場合には複数種類のバス使用要求信号ＲＡ、Ｒ
Ｂを並行してバス競合回路３００に送出する。The bus use request means 101 is the other device 10
When requesting the use of the common bus 200 to perform a communication requesting a response communication to 0, one type of bus use request signal RA is sent to the bus contention circuit 300, and the other device 10
When requesting use of the common bus 200 to perform response communication for 0, a plurality of types of bus use request signals RA, R
B is sent to the bus contention circuit 300 in parallel.
【００２８】なおバス使用要求手段１０１は、応答通信
を要求する通信を行う為に共通バス２００の使用を要求
する場合には低優先度のバス使用要求信号をバス競合回
路３００に送出し、他の装置１００に対する前述の応答
通信を行う為に共通バス２００の使用を要求する場合に
は高優先度のバス使用要求信号と低優先度のバス使用要
求信号とを並行してバス競合回路３００に送出すること
が考慮される。The bus use request means 101 sends a low priority bus use request signal to the bus contention circuit 300 when requesting the use of the common bus 200 for performing communication for requesting response communication. When requesting the use of the common bus 200 to perform the above-mentioned response communication to the device 100, the high-priority bus use request signal and the low-priority bus use request signal are sent to the bus contention circuit 300 in parallel. Sending is considered.
【００２９】従って、他の装置の機能を停止させる恐れ
の有る、他の装置に対する応答通信を行う為に共通バス
の使用を要求する場合には、複数種類のバス使用要求信
号を送出する為、少なくとも何れかのバス使用要求信号
がバス競合回路に到着すれば共通バスが使用可能とな
り、応答通信が可能となる為、応答通信を待機中の他の
装置が機能を停止し、被害が広範囲に波及する恐れも無
くなり、当該情報処理システムの信頼性が大幅に向上す
る。Therefore, when requesting the use of the common bus to perform response communication to another device which may possibly stop the function of another device, a plurality of types of bus use request signals are sent, If at least one of the bus use request signals arrives at the bus contention circuit, the common bus becomes available and response communication becomes possible, so other devices waiting for response communication stop functioning and the damage is spread over a wide area. The risk of ripples is eliminated, and the reliability of the information processing system is greatly improved.
【００３０】[0030]
【実施例】以下、本発明の一実施例を図面により説明す
る。図２は本発明の一実施例による処理記憶装置を示す
図であり、図３は本発明の一実施例によるバス使用シー
ケンスを示す図である。なお、全図を通じて同一符号は
同一対象物を示す。また対象とする情報処理システム
は、図４に示す通りとする。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. 2 is a diagram showing a processing storage device according to one embodiment of the present invention, and FIG. 3 is a diagram showing a bus use sequence according to one embodiment of the present invention. The same reference numerals denote the same objects throughout the drawings. The target information processing system is as shown in FIG.
【００３１】図２および図３においては、図１における
装置１００として三組の処理記憶装置（ＰＭＵ）１が示
され、各処理記憶装置（ＰＭＵ）１は、図２に例示され
る如く、所定のデータを処理して記憶する機能を実現す
る処理記憶部１１と、処理記憶部１１とバス２との接続
を制御するインタフェース部１２とから構成されてお
り、インタフェース部１２には、従来ある処理記憶装置
（ＰＭＵ）１においても設けられていた送信バッファ１
２１および受信バッファ１２２の他に、図１におけるバ
ス使用要求手段１０１としてバス使用要求信号送出部１
２３が設けられている。2 and 3, three sets of processing storage units (PMU) 1 are shown as the apparatus 100 in FIG. 1, and each processing storage unit (PMU) 1 has a predetermined size as illustrated in FIG. Processing memory unit 11 that realizes a function of processing and storing the data, and an interface unit 12 that controls the connection between the processing memory unit 11 and the bus 2. The transmission buffer 1 that was also provided in the storage unit (PMU) 1
21 and the reception buffer 122, the bus use request signal sending unit 1 as the bus use request means 101 in FIG.
23 are provided.
【００３２】図２乃至図４において、処理記憶装置（Ｐ
ＭＵ）１0 が実行中の処理を継続する為に、他の処理記
憶装置（ＰＭＵ）１2 の記憶するデータ（ＤＴ）を必要
とする場合に、処理記憶装置（ＰＭＵ）１0 内の処理記
憶部１１は実行中の処理を一時中断し、処理記憶装置
（ＰＭＵ）１2 に所望のデータ（ＤＴ）の転送を要求す
るデータ読取コマンド（ＣＭR ）を作成し、インタフェ
ース部１２内の送信バッファ１２１に蓄積する。2 to 4, the processing storage device (P
For MU) 1 0 continues running processes, for applications that require data (DT) for storing other processing storage device (PMU) 1 2, the process of processing storage device (PMU) 1 within 0 storage unit 11 suspends the processing being executed, processing storage device (PMU) 1 2 to create the desired data (DT) data read command requesting the transfer of (CM R), the transmission of the interface unit 12 It is stored in the buffer 121.
【００３３】インタフェース部１２においては、バス使
用要求信号送出部１２３が送信バッファ１２１に蓄積さ
れた情報を分析し、処理記憶装置（ＰＭＵ）１2 にデー
タ（ＤＴ）の返送を要求するデータ読取コマンド（ＣＭ
R ）と認識すると、信号線４ 0 を経由してバス競合回路
（ＢＡ）３に、低優先度のバス使用要求信号（ＲＬ0）
を送出開始する。The interface unit 12 uses the bus.
Request request signal sending section 123 is stored in transmission buffer 121.
The stored information and process memory unit (PMU) 12On the day
Data read command (CM
R), The signal line 4 0Bus competing circuit via
(BA) 3, a low priority bus use request signal (RL)0)
To start sending.
【００３４】バス使用要求信号（ＲＬ0 ）を受信したバ
ス競合回路（ＢＡ）３は、前述と同様に、処理記憶装置
（ＰＭＵ）１0 に対してバス２の使用を許容する場合に
は、信号線６0 を経由して処理記憶装置（ＰＭＵ）１0
に、バス使用許可信号（ＧＭ 0 ）を送出開始する。Bus use request signal (RL0) Received
The contention circuit (BA) 3 is a processing storage device as in the above.
(PMU) 10To allow the use of bus 2 for
Is the signal line 60Processing memory unit (PMU) 1 via0
Bus use permission signal (GM 0) Is started to be transmitted.
【００３５】バス使用許可信号（ＧＭ0 ）を受信した処
理記憶装置（ＰＭＵ）１0 内のインタフェース部１２
は、前述と同様に、送信バッファ１２１内に蓄積されて
いるデータ読取コマンド（ＣＭR ）を、バス２を経由し
て処理記憶装置（ＰＭＵ）１2宛に転送する。The bus grant signal (GM 0) processing storage device which receives the (PMU) 1 interface unit in the 0 12
It is the same manner as described above, and transfers the read data stored in the transmission buffer 121 command (CM R), processing storage device via the bus 2 (PMU) addressed to 1 2.
【００３６】データ読取コマンド（ＣＭR ）を受信した
処理記憶装置（ＰＭＵ）１2 は、前述と同様に、データ
読取コマンド（ＣＭR ）の受信完了を示すステータス
（ＳＴ）を、信号線７を経由して処理記憶装置（ＰＭ
Ｕ）１0 に返送する。[0036] Data read command (CM R) processing storage device which receives the (PMU) 1 2 is, in the same manner as described above, the status (ST) indicating the reception completion of the data read command (CM R), the signal line 7 Via processing memory (PM
U) to return to 1 0.
【００３７】処理記憶装置（ＰＭＵ）１0 内のインタフ
ェース部１２は、処理記憶装置（ＰＭＵ）１2 からバス
２を経由して返送されたステータス（ＳＴ）を、受信バ
ッファ１２２に蓄積すると、バス使用要求信号送出部１
２３が受信バッファ１２２に蓄積された情報を分析し、
データ読取コマンド（ＣＭR ）を転送した処理記憶装置
（ＰＭＵ）１2 から返送されたステータス（ＳＴ）と認
識すると、信号線４0に送出中のバス使用要求信号（Ｒ
Ｌ0 ）を送出停止すると共に、処理記憶部１１に処理記
憶装置（ＰＭＵ）１2 からデータ（ＤＴ）が返送される
のを待機させる。The interface unit 12 of the processing storage device (PMU) 1 in 0, processing storage device (PMU) 1 2 from back via bus 2 the status of (ST), when stored in the receiving buffer 122, bus Usage request signal transmitter 1
23 analyzes the information stored in the receive buffer 122,
Data read command (CM R) processing storage device which transfers the (PMU) 1 When 2 bounced status from the (ST) to recognize a bus use request signal being sent to the signal line 4 0 (R
L 0 ) is stopped to be sent, and the processing storage unit 11 is made to wait for the data (DT) to be returned from the processing storage device (PMU) 1 2 .
【００３８】バス競合回路（ＢＡ）３は、前述と同様
に、処理記憶装置（ＰＭＵ）１0 から受信中のバス使用
要求信号（ＲＬ0 ）が停止したことを検出すると、信号
線６0に送出中のバス使用許可信号（ＧＭ0 ）を送出停
止する。The bus contention circuit (BA) 3, similar to the above, when processing storage device (PMU) 1 0 bus use request signal being received from the (RL 0) is detected to be stopped, the signal line 6 0 The bus use permission signal (GM 0 ) being sent is stopped.
【００３９】以上により、バス２の使用権が処理記憶装
置（ＰＭＵ）１0 からバス競合回路（ＢＡ）３に返還さ
れ、バス競合回路（ＢＡ）３は再び所望の処理記憶装置
（ＰＭＵ）１にバス２の使用を許容可能となる。[0039] The above is returned from the use right processing storage unit (PMU) 1 0 bus 2 to bus contention circuit (BA) 3, bus contention circuit (BA) 3 is desired processing storage device again (PMU) 1 The use of the bus 2 can be permitted.
【００４０】一方処理記憶装置（ＰＭＵ）１2 内の処理
記憶部１１は、処理記憶装置（ＰＭＵ）１0 から要求さ
れたデータ（ＤＴ）を抽出し終わると、インタフェース
部１２内の送信バッファ１２１に蓄積する。On the other hand processing storage device (PMU) process storage unit 11 in the 1 2, when processing storage device (PMU) finishes extracted data (DT) requests from 1 0, the transmission buffer 121 in the interface unit 12 Accumulate in.
【００４１】インタフェース部１２においては、バス使
用要求信号送出部１２３が送信バッファ１２１に蓄積さ
れた情報を分析し、データ読取コマンド（ＣＭR ）を転
送した処理記憶装置（ＰＭＵ）１0 に対して転送すべき
データ（ＤＴ）と認識すると、高優先度のバス使用要求
信号（ＲＨ2 ）と、低優先度のバス使用要求信号（ＲＬ
2 ）とを、それぞれ信号線５2 および４2 を経由してバ
ス競合回路（ＢＡ）３に、並行して送出開始する。[0041] In the interface section 12 analyzes the information bus use request signal transmitting unit 123 is accumulated in the transmission buffer 121, to the data read command (CM R) has been transferred processing storage device (PMU) 1 0 When it is recognized as data (DT) to be transferred, a high priority bus use request signal (RH 2 ) and a low priority bus use request signal (RL).
2 ) and 2 ) are started in parallel to the bus contention circuit (BA) 3 via the signal lines 5 2 and 4 2 , respectively.
【００４２】バス使用要求信号（ＲＨ2 ）および（ＲＬ
2 ）を受信したバス競合回路（ＢＡ）３は、前述と同様
に、処理記憶装置（ＰＭＵ）１2 に対してバス２の使用
を優先的に許容し、信号線６2 を経由して処理記憶装置
（ＰＭＵ）１2 に、バス使用許可信号（ＧＭ2 ）を送出
開始する。Bus use request signals (RH 2 ) and (RL
2 ) is received, the bus competition circuit (BA) 3 preferentially permits the use of the bus 2 with respect to the processing storage unit (PMU) 1 2 as described above, and performs processing via the signal line 6 2. the storage unit (PMU) 1 2, starts sending a bus grant signal (GM 2).
【００４３】バス使用許可信号（ＧＭ2 ）を受信した処
理記憶装置（ＰＭＵ）１2 内のインタフェース部１２
は、前述と同様に、送信バッファ１２１内に蓄積されて
いるデータ（ＤＴ）を、バス２を経由して処理記憶装置
（ＰＭＵ）１0 宛に転送する。The interface unit 12 in the processing storage unit (PMU) 1 2 that has received the bus use permission signal (GM 2 )
It is the same manner as described above, and transfers the data (DT) stored in the transmission buffer 121, processing storage device via the bus 2 (PMU) addressed 1 0.
【００４４】データ（ＤＴ）を受信した処理記憶装置
（ＰＭＵ）１0 は、前述と同様に、データ（ＤＴ）の受
信完了を示すステータス（ＳＴ）を、信号線７を経由し
て処理記憶装置（ＰＭＵ）１2 に返送する。The processing storage device which has received the data (DT) (PMU) 1 0, like the above, a status indicating completion of reception of data (DT) (ST), via the processing memory signal lines 7 (PMU) 1 2 Return to.
【００４５】処理記憶装置（ＰＭＵ）１2 内のインタフ
ェース部１２は、処理記憶装置（ＰＭＵ）１0 からバス
２を経由して返送されたステータス（ＳＴ）を、受信バ
ッファ１２２に蓄積すると、バス使用要求信号送出部１
２３が受信バッファ１２２に蓄積された情報を分析し、
データ（ＤＴ）を転送した処理記憶装置（ＰＭＵ）１ 0
から返送されたステータス（ＳＴ）と認識すると、信号
線５2 および４2 に送出中のバス使用要求信号（Ｒ
Ｈ2 ）および（ＲＬ2 ）を送出停止する。Processing memory unit (PMU) 12Interface
The processing unit 12 is a processing storage unit (PMU) 10From bus
The status (ST) returned via 2 is received
When stored in the buffer 122, the bus use request signal transmission unit 1
23 analyzes the information accumulated in the reception buffer 122,
Processing memory unit (PMU) 1 that transferred data (DT) 0
When it recognizes the status (ST) returned from
Line 52And 42Request signal (R
H2) And (RL2) Is stopped.
【００４６】バス競合回路（ＢＡ）３は、処理記憶装置
（ＰＭＵ）１2 から受信中のバス使用要求信号（Ｒ
Ｈ2 ）および（ＲＬ2 ）が停止したことを検出すると、
信号線６ 2 に送出中のバス使用許可信号（ＧＭ2 ）を送
出停止する。The bus contention circuit (BA) 3 is a processing storage device.
(PMU) 12Bus request signal (R
H2) And (RL2) Detects that it has stopped,
Signal line 6 2Use permission signal (GM2) Sent
Stop going out.
【００４７】以上により、バス２の使用権が処理記憶装
置（ＰＭＵ）１2 からバス競合回路（ＢＡ）３に返還さ
れ、バス競合回路（ＢＡ）３は再び所望の処理記憶装置
（ＰＭＵ）１にバス２の使用を許容可能となる。As described above, the right to use the bus 2 is returned from the processing storage device (PMU) 1 2 to the bus contention circuit (BA) 3, and the bus contention circuit (BA) 3 is again provided with the desired processing storage device (PMU) 1. The use of the bus 2 can be permitted.
【００４８】以上の過程において、処理記憶装置（ＰＭ
Ｕ）１0 が要求されたデータ（ＤＴ）を処理記憶装置
（ＰＭＵ）１0 に返送可能となり、信号線５2 および４
2 にバス使用要求信号（ＲＨ2 ）および（ＲＬ2 ）を送
出した所、信号線５2 が前述の如く断線しており、バス
競合回路（ＢＡ）３がバス使用要求信号（ＲＨ2 ）を受
信不能となっても、正常な信号線４2 を経由して転送さ
れるバス使用要求信号（ＲＬ2 ）は受信可能である為、
優先度は低くとも何れは処理記憶装置（ＰＭＵ）１2 に
バス２の使用を許容し、バス使用許可信号（ＧＭ2 ）を
返送する為、処理記憶装置（ＰＭＵ）１2 は前述の同様
の過程で、バス２を経由して処理記憶装置（ＰＭＵ）１
0 に所望のデータ（ＤＴ）を転送可能となり、その結果
処理記憶装置（ＰＭＵ）１0 は所望のデータ（ＤＴ）を
処理記憶装置（ＰＭＵ）１2 から転送され、一時中断し
ていた処理を再開することが可能となる。In the above process, the processing storage device (PM
U) 1 0 becomes possible the returned data (DT) requests to process storage unit (PMU) 1 0, the signal lines 5 2 and 4
2 the bus use request signal (RH 2) and (RL 2) where it sends a signal line 5 2 are broken as described above, bus contention circuit (BA) 3 bus use request signal (RH 2) Even if reception becomes impossible, the bus use request signal (RL 2 ) transferred via the normal signal line 4 2 can be received,
Even if the priority is low, the processing memory unit (PMU) 1 2 is permitted to use the bus 2 and the bus use permission signal (GM 2 ) is returned, so that the processing memory unit (PMU) 1 2 is similar to the above-mentioned one. In the process, processing memory unit (PMU) 1 via bus 2
0 to enabling transfer the desired data (DT), the results processing storage device (PMU) 1 0 is transferred desired data (DT) process storage unit (PMU) 1 2, the process which has been suspended It will be possible to restart.
【００４９】以上の説明から明らかな如く、本実施例に
よれば、処理記憶装置（ＰＭＵ）１ 0 からデータ読取コ
マンド（ＣＭR ）を転送された処理記憶装置（ＰＭＵ）
１2は、所望のデータ（ＤＴ）を処理記憶装置（ＰＭ
Ｕ）１0 に転送する為にバス２の使用を要求する際に、
信号線４2 および５2 を経由してバス競合回路（ＢＡ）
３にバス使用要求信号（ＲＬ2 ）および（ＲＨ2 ）を並
行して送出する為、たとえ信号線５2 が断線しても、バ
ス競合回路（ＢＡ）３は信号線４2 を経由してバス使用
要求信号（ＲＬ2 ）を受信可能となる為、処理記憶装置
（ＰＭＵ）１2 は処理記憶装置（ＰＭＵ）１0 に対して
所望のデータ（ＤＴ）を転送し、データ（ＤＴ）を転送
された処理記憶装置（ＰＭＵ）１0 が中断していた処理
を継続可能となる。As is clear from the above description, the present embodiment
According to the processing memory unit (PMU) 1 0Data read from
Mando (CMR) Transferred processing memory unit (PMU)
12Processes the desired data (DT) in the storage device (PM
U) 10When requesting the use of bus 2 for transfer to
Signal line 42And 52Bus competition circuit (BA) via
The bus use request signal (RL2) And (RH2)
Even if the signal line 52Is broken,
Competitive circuit (BA) 3 is signal line 42Use the bus via
Request signal (RL2) Can be received, processing memory device
(PMU) 12Is the processing storage unit (PMU) 10Against
Transfer desired data (DT) and transfer data (DT)
Processed storage unit (PMU) 10Processing that was interrupted
Can be continued.
【００５０】なお、図２乃至図４はあく迄本発明の一実
施例に過ぎず、例えばデータ読取コマンド（ＣＭR ）お
よびデータ（ＤＴ）の転送は、処理記憶装置（ＰＭＵ）
１0と１2 との間で実行されるものに限定されることは
無く、他に幾多の変形が考慮されるが、何れの場合にも
本発明の効果は変わらない。また情報処理システムを構
成する処理記憶装置（ＰＭＵ）１は三組に限定されるこ
とは無く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変わらない。また本発明の対象とな
る装置１００は処理記憶装置（ＰＭＵ）１に限定される
ことは無く、他に幾多の変形が考慮されるが、何れの場
合にも本発明の効果は変わらない。更に本発明の対象と
なる情報処理システムは、図示されるものに限定されぬ
ことは言う迄も無い。It should be noted that FIGS. 2 to 4 are merely embodiments of the present invention, and, for example, the data read command (CM R ) and the data (DT) are transferred by the processing memory unit (PMU).
1 0 1 2 no means limited to those executed between the, although other numerous variations are considered, the effect does not change the present invention in any case. Further, the number of processing memory units (PMU) 1 constituting the information processing system is not limited to three, and various modifications can be considered, but the effect of the present invention does not change in any case. Further, the device 100 to be the subject of the present invention is not limited to the processing storage device (PMU) 1, and many other modifications can be considered, but in any case, the effect of the present invention does not change. Further, it goes without saying that the information processing system to which the present invention is applied is not limited to the one shown in the figure.
【００５１】[0051]
【発明の効果】以上、本発明によれば、前記情報処理シ
ステムにおいて、他の装置の機能を停止させる恐れの有
る、他の装置に対する応答通信を行う為に共通バスの使
用を要求する場合には、複数種類のバス使用要求信号を
送出する為、少なくとも何れかのバス使用要求信号がバ
ス競合回路に到着すれば共通バスが使用可能となり、応
答通信が可能となる為、応答通信を待機中の他の装置が
機能を停止し、被害が広範囲に波及する恐れも無くな
り、当該情報処理システムの信頼性が大幅に向上する。As described above, according to the present invention, in the information processing system, when the use of the common bus is requested in order to perform the response communication to another device which may possibly stop the function of the other device. Sends multiple types of bus use request signals. If at least one of the bus use request signals arrives at the bus contention circuit, the common bus can be used and response communication is possible. The other devices stop functioning, and there is no fear that damage will spread to a wide area, and the reliability of the information processing system is significantly improved.
【図１】 本発明の原理を示す図FIG. 1 is a diagram showing the principle of the present invention.
【図２】 本発明の一実施例による処理記憶装置を示す
図FIG. 2 is a diagram showing a processing storage device according to an embodiment of the present invention.
【図３】 本発明の一実施例によるバス使用シーケンス
を示す図FIG. 3 is a diagram showing a bus use sequence according to an embodiment of the present invention.
【図４】 本発明の対象となる情報処理システムの一例
を示す図FIG. 4 is a diagram showing an example of an information processing system to which the present invention is applied.
【図５】 従来あるバス使用シーケンスの一例を示す図FIG. 5 is a diagram showing an example of a conventional bus use sequence.
１ 処理記憶装置（ＰＭＵ） ２ バス ３、３００ バス競合回路（ＢＡ） ４、５、６、７ 信号線 １１ 処理記憶部 １２ インタフェース部 １００ 装置 １０１ バス使用要求手段 １２１ 送信バッファ １２２ 受信バッファ １２３ バス使用要求信号送出部 ２００ 共通バス 1 Processing Memory Unit (PMU) 2 Bus 3,300 Bus Competing Circuit (BA) 4, 5, 6, 7 Signal Line 11 Processing Memory Unit 12 Interface Unit 100 Device 101 Bus Use Request Means 121 Transmit Buffer 122 Receive Buffer 123 Bus Use Request signal transmitter 200 Common bus
Claims (2)
０）により接続し、バス競合回路（３００）から使用を
許容された一組の装置（１００）が前記共通バス（２０
０）を経由して他の装置（１００）と通信を行う情報処
理システムにおいて、 前記各装置（１００）に、他の前記装置（１００）に対
して応答通信を要求する通信を行う為に前記共通バス
（２００）の使用を要求する場合には一種類のバス使用
要求信号（ＲＡ）を前記バス競合回路（３００）に送出
し、他の前記装置（１００）に対する前記応答通信を行
う為に前記共通バス（２００）の使用を要求する場合に
は複数種類のバス使用要求信号（ＲＡ、ＲＢ）を並行し
て前記バス競合回路（３００）に送出するバス使用要求
手段（１０１）を設けることを特徴とする共通バス使用
要求方式。1. A plurality of devices (100) are connected to a common bus (20).
0) and the set of devices (100) permitted to be used by the bus contention circuit (300) are connected to the common bus (20).
0) in an information processing system that communicates with another device (100) via the above-mentioned device (100) in order to perform a communication requesting a response communication from the other device (100). When requesting the use of the common bus (200), one type of bus use request signal (RA) is sent to the bus contention circuit (300) and the response communication to the other device (100) is performed. When requesting the use of the common bus (200), a bus use request means (101) is provided for sending out a plurality of types of bus use request signals (RA, RB) in parallel to the bus contention circuit (300). Common bus use request method characterized by:
答通信を要求する通信を行う為に前記共通バス（２０
０）の使用を要求する場合には低優先度のバス使用要求
信号を前記バス競合回路（３００）に送出し、他の前記
装置（１００）に対する前記応答通信を行う為に前記共
通バス（２００）の使用を要求する場合には高優先度の
バス使用要求信号と前記低優先度のバス使用要求信号と
を並行して前記バス競合回路（３００）に送出すること
を特徴とする請求項１記載の共通バス使用要求方式。2. The common bus (20) is provided for the bus use requesting means (101) to perform communication for requesting response communication.
0), the bus use request signal of low priority is sent to the bus contention circuit (300), and the common bus (200) is used to perform the response communication to the other device (100). ) Is requested to be sent to the bus contention circuit (300) in parallel with the high priority bus use request signal and the low priority bus use request signal. Common bus use request method described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12518292A JPH05324540A (en) | 1992-05-19 | 1992-05-19 | Common bus use request system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12518292A JPH05324540A (en) | 1992-05-19 | 1992-05-19 | Common bus use request system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324540A true JPH05324540A (en) | 1993-12-07 |
Family
ID=14903934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12518292A Pending JPH05324540A (en) | 1992-05-19 | 1992-05-19 | Common bus use request system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324540A (en) |
-
1992
- 1992-05-19 JP JP12518292A patent/JPH05324540A/en active Pending
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